TWI663600B - 編程非揮發性記憶體的方法及記憶體系統 - Google Patents

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Abstract

編程非揮發性記憶體的方法包括下列步驟。對於非揮發性記憶體的記憶胞執行編程及編程驗證操作，其中編程及編程驗證操作包括施加序列增量階躍脈衝至記憶胞。於記憶胞通過編程及編程驗證操作後，對於記憶胞執行再驗證操作。若是記憶胞未通過再驗證操作，施加再編程脈衝至該記憶胞，其中再編程脈衝的振幅大於序列增量階躍脈衝的最後脈衝的振幅。對於非揮發性記憶體執行讀取操作，以取得對應讀取操作的錯誤位元數。調整讀取操作的讀取參考電壓以最小化錯誤位元數。

Description

編程非揮發性記憶體的方法及記憶體系統
本發明是有關於一種非揮發性記憶體，且特別是有關於一種編程非揮發性記憶體的方法及記憶體系統。
近年來，非揮發性記憶體廣泛的使用於各種電子設備，例如個人電腦、筆記型電腦、智慧型手機、平板電腦等。非揮發性記憶體可包括由記憶胞(cell)組成的陣列。藉由使用多階儲存單元(multi-level cell,MLC)技術，一個記憶胞可儲存較多位元而能夠提高記憶體密度。隨著記憶胞的尺寸逐漸減小，於不同記憶體狀態之間的臨界電壓(threshold voltage,Vt)間隔也隨之變小，因此導致較高的位元錯誤率，讀取記憶胞時的雜訊變動(noise fluctuation)可能會影響記憶體的可靠性。
回應於較高的位元錯誤率，現代的記憶體裝置中已採用錯誤更正碼(error correcting code,ECC)技術，例如包括BCH碼以及低密度奇偶檢查碼(Low-density parity-check code,LDPC code)。BCH相對而言實作較容易，但可能較不易處理高位元錯誤率。相較之下，LDPC可處理高位元錯誤率，但需要較大 的硬體面積、較複雜的電路結構、以及較多功率消耗。因此，有需要提出一種編程非揮發性記憶體的方法以及記憶體系統，以使得單純的ECC技術可應用於以深奈米技術節點製造的非揮發性記憶體裝置。
本發明係有關於一種編程非揮發性記憶體的方法以及記憶體系統，藉由組合使用多次驗證(multi-times-verify,MTV)以及讀取重試(read-retry,RR)，能夠降低錯誤位元數，因此可使得單純的ECC技術可應用於以深奈米技術節點製造的非揮發性記憶體裝置。
根據本發明之一實施例，提出一種編程非揮發性記憶體的方法，此方法包括下列步驟。對於非揮發性記憶體的記憶胞執行編程及編程驗證操作，其中編程及編程驗證操作包括施加序列增量階躍脈衝至記憶胞。於記憶胞通過編程及編程驗證操作後，對於記憶胞執行再驗證操作。若是記憶胞未通過再驗證操作，施加再編程脈衝至該記憶胞，其中再編程脈衝的振幅大於序列增量階躍脈衝的最後脈衝的振幅。對於非揮發性記憶體執行讀取操作，以取得對應讀取操作的錯誤位元數。調整讀取操作的讀取參考電壓以最小化錯誤位元數。
根據本發明之另一實施例，提出一種記憶體系統，記憶體系統包括非揮發性記憶體及控制器。控制器用以執行以下操作：對於非揮發性記憶體的記憶胞執行編程及編程驗證操作， 於記憶胞通過編程及編程驗證操作後，對於記憶胞執行再驗證操作，若是記憶胞未通過再驗證操作，施加再編程脈衝至該記憶胞，對於非揮發性記憶體執行讀取操作，以取得對應讀取操作的錯誤位元數，以及調整讀取操作的讀取參考電壓以最小化錯誤位元數。其中於編程及編程驗證操作中控制器用以施加序列增量階躍脈衝至記憶胞，再編程脈衝的振幅大於序列增量階躍脈衝的最後脈衝的振幅。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
10‧‧‧記憶體系統
100‧‧‧非揮發性記憶體
120‧‧‧控制器
S、A、B、C‧‧‧狀態
S201~S209、S301~S311‧‧‧步驟
VREF、VREF’、VREF1、VREF2、VREF3、VREF4、VREF1’、VREF2’、VREF3’‧‧‧讀取參考電壓
PVA、PVB、PVC‧‧‧編程驗證電壓
第1圖繪示依照本發明一實施例的多階儲存單元的臨界電壓分佈示意圖。
第2圖繪示依照本發明一實施例的記憶體系統的方塊圖。
第3圖繪示依照本發明一實施例的編程非揮發性記憶體的方法流程圖。
第4圖繪示依照本發明一實施例的多次驗證以及讀取重試的方法流程圖。
第5A圖繪示依照本發明一實施例於1次抹寫後的Vt分佈示意圖。
第5B圖繪示依照本發明一實施例於3000次抹寫後的Vt分佈示意圖。
第6圖繪示依照本發明一實施例的錯誤位元數與△Vp關係的示意圖。
第7A圖繪示於執行依照本發明一實施例的編程非揮發性記憶體方法之前的Vt分佈示意圖。
第7B圖繪示於執行依照本發明一實施例的編程非揮發性記憶體方法之後的Vt分佈示意圖。
第8圖繪示依照本發明一實施例改善ECC窗口的示意圖。
第9圖繪示依照本發明一實施例的編程吞吐量與MTV使用驗證次數關係的示意圖。
以下提出各種實施例進行詳細說明，然而，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中的圖式省略部份元件，以清楚顯示本發明的技術特點。在所有圖式中相同的標號將用於表示相同或相似的元件。
第1圖繪示依照本發明一實施例的多階儲存單元(MLC)的臨界電壓(Vt)分佈示意圖。在此例中，非揮發性記憶體的每一記憶胞儲存2位元的資料，每一個多階儲存單元具有四個邏輯狀態，即“11”、“10”、“00”及“01”，於第1A圖中分別表示為E狀態、A狀態、B狀態、及C狀態。讀取參考電壓VREF1、VREF2、VREF3可用以區別位於E狀態、A狀態、B狀態、及C狀態的記憶胞。編程驗證(program verify)電壓PVA、PVB、PVC可分別用以驗證 記憶胞是否已成功編程到A狀態、B狀態、C狀態。在此例中雖使用MLC作為範例，然而本發明並不僅限於此，於此揭露中的編程方法以及記憶體系統亦可應用於其他記憶體裝置，例如包括三階儲存單元(triple-level cells,TLC)及四階儲存單元(quad-level cells,QLC)，其分別可於每個記憶胞儲存3個位元及4個位元。
因為記憶胞的隨機電報雜訊(random telegraph noise,RTN)特性，記憶胞於狀態A的Vt分佈會具有低於編程驗證電壓PVA的「尾巴」部分，類似的，記憶胞於狀態B及狀態C的Vt分佈亦分別具有低於編程驗證電壓PVB及PVA的「尾巴」部分，此處所述的「尾巴」部分使得不同記憶體狀態之間的窗口(window)變窄，而導致讀取操作時較高的錯誤位元數(failed bit count,FBC)。
第2圖繪示依照本發明一實施例的記憶體系統的方塊圖。記憶體系統10包括非揮發性記憶體100及控制器120。控制器120用以執行以下操作：對於非揮發性記憶體100的記憶胞執行編程及編程驗證操作，於記憶胞通過編程及編程驗證操作後，對於記憶胞執行再驗證(post-verifying)操作，若是記憶胞未通過再驗證操作，施加再編程脈衝(post-programming pulse)至該記憶胞，對於非揮發性記憶體100執行讀取操作，以取得對應讀取操作的錯誤位元數(FBC)，以及調整讀取操作的讀取參考電壓以最小化錯誤位元數。其中於編程及編程驗證操作中控制器120用以施加序列增量階躍脈衝(incremental step pulses)至記憶胞，再編程 脈衝的振幅大於序列增量階躍脈衝的最後脈衝的振幅。
非揮發性記憶體100可於電源關閉時保持其儲存內容，非揮發性記憶體100可包括多個記憶體區塊(block)，每個記憶體區塊可包括多個記憶體頁面(page)。非揮發性記憶體100例如為唯讀記憶體(read-only memory,ROM)、可編程唯讀記憶體(programmable read-only memory,PROM)、電可改寫唯讀記憶體(electrically alterable read only memory,EAROM)、抹除式可編程唯讀記憶體(erasable programmable read only memory,EPROM)、電子抹除式可編程唯讀記憶體(electrically erasable programmable read only memory,EEPROM)、單次可編程(one-time programmable,OTP)記憶體、多次可編程(multiple-times programmable,MTP)記憶體、二維快閃(flash)記憶體、或三維快閃記憶體。控制器120的實現例如為晶片、晶片內的電路區塊、韌體、含有數個電子元件及導線的電路板、或處理器以及儲存程式碼的電腦可讀取媒體。控制器120可用以控制非揮發性記憶體100的編程(寫入)、讀取、以及抹除操作。
第3圖繪示依照本發明一實施例的編程非揮發性記憶體的方法流程圖。第3圖所示的方法可由第2圖所示的記憶體系統10執行，此方法包括下列步驟。步驟S201：對於非揮發性記憶體的記憶胞執行編程及編程驗證操作，其中編程及編程驗證操作包括施加序列增量階躍脈衝至記憶胞。步驟S203：於記憶胞通過編程及編程驗證操作後，對於記憶胞執行再驗證操作。步驟 S205：若是記憶胞未通過再驗證操作，施加再編程脈衝至該記憶胞，其中再編程脈衝的振幅大於序列增量階躍脈衝的最後脈衝的振幅。步驟S207：對於非揮發性記憶體執行讀取操作，以取得對應讀取操作的錯誤位元數。步驟S209：調整讀取操作的讀取參考電壓以最小化錯誤位元數。以下將詳細敘述關於第3圖的各步驟。
第3圖所示方法的一個實施例可以參考第4圖，其繪示依照本發明一實施例的多次驗證以及讀取重試的方法流程圖。於步驟S300，控制器120用以抹除(erase)記憶體區塊內的記憶胞。步驟S301及S302可對應第3圖的步驟S201。於步驟S201：控制器120用以施加序列增量階躍脈衝至非揮發性記憶體100的記憶胞，在一實施例中，可以使用增量階躍脈衝編程(Incremental Step Pulse Programming,ISPP)技術，序列增量階躍脈衝的振幅係以一步距(step size)△V遞增。舉例而言，步距△V=0.2V，步驟S201可包括使用1.0V脈衝編程(S301)、使用1.0V脈衝驗證(S302)、使用1.2V脈衝編程(S301)、使用1.2V脈衝驗證(S302)、使用1.4V脈衝編程(S301)、使用1.4V脈衝驗證(S302)、依此類推，直到記憶胞被驗證有成功編程到欲編程的狀態(即通過步驟S302的編程驗證)。
於記憶胞通過步驟S302的編程及編程驗證操作之後，可於步驟S303對於記憶胞執行多次驗證(multi-times verify,MTV)操作，此步驟可對應於第3圖的步驟S203。於步驟S304，控制器120藉由施加再驗證脈衝PVMTV至記憶胞，以決定記憶胞是 否通過MTV。在一實施例中，再驗證(post-verifying)操作包括多個再編程驗證操作，若是記憶胞未通過多個再編程驗證操作的其中至少之一，則視為記憶胞未通過再驗證操作(即步驟S304未通過MTV)。
若是記憶胞於步驟S304未通過再驗證操作，進入步驟S305，其對應第3圖的步驟S205。於步驟S305，控制器120用以施加再編程(post-programming)脈衝至記憶胞，再編程脈衝的振幅大於步驟S301中序列增量階躍脈衝的最後脈衝的振幅。舉例而言，對於記憶胞ISPP程序的最後脈衝的振幅Vgpgm=1.4V，則再編程脈衝的振幅可以是(Vgpgm+△Vp)，△Vp可適用的數值將於之後討論。藉由這樣的再編程操作，落入「尾巴」部分的記憶胞的Vt可獲得提升，可減少Vt分佈中的「尾巴」部分。
於步驟S305執行再編程操作之後，或是當步驟S304的判斷結果為是，進入步驟S306。於步驟S306結束MTV操作之後，對於記憶胞執行讀取重試(read-retry)操作，包括步驟S307到S310。於步驟S307：控制器120藉由施加讀取參考電壓VREF至非揮發性記憶體100以執行讀取操作(例如一次讀取一個記憶體頁面)。由於控制器120知道非揮發性記憶體100內的記憶胞是被編程到哪一個狀態，因此於步驟S308控制器120可以辨別所讀取的記憶胞是否正確，此判斷記憶胞是否正確的操作於第4圖中以資料解碼操作表示。此外，於步驟S308，控制器120可計算錯誤位元數(可對應於錯誤的記憶胞數量)的總數。步驟S307及S308對應 於第3圖的步驟S207。
於步驟S309，控制器120判斷於步驟S308獲得的錯誤位元數(FBC)是否為最小值。若不是最小值，進入步驟S310，調整讀取參考電壓至一個不同數值VREF’，使用新的讀取參考電壓VREF’重新執行步驟S307及S308，以獲得一個新的FBC。新取得的FBC與先前過程中取得的FBC比較，以於步驟S309判斷是否已經到達FBC最小值。步驟S309及S310可對應於第3圖的步驟S209。步驟S307到S310可重複執行多次直到找到FBC最小值為止，接著步驟S311結束MTV以及讀取重試操作。
移動讀取參考電壓以最小化FBC的過程可以參考第5A圖及第5B圖。第5A圖繪示依照本發明一實施例於1次抹寫後(P/E cycle=1)的Vt分佈示意圖。如第5A圖所示，初始的讀取參考電壓VREF位於E狀態及A狀態的Vt分佈之間。第5B圖繪示依照本發明一實施例於3000次抹寫後(P/E cycle=3000)的Vt分佈示意圖。在3000次抹寫後，可清楚看到E狀態及A狀態的Vt分佈已經改變，若是持續使用初始的讀取參考電壓VREF，則可能會有過多的錯誤位元。步驟S307到S310嘗試找出一個最佳化的讀取參考電壓，以最小化FBC，FBC包括於E狀態的記憶胞被讀取為A狀態、以及於A狀態的記憶胞被讀取為E狀態。經過數次重複步驟S307到S310，可找到最小化FBC的讀取參考電壓VREF’，如第5B圖所示。
關於步驟S305的△Vp適用數值，第6圖繪示依照本 發明一實施例的錯誤位元數與△Vp關係的示意圖。第6圖所繪示的四個曲線FBC1、FBC2、FBC3、FBC4分別對應於第1圖所示的讀取參考電壓VREF1、VREF2、VREF3、VREF4。藉由於再編程操作中施加不同的△Vp，可以取得這四個讀取參考電壓VREF1、VREF2、VREF3、VREF4分別對應的錯誤位元數。從第6圖可以看出，若是△Vp太小，於「尾巴」部分的記憶胞Vt無法獲得足夠提升，因此Vt分佈的下界增加的程度不夠，導致較高的FBC。另一方面，若是△Vp太大，部分記憶胞的Vt會增加太多，使得記憶體狀態Vt分佈的上界產生向上位移，同樣會導致過多的FBC。因此，對於△Vp存在一個可將FBC保持較低的可容許範圍，如第6圖所示。在一實施例中，△Vp(代表再編程脈衝的振幅與序列增量階躍脈衝的最後脈衝的振幅兩者之間的差值)是介於0.5V到0.9V之間。在一實施例中，△Vp是介於步驟S301(ISPP編程及驗證操作)所使用的步距△V到該步距的兩倍2×△V之間。
第7A圖繪示於執行依照本發明一實施例的編程非揮發性記憶體方法之前的Vt分佈示意圖。第7A圖繪示初始的讀取參考電壓VREF1、VREF2、VREF3、VREF4，A狀態、B狀態、C狀態的Vt分佈呈現類似於鐘型(bell shaped)分佈。第7B圖繪示於執行依照本發明一實施例的編程非揮發性記憶體方法之後的Vt分佈示意圖。藉由施加適當強度的再編程脈衝(例如第6圖所示可容許範圍內的△Vp)，A狀態、B狀態、C狀態的Vt分佈的下界可獲得提升(於圖中為向右位移)，而A狀態、B狀態、C狀態的Vt分佈的上 界則可維持幾乎相同。因此，A狀態、B狀態、C狀態的Vt分佈相當於受到「擠壓」而呈現雙峰值(two-hump)形狀的分佈。A狀態、B狀態、C狀態的Vt分佈區間變得較窄，同樣分佈曲線也變得較為陡峭，有效降低錯誤位元率。根據這樣的雙峰值形狀分佈，讀取參考電壓被調整位移到新的數值VREF1’、VREF2’、VREF3’以最小化FBC，如第7B圖所示。在此範例中讀取參考電壓VREF4並沒有改變，以提供足夠驅動能力。
靠近E狀態與A狀態邊界的Vt分佈於第8圖中放大，第8圖繪示依照本發明一實施例改善ECC窗口的示意圖。圖中的水平虛線ECC代表ECC能力，虛線位置越高即代表ECC能力越強。根據這條水平線ECC，E狀態Vt分佈的上界與A狀態Vt分佈的下界之間可定義為保留窗口。從第8圖可以看出，在執行如第3圖或是第4圖所示的MTV以及讀取重試操作之後，保留窗口的寬度從W增加到W’。由於保留窗口寬度變大，使得可以將簡單的ECC技術應用於具有小特徵尺寸和高密度的記憶體裝置。舉例而言，可以應用BCH碼技術(例如1KB資料中可校正20到40位元)在所提出的MTV以及讀取重試架構中。
第9圖繪示依照本發明一實施例的編程吞吐量與MTV使用驗證次數關係的示意圖。如前所述，再驗證操作包括多個再編程驗證操作，於步驟S203或步驟S303中所使用的再編程驗證操作的次數，於第9圖中以#MTV表示。一般而言，增加#MTV會降低編程吞吐量(throughput)，因為會需要花較多的時間於再 驗證操作。然而，藉由使用再驗證操作，可以有效使得Vt分佈變得更窄更為緊縮，因此可以放寬對於ISPP編程與驗證操作(步驟S201或步驟S301)的品質要求。舉例而言，與傳統ISPP程序相比，於ISPP編程與驗證操作中所使用的步距△V可以更大，在一實施例中，步距△V介於0.2V到0.6V之間。增加步距△V有助於減少ISPP程序所需的時間。如第9圖所示，#MTV存在一個範圍可以達到較佳的編程吞吐量PTP，亦即，於再驗證操作需要花費一定的額外時間，但在ISPP程序可以省下更多的時間。在一範例中，#MTV設定為2。未利用MTV技術時的原始步距△V設定為0.4V，於ISPP程序中平均所需的編程脈衝數量(shot)為10。若是使用MTV技術(#MTV=2)，步距△V可從0.4V增加到0.6V，在一實施例中，步距△V甚至可設為更高的電壓(可能高於0.6V)，當△V設定為0.6V時，於ISPP程序中平均所需的編程脈衝數量從10減少為7。如上所述，當#MTV設為2時，於ISPP程序中所需的時間降低了，因此可改善編程吞吐量PTP。
根據本揭露上述的多個實施例，對於非揮發性記憶體的記憶胞使用多次驗證以及讀取重試的組合，以改變Vt分佈的特性，如此可使得Vt分佈更為緊縮以增加在不同記憶體狀態之間的保留窗口，並降低讀取記憶胞時的雜訊變動的影響，使得可以將簡單的ECC技術應用於具有小特徵尺寸和高密度的記憶體裝置。藉由採用本揭露所提出的技術，記憶體裝置的使用壽命可以增加，舉例而言，即使在超過1000次抹寫之後記憶體裝置仍然可 以維持可靠。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種編程一非揮發性記憶體的方法，包括：對於該非揮發性記憶體的一記憶胞執行一編程及編程驗證操作，其中該編程及編程驗證操作包括施加一序列增量階躍脈衝至該記憶胞；於該記憶胞通過該編程及編程驗證操作後，對於該記憶胞施加一再驗證脈衝以對於該記憶胞執行一再驗證操作；若是該記憶胞未通過該再驗證操作，施加一再編程脈衝至該記憶胞，其中該再編程脈衝的振幅大於該序列增量階躍脈衝的最後脈衝的振幅；對於該非揮發性記憶體執行一讀取操作，以取得對應該讀取操作的一錯誤位元數；以及調整該讀取操作的一讀取參考電壓以最小化該錯誤位元數。
  2. 如申請專利範圍第1項所述之編程該非揮發性記憶體的方法，其中該再編程脈衝的振幅與該序列增量階躍脈衝的最後脈衝的振幅兩者之間的差值介於0.5V到0.9V之間。
  3. 如申請專利範圍第1項所述之編程該非揮發性記憶體的方法，其中該序列增量階躍脈衝的振幅係以一步距遞增，該再編程脈衝的振幅與該序列增量階躍脈衝的最後脈衝的振幅兩者之間的差值介於該步距到該步距的兩倍之間。
  4. 如申請專利範圍第3項所述之編程該非揮發性記憶體的方法，其中該步距介於0.2V到0.6V之間。
  5. 如申請專利範圍第1項所述之編程該非揮發性記憶體的方法，其中對於該記憶胞的該再驗證操作包括複數個再編程驗證操作，若是該記憶胞未通過該複數個再編程驗證操作的其中至少之一，則該記憶胞未通過該再驗證操作。
  6. 一種記憶體系統，包括：一非揮發性記憶體；以及一控制器，該控制器用以：對於該非揮發性記憶體的一記憶胞執行一編程及編程驗證操作；於該記憶胞通過該編程及編程驗證操作後，對於該記憶胞施加一再驗證脈衝以對於該記憶胞執行一再驗證操作；若是該記憶胞未通過該再驗證操作，施加一再編程脈衝至該記憶胞；對於該非揮發性記憶體執行一讀取操作，以取得對應該讀取操作的一錯誤位元數；以及調整該讀取操作的一讀取參考電壓以最小化該錯誤位元數；其中於該編程及編程驗證操作中該控制器用以施加一序列增量階躍脈衝至該記憶胞，該再編程脈衝的振幅大於該序列增量階躍脈衝的最後脈衝的振幅。
  7. 如申請專利範圍第6項所述之記憶體系統，其中該再編程脈衝的振幅與該序列增量階躍脈衝的最後脈衝的振幅兩者之間的差值介於0.5V到0.9V之間。
  8. 如申請專利範圍第6項所述之記憶體系統，其中該序列增量階躍脈衝的振幅係以一步距遞增，該再編程脈衝的振幅與該序列增量階躍脈衝的最後脈衝的振幅兩者之間的差值介於該步距到該步距的兩倍之間。
  9. 如申請專利範圍第8項所述之記憶體系統，其中該步距介於0.2V到0.6V之間。
  10. 如申請專利範圍第6項所述之記憶體系統，其中對於該記憶胞的該再驗證操作包括複數個再編程驗證操作，若是該記憶胞未通過該複數個再編程驗證操作的其中至少之一，則該記憶胞未通過該再驗證操作。
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