KR100568118B1 - 불휘발성 메모리 장치 및 그것을 위한 고속 검증 방법 - Google Patents

불휘발성 메모리 장치 및 그것을 위한 고속 검증 방법 Download PDF

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Abstract

여기에 개시된 불휘발성 메모리 장치의 검증 방법은, 메모리 셀 어레이에 대한 프로그램 내지 소거 동작을 수행하는 단계, 그리고 선택된 메모리 셀들에 대한 데이터 감지와, 바로 이전에 감지된 데이터에 대한 프로그램 내지 소거 상태의 검증을 동시에 수행하는 단계를 포함한다. 상기 불휘발성 메모리 장치는 프로그램 내지 소거 데이터에 대한 감지와, 감지된 결과에 대한 검증을 파이프라인 방식으로 동시에 수행하기 때문에, 메모리 장치에 대한 프로그램 내지 소거 동작이 보다 효율적으로 수행될 수 있게 된다.

Description

불휘발성 메모리 장치 및 그것을 위한 고속 검증 방법{Non-volatile memory and high speed verifying method thereof}
도 1은 플래시 메모리 셀의 단면도;
도 2는 반도체 메모리 장치의 프로그램 및 소거 동작에 의한 셀의 문턱 전압 변화를 보여주는 도면;
도 3은 본 발명의 바람직한 실시예예 따른 반도체 메모리 장치의 구성을 보여주는 블록도;
도 4는 본 발명의 바람직한 실시예에 프로그램/소거 검증 방법을 보여주는 흐름도; 그리고
도 5는 본 발명의 바람직한 실시예에 따른 프로그램/소거 검증 타이밍을 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 메모리 셀 어레이 20 : 입출력 버퍼
30 : 기입 드라이버 40 : 열 선택부
60 : 감지 증폭부 70 : 감지 래치
80 : 프로그램/소거 검증부
본 발명은 불휘발성 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것의 프로그램/소거 검증 방법에 관한 것이다.
전기적으로 프로그램 및 소거, 독출 동작이 가능한 불 휘발성 반도체 메모리 장치들 중에 특히, 노어형 플래시 메모리 장치(NOR flash memory device)는 프로그램 및 독출 동작시 속도가 월등히 빠르기 때문에 고속 동작을 요하는 사용자들로부터 많은 호응을 얻고 있다.
도 1은 플래시 메모리 셀의 단면도이다.
플래시 메모리 셀은 P 형 반도체 기판(2)위에 채널 영역을 사이에 두고 N+ 불순물로 형성된 소오스 및 드레인과, 상기 채널 영역위에 100Å이하의 얇은 절연막(7)을 사이에 두고 형성되는 플로팅 게이트(floating gate)(6)와, 절연막(9)을 사이에 두고 상기 플로팅 게이트(6)와 절연된 제어 게이트(control gate)(8)가 형성되어 있다. 상기 소오스(3), 드레인(4), 플로팅 게이트(6), 제어 게이트(8), 그리고 반도체 기판(2)위에는 프로그램 및 소거, 독출 동작시 요구되는 전압들을 인가하기 위한 전원 단자들(Vs, Vg, Vd, Vb)이 접속되어 있다.
일반적으로, 플래시 메모리 장치는 드레인 영역(4)과 인접한 채널영역에서 발생된 플로팅 게이트로의 핫 일렉트론 인젝션(hot electron injection)에 의해서 프로그램된다. 상기 전자 주입은 소오스 영역(3)과 상기 P형 반도체 기판(2)을 접 지 시키고, 제어 게이트 전극(Vg)에 높은 고전압(10V)을 인가하고, 그리고 상기 드레인 영역에 핫 일렉트론을 발생시키기 위해 적당한 양의 전압(5V∼6V)을 인가함으로써 이루어진다. 이와 같은 전압 인가로 인해 플래시 메모리 셀이 프로그램되면, 음의 전하(negative charge)가 플로팅 게이트(6)에 충분히 축적된다. 그리고, 상기 플로팅 게이트에 축적된 음의 전하는 일련의 독출 동작이 수행되는 동안 상기 프로그램된 플래시 메모리 셀의 문턱 전압(threshold voltage)을 높이는 역할을 수행한다.
계속해서, 플래시 메모리 셀의 소거 동작을 살펴보면, 플래시 메모리 셀은 반도체 기판(2)(즉, 벌크 영역)에서 제어 게이트로 발생된 F-N 터널링(Fowler-Nordheim tunneling)에 의해 소거된다. F-N 터널링은 음의 고전압(-10V)을 상기 제어 게이트(8)에 인가하고, 상기 벌크 영역과 제어 게이트(8) 사이에 F-N 터널링을 발생시키기 위한 적당한 양의 전압(5V)을 인가함으로써 이루어진다. 이때, 드레인 영역은 소거의 효과를 극대화시키기 위하여 고임피던스 상태(high impedance state)(예를 들면, 플로팅 상태 ; floating state)로 유지된다. 상기와 같은 소거 조건에 따른 전압들을 대응되는 전원 단자들(Vg, Vd, Vs, 및 Vb)로 인가하면, 상기 제어 게이트(8)와 벌크 영역사이에는 강한 전계가 형성된다. 그로 인해 F-N 터널링이 발생하게 되며, 플로팅 게이트 내의 음의 전하는 소오스 영역(3)으로 방출된다. F-N 터널링은 6∼7㎹/㎝의 전계가 절연막 사이에 인가되었을 때 발생하게 되며, 상기 F-N 터널링은 플로팅 게이트(6)와 벌크 영역(2)간에 100Å이하의 얇은 절연막(7)이 형성되어 있기 때문에 가능하다.
플래시 메모리의 구성에 있어서, 각각의 벌크 영역은 메모리 장치의 고집적화를 위해 복수개의 셀들이 함께 연결되어 있다. 이로 인해 소거시 복수개의 셀들이 동시에 소거된다. 소거 단위는 각각의 벌크 영역이 분리되어 있는 영역(예를 들면, 64K byte: 이하, 섹터(sector)라 칭함)에 따라 결정된다. 소거 동작에 의해 문턱 전압이 낮아진 플래시 메모리 셀은, 독출 동작을 위해 제어 게이트(8)에 일정 전압이 인가되면, 드레인 영역(4)으로부터 소오스 영역(3)으로 전류 통로(current path)가 형성된다. 이때 플래시 메모리 셀은 ″온″(on)되었다고 한다. 그것의 문턱 전압은 약 1V∼3V사이의 분포를 갖는다.
프로그램 및 소거 동작이 수행되고 나면, 이들의 동작이 잘 수행되었는지 여부를 판독해야 하며, 이를 위해서는 프로그램 검증(program verify), 소거 검증(erase verify) 동작이 필요하다.
도 2는 프로그램 및 소거 동작에 의한 셀의 문턱 전압 변화를 보여주는 도면이다.
도 2를 참조하면, NOR 형의 플래시 메모리 장치는 프로그램시에는 셀이 6V∼8V의 문턱 전압을 갖도록 하고, 소거 시에는 1V∼3V의 문턱 전압을 갖도록 조절한다. 소거 동작이란 프로그램 셀의 문턱 전압을 낮추는 것으로서, 최대 문턱 전압이 3V가 될 때 까지 소거를 수행하게 된다. 예를 들어, 소거된 셀이 4V의 문턱 전압을 갖는다면 일정 시간을 두어 3V까지 문턱 전압을 낮추어 준다. 그리고, 소거된 셀이 1V이하의 낮은 문턱 전압을 갖는 경우에는 해당 셀의 문턱전압을 높여 주게 된다. 메모리 셀이 1V 이하의 문턱 전압 상태로 소거되는 것을 과소거(over erase)라 하 며, 소거 복구(erase repair) 과정을 통해 문턱 전압이 1V 이상으로 상승하게 된다.
앞에서 설명한 바와 같이, 메모리 셀에 대한 프로그램 및 소거 동작을 올바로 수행하기 위해서는, 프로그램 및 소거 동작이 제대로 수행되었는지를 판별하는 검증(verify) 동작이 반드시 수행되어야만 한다. 그래야만 미처 프로그램 되지 못한 셀들에 대해서는 프로그램을 더 진행시킬 수 있고, 소거가 덜 되거나 과소거된 셀들의 문턱 전압을 조절할 수 있게 된다.
본 발명이 이루고자 하는 기술적 과제는, 불휘발성 반도체 메모리 장치의 프로그램 내지 소거 상태에 대한 검증을 고속으로 수행할 수 있는 장치 및 그 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 불휘발성 반도체 메모리 장치에 대한 프로그램 내지 소거 동작을 보다 효율적으로 수행할 수 있는 장치 및 그 방법을 제공하는데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 불휘발성 메모리 장치는, 메모리 셀 어레이에 대한 프로그램 내지 소거 동작 후, 선택된 메모리 셀들의 데이터를 감지하는 데이터 감지부; 상기 감지된 데이터를 저장하는 데이터 저장부; 및 상기 데이터 감지부가 새로운 데이터를 감지하는 동안 상기 데이터 저장부에 저장되어 있는 데이터에 대한 프로그램 내지 소거 상태를 검증하는 검증부를 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 불휘발성 메모리 장치는, 외부로부터 인가된 데이터를 저장하는 제 1 데이터 저장부; 상기 제 1 데이터 저장부에 저장된 데이터를 이용한 메모리 셀 어레이의 프로그램 내지 소거 동작 후, 선택된 메모리 셀들의 데이터를 감지하는 데이터 감지부; 상기 감지된 데이터를 저장하는 제 2 데이터 저장부; 및 상기 제 2 데이터 저장부에 저장된 데이터를 상기 제 1 데이터 저장부에 저장하고, 상기 데이터 감지부가 새로운 데이터를 감지하는 동안 상기 제 1 데이터 저장부에 저장된 데이터에 대한 프로그램 내지 소거 상태를 검증하는 검증부를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 검증부는 상기 제 1 데이터 저장부 및 상기 제 2 데이터 저장부에 대한 데이터 입출력을 제어하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 검증부는 각각의 비트에 대한 프로그램 내지 소거 상태를 검증하거나, 또는 복수 개의 비트에 대한 프로그램 내지 소거 상태를 일괄적으로 검증하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 1 데이터 저장부는 입출력 버퍼이고, 상기 제 2 데이터 저장부는 래치 회로인 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 불휘발성 메모리 장치의 검증 방법은, 메모리 셀 어레이에 대한 프로그램 내지 소거 동작을 수행하는 단계; 및 선택된 메모리 셀들에 대한 데이터 감지와, 바로 이전에 감지된 데이터에 대한 프로그램 내지 소거 상태의 검증을 동시에 수행하는 단계를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 프로그램 내지 소거 동작을 수행하는 단계는, 외부로부터 인가된 제 1 데이터 저장부의 데이터를 이용하여 수행되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 데이터 감지 결과는 제 2 데이터 저장부에 저장되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 검증 단계는, 상기 제 2 데이터 저장부에 저장된 데이터를 제 1 데이터 저장부에 저장하는 단계; 및 새로운 데이터가 감지되는 동안 상기 제 1 데이터 저장부에 저장된 데이터에 대한 프로그램 내지 소거 상태를 검증하는 단계를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 검증 단계에서는 각각의 비트 별로 프로그램 내지 소거 상태가 검증되거나, 또는 복수 개의 비트에 대한 프로그램 내지 소거 상태가 일괄적으로 검증되는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 불휘발성 메모리 장치의 검증 방법은, 제 1 데이터 저장부에 저장된 데이터를 이용하여 메모리 셀 어레이에 대한 프로그램 내지 소거 동작을 수행하는 단계; 선택된 메모리 셀들의 데이터를 감지하는 단계; 상기 감지된 데이터를 제 2 데이터 저장부에 저장하는 단계; 상기 제 2 데이터 저장부에 저장된 데이터를 상기 제 1 데이터 저장부에 저장하는 단계; 및 새로운 데이터에 대한 감지 동작과 상기 제 1 데이터 저장부에 저장된 데이터에 대한 프로그램 내지 소거 상태를 검증하는 동작을 동시에 수행하는 단계를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 검증 단계에서는 각각의 비트 별로 프로그램 내지 소거 상태가 검증되거나, 또는 복수 개의 비트에 대한 프로그램 내지 소거 상태가 일괄적으로 검증되는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 불휘발성 메모리 장치에서는 프로그램/소거 데이터에 대한 감지와, 감지된 결과에 대한 검증이 파이프라인 방식으로 동시에 수행된다. 그 결과, 프로그램/소거 검증에 소요되는 시간이 최소화 되고, 리소스의 낭비가 최소화 되어, 메모리 장치에 대한 프로그램 내지 소거 동작이 효율적으로 수행될 수 있게 된다.
도 3은 본 발명의 바람직한 실시예예 따른 반도체 메모리 장치의 구성을 보여주는 블록도이다. 일반적으로, 반도체 메모리 장치는 메모리 셀들로 구성된 어레이 영역과, 상기 어레이 영역의 행 및 열을 선택하기 위한 주변 회로들을 구비하게 된다. 만일, 상기 어레이 영역이 복수 개의 어레이 블록들로 분리되는 경우, 그에 따라 해당되는 주변 회로들 역시 그것에 각각 대응되도록 분리된다. 이와 같은 어레이 영역의 구성은 이 분야의 통상적인 지식을 가진 자들에게 자명하다. 이하 설명될 어레이 영역은 복수 개의 어레이 블록들 중 하나의 어레이 블록 및 이에 관련된 주변 회로들(특히, 프로그램/소거 검증에 관련된 주변회로들)만을 도시하였다.
도 3을 참조하면, 노어형 플래시 메모리 장치(100)는 메모리 셀 어레이(10), 입출력 버퍼(Input/Output buffer ; 20), 기입 드라이버(write driver ; 30), 열 선택부(40), 감지 증폭부(sense amplifier ; 60), 감지 래치(sense latch ; 70), 및 프로그램/소거 검증부(80)를 포함한다.
메모리 셀 어레이(10)는 도 1에 도시된 것과 같은 단면 구조를 갖는 셀들로 구성된다. 입출력 버퍼(20)는 메모리 셀 어레이(10)에 기입될 데이터와, 메모리 셀 어레이(10)로부터 감지된 데이터를 저장한다. 기입 드라이버(30)는 입출력 버퍼(20)로부터 입력된 데이터를 이용하여 셀 어레이(10)에 대한 프로그램 내지 소거 동작을 수행한다. 기입 드라이버(30) 내부에는 입출력 버퍼(20)로부터 받아들인 프로그램 내지 소거될 데이터를 저장하는 래치(미 도시됨)가 구비되어 있다. 열 선택부(40)는 기입 드라이버(30)에 의해 프로그램 내지 소거될 셀 어레이(10)의 비트라인(미도시 됨)을 선택한다.
감지 증폭부(60)는 셀 어레이(10)의 특정 셀에 저장된 데이터를 감지 및 증폭한다. 감지 증폭부(60)에 의해 감지 및 증폭된 데이터는 감지 래치(70)를 통해 입출력 버퍼(20)의 해당 어드레스에 저장된다. 감지 래치(70)는 감지 증폭부(60)에 의해 감지 및 증폭된 데이터(이하, 감지 데이터라 칭함)를 저장한다. 회로의 구성을 간단히 하기 위해 감지 래치(70)의 전체 크기는 입출력 버퍼(20)의 전체 크기 보다는 작게 구성된다. 예를 들면, 입출력 버퍼(20)는 프로그램 및 소거 데이터를 모두 저장할 수 있도록 32워드의 크기를 갖도록 구성되고, 감지 래치(70)는 8 워드의 크기를 갖도록 구성된다.
프로그램/소거 검증부(80)는 감지증폭부(60)가 i번째 프로그램/소거 데이터 를 감지하는 동안, 입출력 버퍼(20)로부터 바로 이전에 감지된 프로그램/소거 데이터(즉, (i-1)번째 프로그램/소거 데이터)를 받아들여, 이에 대한 패스/페일(pass/fail) 여부를 검증한다. 즉, 감지증폭부(60)의 데이터 감지 동작과, 감지된 데이터에 대한 프로그램/소거 검증부(80)의 검증 동작이 파이프라인 방식으로 동시에 진행된다. 그 결과, 프로그램/소거 검증에 소요되는 시간이 최소화 되고, 리소스의 낭비 또한 최소화 된다. 이를 위해 프로그램/소거 검증부(80)는 단일 장치로 구성되어, 프로그램 및 소거에 대한 검증을 모두 수행할 수도 있고, 프로그램 검증을 위한 구성과 소거 검증을 위한 구성이 각각 별개의 장치로 구성될 수도 있다.
기입 드라이버(30)에 의해 셀 어레이(10)에 대한 프로그램 내지 소거 동작이 수행되고 나면, 감지 증폭부(60)는 해당 프로그램/소거 데이터를 감지 및 증폭한다. 그리고 나서, 감지증폭부(60)는, 프로그램/소거 검증부(80)의 제어에 응답해서, 감지된 데이터를 감지 래치(70)에 저장한다. 감지 래치(70)는, 프로그램/소거 검증부(80)의 제어에 응답해서, 감지 증폭부(60)로부터 입력된 감지 데이터를 입출력 버퍼(20)의 해당 어드레스로 덤핑(dumping)한다. 그리고 나서, 감지 래치(70)는 감지 증폭부(60)로부터 입력된 새로운 감지 결과를 저장한다. 입출력 버퍼(20)는, 프로그램/소거 검증부(80)의 제어에 응답해서, 감지 래치(70)로부터 덤핑된 감지 데이터를 프로그램/소거 검증부(80)로 전달한다. 프로그램/소거 검증부(80)는 감지증폭부(60)가 i번째 프로그램/소거 데이터를 감지하는 동안, 입출력 버퍼(20)로부터 바로 이전에 감지된 프로그램/소거 데이터(즉, (i-1)번째 프로그램/소거 데이터)를 받아들여, 이에 대한 패스/페일 여부를 검증한다. 이 때, 프로그램/소거 검 증부(80)는 각각의 비트에 대한 프로그램 내지 소거 상태를 검증할 수도 있고, 와이어드 오어(wired-OR) 방식과 같이 복수 개의 비트에 대한 프로그램 내지 소거 상태를 일괄적으로 검증할 수도 있다.
이와 같이, 본 발명에 따른 반도체 메모리 장치(100)는 프로그램/소거 데이터에 대한 감지와, 감지된 결과에 대한 검증을 파이프라인 방식으로 동시에 수행한다. 그 결과, 프로그램/소거 검증에 소요되는 시간이 최소화 되고, 리소스의 낭비 또한 최소화 된다. 본 발명에 따른 프로그램/소거 검증 과정은 다음과 같다.
도 4는 본 발명의 바람직한 실시예에 프로그램/소거 검증 방법을 보여주는 흐름도이고, 도 5는 본 발명의 바람직한 실시예에 따른 프로그램/소거 검증 타이밍을 보여주는 도면이다. 도 4 및 도 5에는 입출력 버퍼(20)가 32워드로 구성되고, 감지 래치(70)가 8 워드로 구성된 경우를 예로 든 것으로서, 회로의 구성에 따라 입출력 버퍼(20) 및 감지 래치(70)의 크기는 변형 가능하다. 또한, 도 4 및 도 5에는 4 스텝으로 구성된 감지 및 검증 과정에 도시되어 있으나, 입출력 버퍼(20) 및 감지 래치(70)의 구성에 따라 감지 및 검증되는 스텝 수 또한 조절 가능하다.
도 4 및 도 5를 참조하면, 먼저 감지 증폭부(60)는 프로그램/소거 검증부(80)의 제어에 응답해서 프로그램 내지 소거된 데이터를 감지하는 제 1 감지 동작을 수행한다(610 단계). 제 1 감지 동작에 의해 감지된 제 1 감지 결과(SENSE1)는 프로그램/소거 검증부(80)의 제어에 응답해서 감지 래치(70)에 저장된 후, 입출력 버퍼(20)의 해당 어드레스로 덤핑된다. 이 때의 동작 타이밍은 도 5의 첫번째 감지 센싱(1st VerifySensing) 구간과 같다.
이어서, 감지 증폭부(60)는 프로그램/소거 검증부(80)의 제어에 응답해서 프로그램 내지 소거된 데이터를 감지하는 제 2 감지 동작을 수행한다(620 단계). 이와 동시에, 프로그램/소거 검증부(80)는 입출력 버퍼(20)로부터 제 1 감지 결과(SENSE1)를 받아들여, 이에 대한 프로그램/소거 검증을 수행한다(810 단계). 도 5에 도시되어 있는 바와 같이, 제 2 감지 동작(2nd VerifySensing)이 수행되는 동안 제 1 감지 결과(SENSE1)에 대한 검증 동작(1st PF_Check)이 파이프 라인 방식으로 동시에 수행된다. 이 때, 제 2 감지 결과(SENSE2)는 프로그램/소거 검증부(80)의 제어에 응답해서 감지 래치(70)에 저장된 후, 입출력 버퍼(20)의 해당 어드레스로 덤핑된다. 그리고, 프로그램/소거 검증부(80)에서는 비트 단위의 프로그램 내지 소거 상태의 검증이 수행될 수도 있고, 와이어드 오어(wired-OR) 방식과 같이 복수 개의 비트에 대한 프로그램 내지 소거 상태의 검증이 일괄적으로 수행될 수도 있다.
이어서, 감지 증폭부(60)는 프로그램/소거 검증부(80)의 제어에 응답해서 프로그램 내지 소거된 데이터를 감지하는 제 3 감지 동작을 수행한다(630 단계). 이와 동시에, 프로그램/소거 검증부(80)는 입출력 버퍼(20)로부터 제 2 감지 결과(SENSE2)를 받아들여, 이에 대한 프로그램/소거 검증을 수행한다(820 단계). 도 5에 도시되어 있는 바와 같이, 제 3 감지 동작(3rd VerifySensing)이 수행되는 동안 제 2 감지 결과(SENSE2)에 대한 검증 동작(2nd PF_Check)이 파이프 라인 방식으로 동시에 수행된다. 이 때, 제 3 감지 결과(SENSE3)는 프로그램/소거 검증부(80)의 제어에 응답해서 감지 래치(70)에 저장된 후, 입출력 버퍼(20)의 해당 어드레스로 덤핑된다.
계속해서, 앞에서 설명한 방식과 동일한 방식으로 제 4 감지 동작(4th VerifySensing)과, 제 3 감지 결과(SENSE3)에 대한 제 3 검증 동작(3rd PF_Check)이 파이프 라인 방식으로 동시에 수행된다(640 단계 및 830 단계). 그리고 나서, 제 4 감지 결과(SENSE4)에 대한 제 4 검증 동작(4th PF_Check)이 수행된다(840 단계). 앞에서 설명한 바와 같이, 상기와 같은 일련의 프로그램/소거 데이터에 대한 감지 및 검증 과정은 입출력 버퍼(20)가 32워드로 구성되고, 감지 래치(70)가 8 워드로 구성된 경우를 예로 든 것으로, 회로의 구성에 따라 감지 및 검증되는 스텝 수는 얼마든지 조절 가능하다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치(100)는 프로그램/소거 데이터에 대한 감지와, 감지된 결과에 대한 검증을 파이프라인 방식으로 수행한다. 그 결과, 프로그램/소거 검증에 소요되는 시간이 최소화 되고, 리소스의 낭비가 최소화 된다. 그로 인해, 불휘발성 반도체 메모리 장치에 대한 프로그램 내지 소거 동작이 효율적으로 수행될 수 있게 된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정 해져야 할 것이다.
이상과 같은 본 발명에 의하면, 불휘발성 반도체 메모리 장치의 프로그램 내지 소거 상태에 대한 검증을 고속으로 수행할 수 있으며, 그로 인해 불휘발성 반도체 메모리 장치에 대한 프로그램 내지 소거 동작을 보다 효율적으로 수행할 수 있게 된다.

Claims (19)

  1. 메모리 셀 어레이에 대한 프로그램 내지 소거 동작 후, 선택된 메모리 셀들의 데이터를 감지하는 데이터 감지부;
    상기 감지된 데이터를 저장하는 데이터 저장부; 및
    상기 데이터 감지부가 새로운 데이터를 감지하는 동안 상기 데이터 저장부에 저장되어 있는 데이터에 대한 프로그램 내지 소거 상태를 검증하는 검증부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 검증부는 상기 데이터 저장부에 대한 데이터 입출력을 제어하는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 검증부는 각각의 비트에 대한 프로그램 내지 소거 상태를 검증하는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 검증부는 복수 개의 비트에 대한 프로그램 내지 소거 상태를 일괄적으로 검증하는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 외부로부터 인가된 데이터를 저장하는 제 1 데이터 저장부;
    상기 제 1 데이터 저장부에 저장된 데이터를 이용한 메모리 셀 어레이의 프로그램 내지 소거 동작 후, 선택된 메모리 셀들의 데이터를 감지하는 데이터 감지부;
    상기 감지된 데이터를 저장하는 제 2 데이터 저장부; 및
    상기 제 2 데이터 저장부에 저장된 데이터를 상기 제 1 데이터 저장부에 저장하고, 상기 데이터 감지부가 새로운 데이터를 감지하는 동안 상기 제 1 데이터 저장부에 저장된 데이터에 대한 프로그램 내지 소거 상태를 검증하는 검증부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 검증부는 상기 제 1 데이터 저장부 및 상기 제 2 데이터 저장부에 대한 데이터 입출력을 제어하는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제 5 항에 있어서,
    상기 검증부는 각각의 비트에 대한 프로그램 내지 소거 상태를 검증하는 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제 5 항에 있어서,
    상기 검증부는 복수 개의 비트에 대한 프로그램 내지 소거 상태를 일괄적으로 검증하는 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 제 5 항에 있어서,
    상기 제 1 데이터 저장부는 입출력 버퍼인 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 제 5 항에 있어서,
    상기 제 2 데이터 저장부는 래치 회로인 것을 특징으로 하는 불휘발성 메모리 장치.
  11. 메모리 셀 어레이에 대한 프로그램 내지 소거 동작을 수행하는 단계; 및
    선택된 메모리 셀들에 대한 데이터 감지와, 바로 이전에 감지된 데이터에 대한 프로그램 내지 소거 상태의 검증을 동시에 수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  12. 제 11 항에 있어서,
    상기 프로그램 내지 소거 동작을 수행하는 단계는, 외부로부터 인가된 제 1 데이터 저장부의 데이터를 이용하여 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  13. 제 12 항에 있어서,
    상기 데이터 감지 결과는 제 2 데이터 저장부에 저장되는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  14. 제 13 항에 있어서, 상기 검증 단계는
    상기 제 2 데이터 저장부에 저장된 데이터를 제 1 데이터 저장부에 저장하는 단계; 및
    새로운 데이터가 감지되는 동안 상기 제 1 데이터 저장부에 저장된 데이터에 대한 프로그램 내지 소거 상태를 검증하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  15. 제 11 항에 있어서,
    상기 검증 단계에서는 각각의 비트 별로 프로그램 내지 소거 상태가 검증되는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  16. 제 11 항에 있어서,
    상기 검증 단계에서는 복수 개의 비트에 대한 프로그램 내지 소거 상태가 일괄적으로 검증되는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  17. 제 1 데이터 저장부에 저장된 데이터를 이용하여 메모리 셀 어레이에 대한 프로그램 내지 소거 동작을 수행하는 단계;
    선택된 메모리 셀들의 데이터를 감지하는 단계;
    상기 감지된 데이터를 제 2 데이터 저장부에 저장하는 단계;
    상기 제 2 데이터 저장부에 저장된 데이터를 상기 제 1 데이터 저장부에 저장하는 단계; 및
    새로운 데이터에 대한 감지 동작과 상기 제 1 데이터 저장부에 저장된 데이터에 대한 프로그램 내지 소거 상태를 검증하는 동작을 동시에 수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  18. 제 17 항에 있어서,
    상기 검증 단계에서는 각각의 비트 별로 프로그램 내지 소거 상태가 검증되는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
  19. 제 17 항에 있어서,
    상기 검증 단계에서는 복수 개의 비트에 대한 프로그램 내지 소거 상태가 일괄적으로 검증되는 것을 특징으로 하는 불휘발성 메모리 장치의 검증 방법.
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