KR100521321B1 - 플래시 메모리 장치의 소거 방법 - Google Patents

플래시 메모리 장치의 소거 방법 Download PDF

Info

Publication number
KR100521321B1
KR100521321B1 KR1019970063620A KR19970063620A KR100521321B1 KR 100521321 B1 KR100521321 B1 KR 100521321B1 KR 1019970063620 A KR1019970063620 A KR 1019970063620A KR 19970063620 A KR19970063620 A KR 19970063620A KR 100521321 B1 KR100521321 B1 KR 100521321B1
Authority
KR
South Korea
Prior art keywords
erase
maximum value
memory cells
erased
threshold voltage
Prior art date
Application number
KR1019970063620A
Other languages
English (en)
Other versions
KR19990042721A (ko
Inventor
최기환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970063620A priority Critical patent/KR100521321B1/ko
Publication of KR19990042721A publication Critical patent/KR19990042721A/ko
Application granted granted Critical
Publication of KR100521321B1 publication Critical patent/KR100521321B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/345—Circuits or methods to detect overerased nonvolatile memory cells, usually during erasure verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명의 소거 방법은 메모리 셀들을 소거하는 단계와; 상기 소거된 메모리 셀들의 드레솔드 전압들이 소거 드레솔드 전압의 최소값에 도달하였는지를 판별하기 위한 과소거 검증 동작을 수행하는 단계 및; 상기 소거된 메모리 셀들의 드레솔드 전압이 소거 드레솔드 전압 범위의 최대값에 도달하였는지를 판별하기 위한 소거 검증 동작을 수행하는 단계를 포함한다. 이와 같이, 소거된 셀의 드레솔드 전압의 최소값을 판별하기 위한 과소거 검증 동작이 그것의 최대값을 판별하기 위한 소거 검증 동작에 앞서 수행되도록 함으로써 과소거되는 셀이 발생되는 비율을 줄일 수 있다.

Description

플래시 메모리 장치의 소거 방법{ERASE METHOD FOR FLASH MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 노어형 플래시 메모리 장치의 소거 방법에 관한 것이다.
도 1은 노어형 플래시 메모리 셀의 구조를 보여주는 단면도이다. 플래시 메모리 셀은, 도 1에 도시된 바와 같이, P형 반도체 기판 (2)의 표면에 채널 영역을 사이에 두고 N+ 불순물로 형성된 소오스 (3) 및 드레인 (4)과, 상기 채널 영역 상에 100Å 이하의 얇은 절연막 (7)을 사이에 두고 형성된 플로팅 게이트 (floating gate) (6)와, 상기 플로팅 게이트 (floating gate) (6) 상에 절연막 (예를들면, ONO막) (9)을 사이에 두고 콘트롤 게이트 (control gate) (8)가 형성되어 있다. 그리고, 상기 소오스 (3), 상기 드레인 (4), 상기 콘트롤 게이트 (8), 그리고 상기 반도체 기판 (2)에는 각각 프로그램, 소거, 그리고 독출 동작시 요구되는 전압들을 인가하기 위한 전원 단자들 (Vs), (Vd), (Vg), 그리고 (Vb)가 접속되어 있다.
통상적인 플래시 메모리의 프로그램 동작에 의하면, 드레인 영역 (4)과 인접한 채널 영역에서 플로팅 게이트 (6)로의 핫 일렉트론 인젝션 (hot electron injection)이 발생되도록 함으로써 플래시 메모리 셀은 프로그램된다. 상기한 전자 주입은 상기 소오스 영역 (3)과 상기 P형 반도체 기판 (2)을 접지 시키고, 상기 콘트롤 게이트 전극 (Vg)에 높은 고전압 (예를들면, +10V)을 인가하고, 그리고 상기 드레인 영역 (4)에 핫 일렉트론을 발생시키기 위해 적당한 양의 전압 (예를들면, 5V∼6V)을 인가함으로써 이루어진다. 이러한 전압 인가 조건에 따라 플래시 메모리 셀이 프로그램 되면, 즉 음의 전하 (negative charge)가 상기 플로팅 게이트 (6)에 충분히 축적되면, 상기 플로팅 게이트 (6)에 축적된(또는 포획된) (-) 전하는 일련의 독출 동작이 수행되는 동안 상기 프로그램된 플래시 메모리 셀의 드레솔드 전압 (threshold voltage)을 높이는 역할을 한다.
통상적으로, 독출 동작의 전압 인가 조건은 플래시 메모리 셀의 상기 드레인 영역 (4)에 양의 전압 (예를들면, 1V)을 인가하고, 그것의 콘트롤 게이트 (8)에 소정 전압 (예를들면, 전원 전압 또는 약 4.5V)을 인가하고, 그리고 그것의 소오스 영역 (3)에 0V를 인가하는 것이다. 상기한 조건에 따라 독출 동작이 수행되면, 상기한 핫 일렉트론 인젝션 방법에 의해서 그것의 드레솔드 전압이 높아진, 즉 프로그램된 플래시 메모리 셀은 그것의 드레인 영역 (4)로부터 그것의 소오스 영역 (3)으로 전류가 주입되는 것이 방지된다. 이때, 상기 프로그램된 플래시 메모리 셀은 "오프" (off)되었다고 하며, 그것의 드레솔드 전압은, 통상적으로, 약 6V∼7V 사이의 분포를 갖는다.
계속해서, 플래시 메모리 셀의 소거 동작에 의하면, 상기 반도체 기판 (2), 즉 벌크 영역, 에서 상기 콘트롤 게이트 (8)로의 F-N 터널링 (Fowler-Nordheim tunneling)을 발생시킴으로써 메모리 셀은 소거된다. 일반적으로, 상기 F-N 터널링은 음의 고전압 (예를들면, -10V)을 상기 콘트롤 게이트 (8)에 인가하고, 상기 벌크 영역 (2)과 상기 콘트롤 게이트 (8) 사이의 F-N 터널링을 발생시키기 위해 적당한 양의 전압 (예를들면, 5V)을 인가함으로써 이루어진다. 이때, 그것의 드레인 영역 (4)은 소거의 효과를 극대화시키기 위해 고 임피던스 상태 (high impedance state) (예를들면, 플로팅 상태)로 유지된다. 이러한 소거 조건에 따른 전압들을 대응하는 전원 단자들 (Vg), (Vd), (Vs) 및 (Vb)으로 인가하면, 상기 콘트롤 게이트 (8)와 상기 벌크 영역 (2) 사이에 강한 전계가 형성된다. 이로 인해 상기한 F-N 터널링이 발생되고, 그 결과 프로그램된 셀의 플로팅 게이트 (6) 내의 음의 전하는 그것의 소오스 영역 (3)으로 방출된다.
통상적으로, 상기 F-N 터널링은 6∼7MV/cm의 전계 (electric field)가 상기 절연막 (7) 사이에 형성되었을 때 발생된다. 이는 플로팅 게이트 (6)와 벌크 영역 (2) 사이에 100Å 이하의 상기 얇은 절연막 (7)이 형성되어 있기 때문에 가능하다. 상기 F-N 터널링에 따른 소거 방법에 의해서 음의 전하가 플로팅 게이트 (6)으로부터 벌크 영역 (2)으로 방전 (또는 방출)되는 것은, 일련의 독출 동작이 수행되는 동안, 상기 소거된 플래시 메모리 셀의 드레솔드 전압을 낮추는 역할을 한다.
일반적인 플래시 메모리 셀 어레이 구성에 있어서, 각각의 벌크 영역은 메모리 장치의 고집적화를 위해 복수 개의 셀들이 함께 연결되며, 이로 인해 상기한 소거 방법에 따라 소거 동작이 수행될 경우 복수 개의 메모리 셀들이 동시에 소거된다. 소거 단위는 각각의 벌크 영역 (2)이 분리된 영역에 따라 결정된다. {예를들면, 64K byte : 이하, 섹터(sector)라 칭한다.} 일련의 독출 동작이 수행되는 동안 상기 소거 동작에 의해 드레솔드 전압이 낮아진 플래시 메모리 셀은 콘트롤 게이트 (8)에 일정 전압을 인가하면, 드레인 영역 (4)로부터 소오스 영역 (3)으로 전류 통로 (current path)가 형성된다. 이러한 플래시 메모리 셀은 "온" (on)되었다고 하며, 그것의 드레솔드 전압은 약 1V∼3V 사이의 분포를 갖는다. 표 1은 플래시 메모리 셀에 대한 프로그램, 소거, 및 독출 동작시 각 전원 단자들 (Vg), (Vd), (Vs) 및 (Vb)에 인가되는 전압 레벨을 보여준다.
[표 1]
Figure pat00001
하지만, 메모리 셀의 드레솔드 전압을 낮추는 상기의 F-N 터널링에 의한 복수 개의 메모리 셀의 드레솔드 전압에 대한 균일성 (uniformity) 때문에 특정 메모리 셀의 드레솔드 전압은 0V의 접지 전압 이하가 되게 된다. 상기와 같이 0V 이하의 드레솔드 전압을 가지는 메모리 셀을 일반적으로 과 소거된 셀 (over erased cell)이라 하며, 상기의 셀에 대해서는 일련의 치료 동작 (이하, 소거 리페어라 칭한다)에 의한 0V 이상의 드레솔드 전압을 가지게 하지 않으면 안된다.
일반적인 상기의 소거 리페어 동작은 메모리 셀의 소오스 영역과 P형 기판을 접지시키고, 상기 제어 게이트 전극에는 프로그램 동작시 인가되는 전압 (예컨대, +12V)에 비해서 낮은 적당한 양의 전압 (즉, 2-5V)을 인가하고, 상기의 드레인 영역에는 적당한 양의 전압 (즉, 6-9V)을 인가함으로써 이루어진다.
상기의 소거 리페어 방법에 의해 상기의 프로그램 방법보다는 적은 양의 음의 전하가 부유 게이트 전극에 축적되게 되어, 상기 게이트 전극의 (-) 전위는 상기 메모리 셀의 드레솔드 전압을 0V의 접지 전압 이상으로 높이는 역할을 한다. 도 2는 프로그램, 소거 및 소거 리페어 동작에 의한 메모리 셀의 변화를 보여주는 도면이다.
일반적으로 NOR형 플래시 메모리에 있어서 가장 큰 문제점은 소거동작 시 메모리 셀이 Over Erase되는 현상이다. 과소거 (Over Erase) 현상이란 소거동작의 수행 후 메모리 셀의 드레솔드 전압 (threshold voltage)이 지나치게 낮아지게(Vth<∼0V)되는 현상인데 이러한 셀들이 존재할 경우 차후의 프로그램 동작 및 독출 동작에 있어서 오동작을 발생시키는 원인이 되고 있다.
먼저 도 3을 참조하여서 과 소거된 셀이 발생시키는 페일 유형 (독출 동작 및 프로그램 동작)을 살펴보면 다음과 같다. 도 3은 노어형 플래시 메모리 셀 어레이를 나타내며, 각각의 메모리 셀들 (Cij : i=j=0∼n)은 해당 워드 라인 및 비트 라인에 의해 코딩되며, 워드 라인 방향을 X, 비트 라인 방향을 Y라고 정의하였다.
먼저 독출 동작의 경우를 살펴보면 도 3의 메모리 셀 어레이 중 마지막 셀 즉 Cn,0이 과소거 (Vth<0V)되어 있고, 셀 (C1,0)이 오프 상태라고 가정을 하고 그리고 셀 (C1,0)을 독출할 경우, 선택된 워드 라인 (WL1)에 독출 전압 (∼4.5V)이 인가되며, 비선택된 워드 라인들 (WL0, WL2∼WLn)에는 0V가 인가되고 선택된 비트 라인 (BL0)에 대략 1V를 인가되게 된다. 일반적인 경우 선택된 셀이 오프 상태이면 선택된 비트 라인 (BL0)에 인가된 전압이 그대로 유지되어 오프 셀임을 센싱하고, 선택된 셀이 온 상태이면 선택된 셀을 통하여 인가된 비트 라인 전압이 강하되므로 온 상태를 센싱하게 되는데, 상기한 대로 과 소거된 셀이 동일 비트 라인에 존재하는 경우 비트 라인 (BL0)에 인가된 전압은 과 소거된 셀 (Cn,0)을 통해 강하되어 실제 선택된 오프 상태의 셀 (C1,0)이 온 상태로 센싱되는 오동작이 발생하게 된다.
프로그램 동작의 경우, 선택 셀 (C1,0)이 온 상태에 있다고 가정을 하고 이를 오프 상태로 만들기 위해 선택된 워드 라인 (WL1)에 10V로 그리고 선택된 비트 라인 (BL0)에 5V를 인가하여 프로그램한다. 이러한 경우, 비트 라인 (BL0)에 인가된 전압은 셀 (Cn,0)을 통해 형성된 전류 경로로 인하여 낮아지게 되어 셀 (C1,0)을 제대로 프로그램할 수 없게 되는 현상이 발생하게 된다.
도 4는 종래 기술에 따른 전 프로그램 동작을 보여주는 흐름도이고, 도 5는 종래 기술에 따른 메인 소거 동작을 보여주는 흐름도이다. 그리고, 도 6은 종래 기술에 따른 소프트 프로그램 동작을 보여주는 흐름도이다. 이하 종래 기술에 따른 소거 동작 및 문제점이 설명된다.
먼저 소거동작을 활성화시키기 위한 명령이 요구되면 도 4에 도시된 흐름도에 따라서 전 프로그램 (pre program) 동작이 수행된다. 전 프로그램 동작이란 일정 소거 단위 (예컨대, 하나의 섹터 또는 64Kbyte)에 포함되는 모든 셀들의 드레솔드 전압을 오프 상태 (예컨대, Vth>∼6V)로 만드는 동작을 말한다. 이러한 전 프로그램 동작을 수행하는 목적은 다음과 같다. 메인 소거 동작을 수행하기 이전에 해당 소거 단위에 대응하는 모든 셀들의 드레솔드 전압이 동일하지 않기 때문에, 전 프로그램 동작을 수행하지 않고 메인 소거 동작을 수행할 경우 드레솔드 전압이 낮은 셀들의 경우 (즉, 소거되어 있는 상태, Vth<∼3V) 과소거되는 현상이 발생한다. 그리고, 그러한 과소거된 셀들은 앞서 설명된 바와 같이 프로그램 동작 및 독출 동작의 페일을 유발하게 된다.
다시 도 4를 참조하면 전 프로그램 동작이 시작되면 일정 소거 단위의 모든 셀들은 순차적으로 프로그램 검증 동작 (워드 라인 : 6V, 비트 라인 : 1V) 및 프로그램 동작 (WL:∼10V, BL:∼5V)을 행하여 오프 상태로 놓이게 된다. 전 프로그램 동작이 완료된 후 메인 소거 동작이 수행되는데 그 절차는 도 5에 도시되어 있다. 이때 해당 소거 단위의 모든 셀들의 바이어스 조건은 워드 라인을 -10V로 구동하고 그리고 벌크에 5V를 인가하게 된다. 이로 인해서 잘 알려진 F-N 터널링 메카니즘에 의해서 선택된 섹터의 모든 메모리 셀들이 소거된다. 원하는 소거된 메모리 셀들의 드레솔드 전압 범위에 있어서, 그것의 최대값은 3V(소거된 셀의 드레솔드 전압 분포는 1<소거된 셀의 드레솔드 전압<3V이다.)이므로 모든 셀들이 3V 이하의 드레솔드 전압을 가질 때까지 소거 및 소거 검증 동작을 계속해서 수행하게 된다.
이러한 동작이 반복되어 모든 셀들이 3V 이하의 드레솔드 전압을 가지게 될 경우 셀 특성에 따라 0V 이하의 드레솔드 전압을 갖는 즉, 소거된 셀들이 나타나게 된다. 메인 소거 동작이 수행된 후 과소거된 셀들을 구제(over erase cell curing)하는 후 프로그램 (pose program) 동작이 수행된다. 후 프로그램 동작을 보여주는 흐름도는 도 7에 잘 도시되어 있다. 도 7에서 알 수 있듯이, 해당 소거 단위는 모든 셀들을 차례로 과소거 검증 동작을 수행하여 과소거되었다고 판단되면 해당 셀의 워드 라인과 비트 라인은 각각 3V와 5V로 구동되며, 원하는 소거 드레솔드 전압 분포를 갖도록 (소거된 셀의 드레솔드 전압 > 1V) 소프트 프로그램 동작을 수행하게 된다. 이러한 소프트 프로그램 동작이 완료되면 모든 소거 동작은 끝나게 된다.
상기한 종래기술에 의한 소거동작에 있어서 문제점은 다음과 같다. 종래 방법에 의하면 일단 소거 단위 내의 셀들 중 과소거된 셀이 발생할 경우 후 프로그램 동작을 행하여 과소거된 셀의 치유 동작을 행하게 된다. 이때, 앞서 설명한 과소거된 셀의 독출 동작 및 프로그램 동작에서 유발되는 페일 현상과 마찬가지로 과소거 검증 동작 및 후 프로그램 동작에서 문제점이 발생하게 된다.
먼저 과소거 검증 동작을 설명하면, 과소거 검증 동작이란 어떤 셀이 과소거된 셀인가를 찾아내는 동작으로서, 선택된 셀과 동일 비트 라인을 공유하고 있는 셀이 과소거된 경우 앞서 설명한 독출 동작에서의 페일 현상과 마찬가지로 선택된 셀이 과소거되지 않았음에도 불구하고 과소거되었다고 판단된다. 또한 선택된 셀에 대한 후 프로그램 동작이 수행되게 된다.
아울러, 선택된 셀이 과소거된 셀이라고 할 지라도 동일 비트 라인에 과소거된 다른 셀들이 존재할 경우 그리고 선택된 셀이 매우 심하게 과소거(Vth<0V)되어 있을 경우 후 프로그램 동작을 수행하기 위해 해당 비트 라인에 인가한 전압(∼5V)이 과소거된 셀들을 통하여 강하되는 현상이 발생한다. 그리고, 이러한 경우 과소거 치유 동작의 페일을 초래하게 된다.
결과적으로, 종래 기술에 의한 소거 동작에 있어서, 소거 동작 후 셀 드레솔드 전압의 최대값 예컨대, 3V 이하로 낮추기 위한 소거 검증 동작을 과소거 검증 동작에 앞서 수행하기 때문에 과소거된 셀들이 존재할 확률이 크다. 일단 과소거된 셀들이 발생하게 되면 이를 치유 (Curing)하는 동작 즉, 후 프로그램 동작 자체가 오동작을 하게 되는 경우가 생기게 된다. 그러므로 노어형 플래시 메모리의 소거 동작에 있어서 가장 중요한 점은 과소거된 셀이 발생하지 않게 하는 것이다.
따라서 본 발명의 목적은 소거 동작시 셀이 과소거되는 것을 방지하기 위한 소거 방법을 제공하는 것이다.
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 행들 및 열들의 매트릭스 형태로 배열된 전기적으로 소거 및 프로그램 동작이 가능한 메모리 셀들을 구비한 플래시 메모리 장치의 소거 방법에 있어서: 상기 메모리 셀들을 소거하는 단계와; 상기 소거된 메모리 셀들의 드레솔드 전압들이 소거 드레솔드 전압의 최소값에 도달하였는지를 판별하기 위한 과소거 검증 동작을 수행하는 단계 및; 상기 소거된 메모리 셀들의 드레솔드 전압이 소거 드레솔드 전압 범위의 최대값에 도달하였는지를 판별하기 위한 소거 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 행들 및 열들의 매트릭스 형태로 배열된 전기적으로 소거 및 프로그램 동작이 가능한 메모리 셀들을 구비한 플래시 메모리 장치의 소거 방법에 있어서: 소거 카운터, 소프트 프로그램 카운터, 그리고 상기 행들 및 열들을 나타내는 어드레스를 초기화시키는 단계와; 상기 메모리 셀들에 대한 소거 동작을 수행하는 단계와; 상기 소거된 메모리 셀들이 과소거되었는지를 검증하는 단계 및; 상기 소거된 메모리 셀들이 소거되었는지를 검증하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 과소거 검증 단계는 상기 소거 카운터를 카운트-업하는 단계와; 상기 과소거 검증 단계의 결과가 패스되었는지 페일되었는지는 판별한 후 패스되었을 경우 열 어드레스가 최대값과 일치하는지를 판별하는 단계와; 상기 열 어드레스가 최대값과 일치하지 않을 경우 상기 열 어드레스를 카운트-업한 후 상기 패스 및 페일 판별 단계를 수행하는 단계와; 상기 페일되었을 경우 소프트 프로그램 카운터의 값이 최대값과 일치하지 않는 경우 소프트 프로그램 동작 및 소프트 프로그램 카운터의 카운트-업 동작을 순차적으로 수행한 후 상기 패스 및 페일 판별 단계를 수행하는 단계와; 상기 열 어드레스가 최대값과 일치할 경우 상기 행 어드레스가 최대값과 일치하는지 판별하는 단계와; 상기 행 어드레스가 최대값과 일치하지 않을 경우 상기 행 어드레스를 카운트-업한 후 상기 패스 및 페일 판별 단계를 수행하는 단계 및; 상기 행 어드레스가 최대값과 일치하는 경우 상기 소거 검증 단계로 진행하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 소거 검증 단계는 상기 행 및 열 어드레스들을 초기화하는 단계와; 상기 소거 검증 동작이 패스인지 페일인지를 판별하는 단계와; 상기 판별된 결과가 패스일 때 상기 열 어드레스가 최대값과 일치하는지를 판별하여서 만약 일치하지 않으면 상기 열 어드레스를 카운트-업한 후 상기 패스 및 페일 단계를 수행하는 단계와; 만약 상기 열 어드레스가 최대값과 일치하면 상기 행 어드레스가 최대값과 일치하는지를 판별하는 단계와; 만약 상기 행 어드레스가 최대값과 일치하지 않을 경우 상기 행 어드레스를 카운트-업한 후 상기 패스 및 페일 단계를 수행하는 단계와; 만약 상기 행 어드레스가 최대값과 일치하는 경우 메인 소거 패스 단계를 거쳐서 소거 동작을 종료하는 단계와; 상기 소거 검증 동작이 페일되었을 경우 상기 소프트 프로그램 카운터가 최대값인지를 판별하여서 만약 일치하지 않으면 상기 소거 단계 전에 수행되는 행 및 열 어드레스들 초기화 단계를 수행하는 단계 및; 상기 소프트 프로그램 카운터가 최대값이면 메인 소거 페일 단계를 거쳐서 소거 동작을 종료하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 과소거 검증 단계 중 소프트 프로그램 카운터가 최대값과 일치하는 경우 상기 소거 검증 단계의 메인 소거 페일 단계를 거쳐서 소거 동작을 수행하는 단계를 부가적으로 포함하는 것을 특징으로 한다.
(작용)
이와같은 방법에 의해서, 소거 동작이 수행된 후 과소거되는 셀이 발생되는 확률이 감소되었다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 도 7에 의거하여 상세히 설명한다.
다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.
도 7은 본 발명의 바람직한 실시예에 따른 소거 방법을 보여주는 흐름도이다.
도 7에 도시된 바와같이, 전 프로그램 동작까지 종래의 소거 방법과 유사하지만 메인 소거 동작 및 소프트 프로그램 동작에서 서로 다름을 알 수 있다. 본 발명에 따른 메인 소거 및 소프트 프로그램 동작을 흐름도가 도 7에 상세히 도시되어 있다.
도 7을 참조하면, 전 프로그램 (pre program) 동작이 완료된 후 메인 소거 동작이 진행되면 먼저 소거 동작 (워드라인 = -10V, 벌크 = 5V)이 수행된 다음 과소거 검증 동작이 수행되어서 과소거된 셀이 존재하는지를 판단한다. 그 후에, 과소거된 셀이 존재하면 그에 대응하는 셀에 대하여 소프트 프로그램 (또는, 후 프로그램) 동작을 수행하는 반면에 과소거된 셀이 없으면 소거 검증 동작을 수행하게 된다.
본 발명에 따른 소거 방법은 종래 기술에서 설명된 바와 같이 소거 동작 후 소거된 셀에 대응하는 드레솔드 전압의 최대값 (예컨대, 3V)을 판단하는 소거 검증 동작 (S340)을 과소거 검증 동작 (S330)에 앞서 수행하는 방식과 반대로 수행된다. 즉, 메모리 셀의 소거 동작 후 셀의 과소거 여부를 검증하기 위한 과소거 검증 동작 (S330)을 소거 검증 동작 (S340)에 앞서 먼저 수행하여서 과소거된 셀이 발생되는 것을 억제하게 된다. 즉, 소거된 셀의 드레솔드 전압의 최소값 (예컨대, 1V)부터 판단하여 치유 동작 (curing operation)을 수행하게 되면 종래에 비해서 소거 동작 후 과소거된 셀이 발생할 확률이 감소될 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와같이, 소거된 셀의 드레솔드 전압의 최소값을 판별하기 위한 과소거 검증 동작이 그것의 최대값을 판별하기 위한 소거 검증 동작에 앞서 수행되도록 함으로써 과소거되는 셀이 발생되는 비율을 줄일 수 있다.
도 1은 전기적으로 소거 및 프로그램 가능한 플래시 메모리 셀의 구조를 보여주는 단면도;
도 2는 프로그램, 소거 및 소거 리페어 동작에 의한 드레솔드 전압의 변화를 보여주는 도면;
도 3은 노어형 플래시 메모리 장치의 셀 어레이를 보여주는 등가 회로도;
도 4는 종래 기술에 따른 전 프로그램 동작을 보여주는 흐름도;
도 5는 종래 기술에 따른 메인 소거 동작을 보여주는 흐름도;
도 6은 종래 기술에 따른 소프트 프로그램 동작을 보여주는 흐름도;
도 7은 본 발명의 바람직한 실시 예에 따른 소거 동작을 보여주는 흐름도,
*도면의 주요 부분에 대한 부호 설명
2 : 반도체 기판 3 : 소오스
4 : 드레인 6 : 부유 게이트
8 : 제어 게이트

Claims (5)

  1. 행들 및 열들의 매트릭스 형태로 배열된 전기적으로 소거 및 프로그램 동작이 가능한 메모리 셀들을 구비한 플래시 메모리 장치의 소거 방법에 있어서:
    상기 메모리 셀들을 소거하는 단계와;
    상기 소거된 메모리 셀들의 드레솔드 전압들이 소거 드레솔드 전압 범위의 최소값에 도달하였는지를 판별하기 위한 과소거 검증 동작을 수행하는 단계 및;
    상기 소거된 메모리 셀들의 드레솔드 전압이 소거 드레솔드 전압 범위의 최대값에 도달하였는지를 판별하기 위한 소거 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
  2. 행들 및 열들의 매트릭스 형태로 배열된 전기적으로 소거 및 프로그램 동작이 가능한 메모리 셀들을 구비한 플래시 메모리 장치의 소거 방법에 있어서:
    소거 카운터, 소프트 프로그램 카운터, 그리고 상기 행들 및 열들을 나타내는 어드레스를 초기화시키는 단계와;
    상기 메모리 셀들에 대한 소거 동작을 수행하는 단계와;
    상기 소거된 메모리 셀들의 드레솔드 전압이 소거 드레솔드 전압 범위의 최소값 이하가 되는 상기 소거된 메모리 셀들이 과소거되었는지를 검증하는 단계 및;
    상기 소거된 메모리 셀들의 드레솔드 전압이 소거 드레솔드 전압 범위에 속하는 상기 소거된 메모리 셀들이 소거되었는지를 검증하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
  3. 제 2 항에 있어서,
    상기 과소거 검증 단계는 상기 소거 카운터를 카운트-업하는 단계와; 상기 과소거 검증 단계의 결과가 패스되었는지 페일되었는지는 판별한 후 패스되었을 경우 열 어드레스가 최대값과 일치하는지를 판별하는 단계와; 상기 열 어드레스가 최대값과 일치하지 않을 경우 상기 열 어드레스를 카운트-업한 후 상기 패스 및 페일 판별 단계를 수행하는 단계와; 상기 페일되었을 경우 소프트 프로그램 카운터의 값이 최대값과 일치하지 않는 경우 소프트 프로그램 동작 및 소프트 프로그램 카운터의 카운트-업 동작을 순차적으로 수행한 후 상기 패스 및 페일 판별 단계를 수행하는 단계와; 상기 열 어드레스가 최대값과 일치할 경우 상기 행 어드레스가 최대값과 일치하는지 판별하는 단계와; 상기 행 어드레스가 최대값과 일치하지 않을 경우 상기 행 어드레스를 카운트-업한 후 상기 패스 및 페일 판별 단계를 수행하는 단계 및; 상기 행 어드레스가 최대값과 일치하는 경우 상기 소거 검증 단계로 진행하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
  4. 제 3 항에 있어서,
    상기 소거 검증 단계는 상기 행 및 열 어드레스들을 초기화하는 단계와; 상기 소거 검증 동작이 패스인지 페일인지를 판별하는 단계와; 상기 판별된 결과가 패스일 때 상기 열 어드레스가 최대값과 일치하는지를 판별하여서 만약 일치하지 않으면 상기 열 어드레스를 카운트-업한 후 상기 패스 및 페일 단계를 수행하는 단계와; 만약 상기 열 어드레스가 최대값과 일치하면 상기 행 어드레스가 최대값과 일치하는지를 판별하는 단계와; 만약 상기 행 어드레스가 최대값과 일치하지 않을 경우 상기 행 어드레스를 카운트-업한 후 상기 패스 및 페일 단계를 수행하는 단계와; 만약 상기 행 어드레스가 최대값과 일치하는 경우 메인 소거 패스 단계를 거쳐서 소거 동작을 종료하는 단계와; 상기 소거 검증 동작이 페일되었을 경우 상기 소프트 프로그램 카운터가 최대값인지를 판별하여서 만약 일치하지 않으면 상기 소거 단계 전에 수행되는 행 및 열 어드레스들 초기화 단계를 수행하는 단계 및; 상기 소프트 프로그램 카운터가 최대값이면 메인 소거 페일 단계를 거쳐서 소거 동작을 종료하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
  5. 제 4 항에 있어서,
    상기 과소거 검증 단계 중 소프트 프로그램 카운터가 최대값과 일치하는 경우 상기 소거 검증 단계의 메인 소거 페일 단계를 거쳐서 소거 동작을 수행하는 단계를 부가적으로 포함하는 것을 특징으로 하는 소거 방법.
KR1019970063620A 1997-11-27 1997-11-27 플래시 메모리 장치의 소거 방법 KR100521321B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970063620A KR100521321B1 (ko) 1997-11-27 1997-11-27 플래시 메모리 장치의 소거 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970063620A KR100521321B1 (ko) 1997-11-27 1997-11-27 플래시 메모리 장치의 소거 방법

Publications (2)

Publication Number Publication Date
KR19990042721A KR19990042721A (ko) 1999-06-15
KR100521321B1 true KR100521321B1 (ko) 2006-01-12

Family

ID=37178170

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970063620A KR100521321B1 (ko) 1997-11-27 1997-11-27 플래시 메모리 장치의 소거 방법

Country Status (1)

Country Link
KR (1) KR100521321B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100428784B1 (ko) * 2000-04-24 2004-04-30 삼성전자주식회사 소거된 셀들의 문턱 전압 분포를 최소화할 수 있는불휘발성 반도체 메모리 장치의 소거 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0845284A (ja) * 1994-07-28 1996-02-16 Toshiba Corp 不揮発性半導体記憶装置とその消去方法
KR19990004429A (ko) * 1997-06-27 1999-01-15 김영환 플래쉬 이이피롬의 소거 방법
KR19990004428A (ko) * 1997-06-27 1999-01-15 김영환 플래쉬 이이피롬의 소거 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0845284A (ja) * 1994-07-28 1996-02-16 Toshiba Corp 不揮発性半導体記憶装置とその消去方法
KR19990004429A (ko) * 1997-06-27 1999-01-15 김영환 플래쉬 이이피롬의 소거 방법
KR19990004428A (ko) * 1997-06-27 1999-01-15 김영환 플래쉬 이이피롬의 소거 방법

Also Published As

Publication number Publication date
KR19990042721A (ko) 1999-06-15

Similar Documents

Publication Publication Date Title
US6252803B1 (en) Automatic program disturb with intelligent soft programming for flash cells
US7180781B2 (en) Memory block erasing in a flash memory device
US6498752B1 (en) Three step write process used for a nonvolatile NOR type EEPROM memory
KR100761091B1 (ko) 소프트 프로그래밍이 ｖｔ 분포의 폭을 좁힐 수 있게 하는 게이트 램핑 기술
US6363013B1 (en) Auto-stopped page soft-programming method with voltage limited component
US20020121653A1 (en) Method of reducing trapped holes induced by erase operations in the tunnel oxide of flash memory cells
US6577540B2 (en) Flash memory device capable of preventing an over-erase of flash memory cells and erase method thereof
KR100257868B1 (ko) 노어형 플래시 메모리 장치의 소거 방법
US7646639B2 (en) Circuit and method generating program voltage for non-volatile memory device
US7075832B2 (en) Method for erasing an NROM cell
JP4870876B2 (ja) 不揮発性半導体メモリ装置の消去方法
KR100357693B1 (ko) 향상된 소거 알고리즘이 내장된 불휘발성 반도체 메모리장치
JP3974778B2 (ja) 不揮発性半導体メモリ装置およびそのデータ消去方法
US7277329B2 (en) Erase method to reduce erase time and to prevent over-erase
US6172915B1 (en) Unified erase method in flash EEPROM
US6285588B1 (en) Erase scheme to tighten the threshold voltage distribution of EEPROM flash memory cells
KR100568118B1 (ko) 불휘발성 메모리 장치 및 그것을 위한 고속 검증 방법
JPH05218357A (ja) 電気的消去可能でプログラム可能な読出し専用メモリ
JPH11250673A (ja) 電気的に消去及びプログラムできる非揮発性半導体メモリ装置及びその消去方法
JP2005500636A (ja) 高い列リークの存在下にあるｎｏｒフラッシュメモリセル用の正確な検証装置および方法
US20150221388A1 (en) Abridged erase verify method for flash memory
KR100521321B1 (ko) 플래시 메모리 장치의 소거 방법
US6198664B1 (en) APDE scheme for flash memory application
KR100445794B1 (ko) 노어형 플래시 메모리 장치의 소거 방법
KR100655281B1 (ko) 플래시 메모리 셀들의 과소거를 방지할 수 있는 플래시메모리 장치 및 그것의 소거 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee