KR100428784B1 - 소거된 셀들의 문턱 전압 분포를 최소화할 수 있는불휘발성 반도체 메모리 장치의 소거 방법 - Google Patents

Abstract

여기에는 불휘발성 반도체 메모리 장치를 소거하는 방법이 개시되어 있다. 상기 불휘발성 반도체 메모리 장치는 행들과 열들로 배열된 전기적으로 소거 및 프로그램 가능한 셀 트랜지스터들을 갖는 섹터를 구비한다. 상기 각 셀 트랜지스터는 프로그램 상태에 대응하는 제 1 문턱 전압 분포 및 소거 상태에 대응하는 제 2 문턱 전압 분포 중 어느 하나 내에 존재하는 문턱 전압을 갖는다. 상기 소거 방법에 의하면, 상기 섹터의 모든 셀 트랜지스터들이 상기 제 1 문턱 전압 분포의 최소값보다 높은 문턱 전압을 갖는 지의 여부가 판별된다. 만약 그렇다면, 상기 섹터의 모든 셀 트랜지스터들이 동시에 소거된다. 그 다음에, 상기 소거된 셀 트랜지스터들 중, 상기 제 2 문턱 전압 분포의 최대값과 상기 제 1 문턱 전압 분포의 최소값 사이에 존재하는 검출 전압 레벨보다 낮은 문턱 전압을 갖는 셀 트랜지스터들이 검출된다. 상기 검출된 셀 트랜지스터들을 개별적으로 프로그램한 후, 상기 섹터의 모든 셀 트랜지스터들이 동시에 소거된다.

Description

소거된 셀들의 문턱 전압 분포를 최소화할 수 있는 불휘발성 반도체 메모리 장치의 소거 방법{METHOD FOR ERASING A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE TO MINIMIZE THE DISTRIBUTION OF THRESHOLD VOLTAGES OF ERASED CELLS}

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 소거된 셀들의 문턱 전압들의 분포를 최소화할 수 있는 불휘발성 반도체 메모리 장치의 소거 방법에 관한 것이다.

불휘발성 반도체 메모리 장치로서 널리 사용되는 플래시 메모리 장치는 행들과 열들의 매트릭스로 배열된 복수 개의 메모리 셀들을 포함한다. 플래시 메모리 장치는 메모리 셀들의 전 어레이를 동시에 소거하는 능력을 갖는다. 게다가, 플래시 메모리 장치는 어레이 내의 하나 또는 그 보다 많은 메모리 셀들의 내용을 전기적으로 프로그램하거나 읽는 능력을 제공한다.

상기 플래시 메모리 장치의 메모리 셀들은 일반적으로 행들과 열들로 배열된 부유 게이트 트랜지스터들 (floating gate transistors)을 이용하며, 각 부유 게이트 트랜지스터는 소오스, 드레인, 부유 게이트 및 제어 게이트를 갖는다. 부유 게이트 (22)는, 도 11을 참조하면, P형 반도체 기판 또는 벌크 (12) 내에 형성된 채널 영역 (18)과 겹쳐지고, 얇은 터널 산화막 (20)을 통해 상기 채널 영역 (18)의 양측에 위치한 소오스 (14) 및 드레인 (16)의 에지 부분들과 겹쳐진다. 제어 게이트 (26)는 부유 게이트 (22) 상부에 놓이며, O-N-O (Oxide-Nitride-Oxide)와 같은 중간 절연막 (24)에 의해서 부유 게이트 (22)로부터 절연된다. 동일한 행을 점유하는 부유 게이트 트랜지스터들의 제어 게이트들은 복수의 워드 라인들 중 하나에 공통으로 연결된다. 동일한 열을 점유하는 부유 게이트 트랜지스터들의 드레인 영역들은 복수의 비트 라인들 중 하나에 공통으로 연결된다. 상기 부유 게이트 트랜지스터들의 소오스 영역들은 공통 소오스 라인에 연결된다.

임의의 선택된 메모리 셀은, 잘 알려진 바와 같이, 채널 영역과 부유 게이트 사이의 열 전자 주입 (hot electron injection)에 의해서 프로그램된다. 부유 게이트로의 열 전자 주입은, 소오스 및 기판이 접지 전압으로 유지되고, 제어 게이트에 고전압 (예를 들면, 약 10V)이 인가되며, 열 전자들을 유도하기 위한 전압 (예를 들면, 5V∼6V)이 드레인에 인가된다. 프로그램된 후, 상기 선택된 메모리 셀의 문턱 전압은 전자들의 축적으로 인해 증가된다. 프로그램된 메모리 셀로부터 데이터를 독출하기 위해서는, 약 1V의 전압이 드레인에 인가되고, 전원 전압 (또는, 5.5V)이 제어 게이트에 인가되며, 소오스는 접지 전압으로 유지된다. 프로그램된메모리 셀의 증가된 문턱 전압이 독출 동작 동안 게이트 전압에 차단 전위로서 작용하기 때문에, 도 12에 도시된 바와 같이, 프로그램된 메모리 셀은 6V 내지 8V 사이에 존재하는 문턱 전압을 갖는 오프 셀 (off-cell)로서 판별된다.

메모리 셀을 소거하는 것은 F-N 터널링 (Fowler-Nordheim tunneling) 효과에 의해서 이루어진다. F-N 터널링 효과는, 제어 게이트에 -8V의 음의 전압을 인가하고, 기판 (또는 벌크)에 약 8V∼10V의 전압을 인가함으로써 이루어진다. 이때, 드레인 및 소오스는 고 임피던스 상태 (또는 플로팅 상태)로 유지된다. 그러한 전압 바이어스 조건에 의해서 유도되는 제어 게이트 및 기판 사이의 강한 전계는 부유 게이트의 전자들이 벌크로 이동되게 한다. 소거된 메모리 셀은 이전에 비해 낮은 문턱 전압을 가지며, 도 12에 도시된 바와 같이, 1V∼3V 사이의 문턱 전압을 갖는 온-셀 (on-cell)로서 판별된다.

표 1은 프로그램, 소거 및 독출시 사용된 전압 레벨들을 보여준다.

동작 모드	Vg	Vd	Vs	Vb
프로그램	10V	5V∼6V	0V	-0.5V∼0V
소 거	-8V	floating	floating	8V∼10V
독 출	5.5V	1V	0V	0V

일단 메모리 셀들의 소거 동작이 수행되면, 도 12에서 음영 처리된 부분에 도시된 바와 같이, 소거된 메모리 셀들 중 특정 전압 (소거 상태에 대응하는 문턱 전압 분포의 최소값) 이하의 문턱 전압들을 갖는 메모리 셀들이 존재한다. 소거된 메모리 셀의 문턱 전압이 특정 전압 (소거 상태에 대응하는 문턱 전압 분포의 최소값) 이하로 낮아지는 근본적인 원인은 섹터 내에 존재하는 메모리 셀들의 소거 속도가 서로 다르기 때문이다. 메모리 셀들의 소거 속도가 서로 다른 경우, 소거된 메모리 셀들의 문턱 전압들의 분포가 상대적으로 넓어진다. 이는, 또한, 소거된 메모리 셀의 문턱 전압이 특정 전압 (소거 상태에 대응하는 문턱 전압 분포의 최소값) 이하로 낮아지게 한다. 즉, 소거 상태에 대응하는 문턱 전압 분포의 폭은 소거 속도와 밀접한 관계가 있다.

일반적으로, 소거 속도는 부유 게이트 및 제어 게이트 사이에 존재하는 중간 절연막 (ONO)의 커패시턴스 (Cono) 및 터널 산화막의 커패시턴스 (Ctunnel)의 커플링 비 (R)에 따라 결정될 수 있다.

여기서, Cono는 부유 게이트 모양 및 절연막 (ONO) 두께의 함수이고, Ctunnel은 터널 산화막의 두께 및 액티브 폭 (active width) (또는 채널 폭)의 함수이다. Ctunnel의 변화가 Cono의 변화보다 훨씬 크기 때문에, 수학식으로부터 알 수 있듯이, 균일한 문턱 전압 분포를 얻기 위해서는 균일한 터널 산화막 두께 및 균일한 액티브 폭을 확보하는 것이 중요하다. 하지만, 메모리 셀들의 액티브 폭들은 실제 제조 공정에서 웨이퍼 또는 칩 내에서 불균일한 산포를 가지며, 이는 메모리 셀들의 소거 속도가 서로 다르게 만든다. 과도하게 소거되는 메모리 셀들을 방지하기 위해서는, 액티브 폭 산포가 감소되어야 한다 (또는 칩 또는 웨이퍼 내에서 균일해야 한다). 불행하게도, 현 제조 공정 기술을 고려하여 볼 때, 액티브 폭의산포를 줄이는 것은 한계에 이르렀다.

액티브 폭의 산포를 줄이는 것의 대안으로서, 소거 상태에 대응하는 문턱 전압 분포의 최소값보다 높은 문턱 전압을 갖도록, 소거 리페어 동작을 통해 서로 다른 소거 속도를 갖는 메모리 셀들 중 과도하게 소거된 메모리 셀들을 치유하는 방법이 제안되어 왔다. 그러한 소거 리페어 동작은 포스트-프로그램 (post-program)이라 불린다. 그러한 소거 리페어 동작은, 종래 기술에 따른 소거 알고리즘을 보여주는 도 13에 도시된 바와 같이, 메인 소거 동작 다음에 이어지며, 상기 메인 소거 동작은 프리-프로그램 후에 바로 수행된다. 프리-프로그램 (pre-programming), 메인 소거 (main erasing) 및 포스트-프로그램 (post-programming)은 소거 사이클을 구성한다.

상기 프리-프로그램 동작은, 다음에 이어지는 메인 소거시 과도하게 소거되는 메모리 셀들의 발생을 방지하기 위해서, 앞서 설명된 정상적인 프로그램 동작과 동일한 바이어스 조건 (표 1 참조)을 이용하여 수행된다. 도 14를 참조하면, 프리-프로그램 동작이 시작하면, 소정의 메모리 셀이 프로그램 상태를 갖는 지의 여부를 판별하기 위한 프로그램 검증 동작이 수행된다 (S10). 프로그램 검증 동작의 결과로서, 선택된 메모리 셀의 상태가 프로그램 상태가 아니면, 상기 선택된 메모리 셀이 프로그램 상태를 가질 때까지 프로그램 동작이 반복적으로 수행된다. 만약 선택된 메모리 셀의 상태가 프로그램 상태이면, 마지막 메모리 셀이 선택될 때까지 단계들 (S10-S16)이 반복적으로 수행된다. 프리-프로그램 동작의 결과로서, 프로그램된 메모리 셀들의 문턱 전압들은, 도 13에 도시된 바와 같이, 약 6V 또는 그 보다 높은 레벨들 (즉, 오프-셀의 문턱 전압)로 이동된다.

그 다음에, 섹터의 모든 메모리 셀들이 온-셀 상태를 갖도록 메인 소거 동작이 수행된다. 메인 소거 동작이 시작하면, 도 15에 도시된 바와 같이, 앞서 설명된 전압 바이어스 조건 하에서 섹터 내의 모든 메모리 셀들이 동시에 소거된다 (S20). 소거 동작 후에는, 소거된 메모리 셀들이 소거 상태를 갖는 지의 여부를 판별하기 위한 소거 검증 동작이 수행된다 (S22). 소거 검증 동작의 결과로서, 선택된 메모리 셀들의 상태가 소거 상태가 아니면, 상기 섹터 내의 모든 메모리 셀들이 소거 상태를 가질 때까지 앞서 설명된 과정들 (S20, S22)이 반복적으로 수행된다. 비록 프리-프로그램 동작이 선택되었더라도 소거 속도의 차이로 인해서 메인 소거 동작 후에 과도하게 소거된 메모리 셀들 (또는 목표 문턱 전압의 최소값 이하의 문턱 전압을 갖는 메모리 셀들)이 존재하기 때문에, 포스트-프로그램 동작이 수행된다.

포스트-프로그램 동작을 수행하기 위해서는, 과도하게 소거된 메모리 셀들의 소오스 및 기판은 접지되고, 제어 게이트는 프로그램 전압 (예를 들면, 10V) 보다 낮은 전압 (예를 들면, 3V)에 연결되며, 드레인은 약 5V∼6V의 전압에 연결된다. 이러한 전압 바이어스 조건의 결과로서, 프리-프로그램 동작보다 적은 양의 음의 전하들이 부유 게이트에 축적된다. 포스트-프로그램 동작은, 도 14에 도시된 바와 같이, 프리-프로그램 동작과 동일한 절차를 통해 수행된다.

앞서 설명된 소거 방법을 사용함으로써, 과도하게 소거된 메모리 셀들이 대체적으로 치유될 수 있다. 하지만, 메모리 셀들이 과도하게 소거되는 것은 근본적으로 해결될 수 없다. 이는 메인 소거 과정의 소거 검증 동작이 가장 높은 문턱 전압을 갖는 메모리 셀에 관점을 두고 수행되기 때문이다. 다시 말해서, 모든 메모리 셀들의 문턱 전압들이 소거 상태에 대응하는 문턱 전압 분포의 최대값까지 내려오도록 소거 동작을 반복적으로 수행한다. 이러한 반복적인 소거 과정에서, 소거 속도가 빠른 (또는 커플링 비 (R)가 큰) 메모리 셀들은 소거 속도가 느린 (또는 커플링 비 (R)가 작은) 메모리 셀들에 비해 상대적으로 빠르게 소거된다.

소거 속도의 차이가 크면 클수록, 소거 상태에 대응하는 문턱 전압 분포는 더욱 넓어진다. 따라서, 상대적으로 빠른 소거 속도를 갖는 메모리 셀들은 특정 전압 (소거 상태에 대응하는 문턱 전압 분포의 최소값) 또는 0V 보다 낮은 문턱 전압을 가지며, 그 결과 포스트-프로그램 동작을 수행할 때 독출 페일 및 드레인 턴-온 문제가 생긴다. 임의의 소거된 메모리 셀의 문턱 전압이 소거 상태에 대응하는 문턱 전압 분포 내에 존재하는 지의 여부를 판별하는 프로그램 검증 동작이 수행되는 경우, 만약 상기 메모리 셀이 연결된 비트 라인에 관련된 메모리 셀들 중 적어도 하나가 소거된 메모리 셀의 문턱 전압이, 특히, 0V 또는 그 보다 낮은 문턱 전압을 가지면, 그러한 메모리 셀의 열에 연결된 메모리 셀들은 프로그램 상태에 관계없이 항상 온-셀로 판별된다. 이를 "독출 페일"이라 한다.

포스트-프로그램시 선택된 메모리 셀의 드레인 (또는 비트 라인)에, 예를 들면, 5V∼6V의 전압이 인가될 때, 선택된 메모리 셀의 열에 연결된, 비선택된 메모리 셀, 즉 부유 게이트 트랜지스터의 부유 게이트 전압 (Vf=Rd*Vd)이 드레인 커플링 비 (Rd=Cdrain/Cono+Ctunnel)에 의해서 증가된다. 만약 증가된 부유 게이트 전압 (Vf)이 비선택된 메모리 셀의 문턱 전압 (Vfg) 보다 높으면, 워드 라인 전압이인가되지 않음에도 불구하고 비선택된 메모리 셀은 도전된다. 따라서, 포스트-프로그램 동작이 불가능하거나, 오랜 시간 동안 포스트-프로그램 동작이 수행되어야 한다. 이를 "프로그램 페일" 또는 "드레인 턴-온 현상"이라 한다. 드레인 턴-온 현상은, 그러므로, 소거 상태에 대응하는 문턱 전압 분포의 최소값을 결정하는 중요한 요인이 된다. 이후, 드레인 턴-온 현상을 유도하는 문턱 전압을 갖는 메모리 셀을 "과소거된 메모리 셀"이라 칭한다.

결론적으로, 메모리 셀들의 문턱 전압들이 특정 전압 이하로 낮아지는 현상을 방지할 수 없기 때문에, 종래 기술에 따른 소거 알고리즘 (프리-프로그램, 메인 소거 및 포스트-프로그램으로 이루어짐)은 근본적으로 독출 페일 및 드레인 턴 온 문제들을 갖는다. 그러므로, 메모리 셀들의 문턱 전압들이 특정 전압 이하로 낮아지는 현상을 근본적으로 방지할 수 없는 새로운 개념의 소거 방법이 요구된다.

본 발명의 목적은 소거된 메모리 셀들의 문턱 전압들의 분포를 조밀하게 제어할 수 있는 불휘발성 반도체 메모리 장치의 소거 방법을 제공하는 것이다.

본 발명의 다른 목적은 메모리 셀들의 소거 속도를 균일하게 조절할 수 있는 불휘발성 반도체 메모리 장치의 소거 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 총 소거 시간을 단축할 수 있는 불휘발성 반도체 메모리 장치의 소거 방법을 제공하는 것이다.

도 1은 본 발명에 따른 개략적인 소거 알고리즘을 보여주는 흐름도;

도 2는 도 1에 도시된 개선된 메인 소거 동작을 설명하기 위한 흐름도;

도 3은 도 2에 도시된 중간 프로그램 동작을 설명하기 위한 흐름도;

도 4a 내지 도 4d는 본 발명의 소거 알고리즘에 따른 소거된 그리고 프로그램된 셀들의 문턱 전압 분포의 변화를 보여주는 도면들;

도 5a 내지 도 5d는 본 발명의 소거 알고리즘에 따른 소거된 그리고 프로그램된 셀들의 문턱 전압 분포의 변화를 보여주는 도면들;

도 6은 다른 소거 속도를 갖는 메모리 셀들을 소거할 때 문턱 전압 대 소거 시간을 보여주는 도면;

도 7은 다른 문턱 전압들을 갖는 메모리 셀들을 소거할 때 소거 시간에 대한 문턱 전압 변화를 보여주는 도면;

도 8은 본 발명 및 종래 기술의 소거 알고리즘에 따라 소거된 셀들의 문턱 전압 분포들을 보여주는 도면;

도 9는 도 2에 도시된 중간 프로그램 동작의 다른 예를 설명하기 위한 흐름도;

도 10은 본 발명의 다른 소거 알고리즘을 보여주는 흐름도;

도 11은 일반적인 플래시 메모리 셀의 구조를 보여주는 단면도;

도 12는 일반적인 프로그램된 및 소거된 셀들의 문턱 전압 분포들을 보여주는 도면;

도 13은 종래 기술에 따른 소거 알고리즘을 보여주는 흐름도;

도 14는 도 13에 도시된 프리-프로그램 및 포스트-프로그램 동작을 설명하기 위한 흐름도; 그리고

도 15는 도 13에 도시된 소거 동작을 설명하기 위한 흐름도이다.

(구성)

상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 각각이 소거 상태와 프로그램 상태 중 하나를 갖는 적어도 2개의 메모리 셀들을 소거하는 방법이 제공된다. 소거 방법에 있어서, 먼저, 상기 적어도 2개의 메모리 셀들이 모두 상기 프로그램 상태를 갖는 지의 여부가 판별된다. 상기 메모리 셀들이 모두 프로그램 상태를 가질 때, 상기 메모리 셀들이 동시에 소거된다. 그 다음에, 상기 소거된 메모리 셀들 중 상대적으로 빠른 소거 속도를 갖는 메모리 셀이 검출된다. 상대적으로 빠른 소거 속도를 갖는 메모리 셀의 소거 시간이 상대적으로 느린 소거 속도를 갖는 메모리 셀의 소거 시간보다 짧아지도록, 상기 검출된 메모리 셀을 프로그램한 후, 상기 소거된 메모리 셀 및 상기 프로그램된 메모리 셀이 동시에 소거된다.

본 발명의 다른 특징에 따르면, 행들과 열들로 배열된 전기적으로 소거 및 프로그램 가능한 셀 트랜지스터들을 갖는 섹터를 구비하되, 상기 각 셀 트랜지스터는 프로그램 상태에 대응하는 제 1 문턱 전압 분포 및 소거 상태에 대응하는 제 2 문턱 전압 분포 중 어느 하나 내에 존재하는 문턱 전압을 갖는 불휘발성 반도체 메모리 장치를 소거하는 방법이 제공된다. 상기 소거 방법은 상기 섹터의 모든 셀 트랜지스터들이 상기 제 1 문턱 전압 분포의 최소값보다 높은 문턱 전압을 갖는 지의 여부를 판별하는 단계와; 만약 그렇다면, 상기 섹터의 모든 셀 트랜지스터들을 동시에 소거하는 단계와; 상기 소거된 셀 트랜지스터들 중, 상기 제 2 문턱 전압 분포의 최대값과 상기 제 1 문턱 전압 분포의 최소값 사이에 존재하는 검출 전압 레벨보다 낮은 문턱 전압을 갖는 셀 트랜지스터들을 검출하는 단계와; 상기 검출 전압 레벨보다 높은 문턱 전압을 갖도록, 상기 검출된 셀 트랜지스터들을 개별적으로 프로그램하는 단계 및; 상기 섹터의 모든 셀 트랜지스터들을 동시에 소거하는 단계를 포함한다.

(작용)

이러한 방법에 의하면, 상대적으로 느린 소거 속도를 갖는 메모리 셀들의 소거 시간과 비교하여 볼 때, 상대적으로 빠른 소거 속도를 갖는 메모리 셀들의 소거 시간이 단축될 수 있다.

(실시예)

이하, 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.

불휘발성 반도체 메모리 장치로서 노어형 플래시 메모리 장치는 부유 게이트 트랜지스터로 이루어진 메모리 셀들의 섹터를 가지며, 상기 섹터 내의 모든 메모리 셀들은 동시에 소거된다. 현 제조 공정 기술의 한계로 인해 칩 또는 웨이퍼 내에서 메모리 셀들에 대한 균일한 커플링 비 (R)를 얻는 것이 어렵다는 점은 앞서 설명되었다. 그러한 까닭에, 상기 섹터 내의 메모리 셀들이 상이한 소거 속도를 가지며, 소거된 메모리 셀들의 문턱 전압들이 넓게 분포되는 것은 필연적이다. 도 6에서 알 수 있듯이, 상이한 소거 속도를 갖는 두 개의 메모리 셀들 (A, B)이, 예를 들면, 1msec 동안 소거되는 경우, 상대적으로 빠른 소거 속도 (또는 상대적으로 큰 커플링 비)를 갖는 메모리 셀 (A)은 상대적으로 느린 소거 속도 (또는 상대적으로 작은 커플링 비)를 갖는 메모리 셀 (B)의 문턱 전압보다 낮은 문턱 전압을 갖는다. 즉,두 메모리 셀들 (A, B)의 소거 속도 차가 크면 클수록, 두 메모리 셀들 (A, B)의 문턱 전압 차가 커진다.

상대적으로 빠른 소거 속도를 갖는 메모리 셀 (A)의 소거 시간이 약 1/3 내지 1/2로 단축되었을 때의 상기 메모리 셀 (A)의 문턱 전압은, 도 6에서 알 수 있듯이, 상대적으로 느린 소거 속도를 갖는 메모리 셀 (B)이 총 소거 시간 (예를 들면, 1msec) 동안 소거되었을 때의 상기 메모리 셀 (B)의 문턱 전압과 동일해진다. 즉, 상대적으로 느린 소거 시간을 갖는 메모리 셀 (B)의 문턱 전압을 그대로 유지한 상태에서, 상대적으로 빠른 소거 속도를 갖는 메모리 셀 (A)의 문턱 전압을 단축된 소거 시간에 대응하는 전압 이상 증가시킴으로써 상기 메모리 셀들 (A, B)은 소거된 후 동일한 또는 유사한 문턱 전압을 갖게 된다. 이는 소거 시간을 조절함으로써 균일한 문턱 전압 분포를 얻을 수 있음을 의미한다. 이러한 이론적 배경을 기초한 본 발명에 따른 소거 방법이 이후 상세히 설명된다.

도 1은 본 발명에 따른 소거 방법을 보여주는 개략적인 흐름도이고, 도 2는 도 1에 도시된 개량된 메인 소거 동작을 보여주는 흐름도이다.

도 1을 참조하면, 본 발명에 따른 소거 알고리즘 또는 소거 모드는 프리-프로그램 단계 (S100)와 메인 소거 단계 (S200)로 이루어져 있다. 프리-프로그램 동작은, 다음에 이어지는 메인 소거시 과소거된 셀들의 발생을 방지하기 위해서, 정상적인 프로그램 동작과 동일한 바이어스 조건 (표 1 참조)을 이용하여 수행된다. 프리-프로그램 동작이 시작하면, 소정의 메모리 셀이 프로그램 상태를 갖는 지의 여부를 판별하기 위한 프로그램 검증 동작이 수행된다. 프로그램 검증 동작의 결과로서, 선택된 메모리 셀의 상태가 프로그램 상태가 아니면, 상기 선택된 메모리 셀이 프로그램 상태를 가질 때까지 프로그램 동작이 반복적으로 수행된다. 만약 선택된 메모리 셀의 상태가 프로그램 상태이면, 마지막 메모리 셀이 선택될 때까지 상기한 과정들이 반복적으로 수행된다. 프리-프로그램 동작의 결과로서, 프로그램된 메모리 셀들의 문턱 전압들은, 도 4a 및 도 5a에 도시된 바와 같이, 약 6V 또는 그 보다 높은 레벨들 (즉, 오프-셀의 문턱 전압)로 이동된다. 즉, 본 발명에 따른 프리-프로그램 동작은 종래 기술에 따른 그것과 동일한 과정들 (도 13 참조)을 통해 수행된다.

프리-프로그램 동작이 완료된 후, 본 발명에 따른 개선된 메인 소거 동작이 수행된다. 본 발명의 개선된 메인 소거 동작은 제 1 소거 단계, 프로그램 단계 (이후, "중간 프로그램 (middle program)"이라 칭함) 그리고 제 2 소거 단계로 이루어진다. 제 1 소거 단계 후에 중간 프로그램 동작을 수행함으로써, 앞서 설명된 바와 같이, 상대적으로 빠른 소거 속도를 갖는 메모리 셀들의 소거 시간이 상대적으로 느린 소거 속도를 갖는 메모리 셀들의 소거 시간에 비해 상대적으로 단축되며, 그 결과 섹터 내의 소거된 메모리 셀들의 문턱 전압들의 분포가 균일해진다 (또는 조밀해진다). 이는 소거된 메모리 셀들의 문턱 전압들이 소거 상태에 대응하는 문턱 전압 분포의 최소값 (예를 들면, 1V) 이하로 낮아지는 것을 방지할 수 있음을 의미한다. 그러므로, 독출 페일 및 프로그램 페일 (또는 드레인 턴-온 현상)을 근본적으로 방지함으로써 별도의 포스트-프로그램 동작이 요구되지 않는다.

도 2는 도 1에 도시된 메인 소거 동작의 절차들을 보여주는 흐름도이다. 도 2를 참조하면, 메인 소거 동작이 시작되면, 먼저, 앞서 설명된 전압 바이어스 조건 (표 1 참조) 하에서 섹터 내의 모든 메모리 셀들이 동시에 소거된다 (S210). 소거 동작 후, 소거된 메모리 셀들의 문턱 전압들이 검출 전압 레벨 (예를 들면, 4V) 이하 인지의 여부를 판별하기 위한 소거 검증 동작이 수행된다 (S220). 소거 검증 동작의 결과로서, 검출 전압 레벨 이하의 문턱 전압을 갖는 메모리 셀들이 존재하지 않을 경우, 상기 단계들 (S210, S220)은 반복적으로 수행된다. 제 1 소거 단계를 수행한 후 얻어지는 문턱 전압 분포가 도 4b 및 도 5b에 도시되어 있다.

여기서, 검출 전압 레벨은 메모리 셀들 중 소거 속도가 상대적으로 빠른 메모리 셀들을 찾기위한 기준 전압 레벨을 의미한다. 소거 동작이 수행된 후, 문턱 전압 분포의 최소값 부근에 위치하는 메모리 셀들은, 문턱 전압 분포의 최대값 부근에 위치하는 메모리 셀들과 비교하여 볼 때, 상대적으로 빠른 소거 속도를 갖는다. 동일한 바이어스 조건 하에서 상기 검출 전압 레벨 이하의 문턱 전압을 갖는 메모리 셀들은 "상대적으로 빠른 소거 속도를 갖는 메모리 셀들"로서 정의될 수 있다. 검출 전압 레벨이 메모리 장치에 따라 다르게 결정될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

만약 검출 전압 레벨 이하의 문턱 전압을 갖는 메모리 셀들이 발견되면, 다음 단계 (S230)에서 중간 프로그램 동작이 수행된다. 중간 프로그램 동작 동안, 검출 전압 레벨 이하의 문턱 전압을 갖는 메모리 셀들이 판별되고, 그렇게 판별된 메모리 셀들이 검출 전압 레벨 이상의 문턱 전압을 갖도록 프로그램된다. 좀 더 구체적인 설명은 다음과 같다.

중간 프로그램이 시작되면, 도 3에 도시된 바와 같이, 선택된 메모리 셀(들)이 검출 전압 레벨 (예를 들면, 4V) 이상의 문턱 전압을 갖는 지의 여부를 판별한다 (S231). 즉, 상기 선택된 메모리 셀들이 상대적으로 느린 소거 속도를 갖는 지의 여부가 판별된다. 만약 그렇다면, 상기 선택된 메모리 셀(들)이 마지막 메모리 셀(들)인 지의 여부가 판별된다 (S223). 상기 선택된 메모리 셀(들)이 마지막 메모리 셀(들)인 경우, 중간 프로그램 동작은 종료된다. 반면에, 상기 선택된 메모리 셀(들)이 마지막 메모리 셀(들)이 아닌 경우, 절차는 다음 메모리 셀(들)을 선택한 후 상기 프로그램 검증 단계 (S231)로 진행된다. 상기 단계 (S231)에서, 상기 선택된 메모리 셀(들)이 검출 전압 레벨 (예를 들면, 4V) 이하의 문턱 전압을 갖는 경우, 그러한 메모리 셀(들)은 상대적으로 빠른 소거 속도를 갖는다. 즉, 그러한 메모리 셀(들)은 과도하게 소거될 가능성이 높은 것이다. 다음 단계 (S232)에서, 검출 전압 레벨 이하의 문턱 전압을 갖는 메모리 셀(들)은 검출 전압 레벨보다 높은 문턱 전압을 갖도록 프로그램된다. 절차는 앞서 설명된 단계 (S233)로 진행한다.

이러한 과정들을 순차적으로 수행함으로써, 검출 전압 레벨 이하의 문턱 전압을 갖는 메모리 셀들 (또는 상대적으로 빠른 소거 속도를 갖는 메모리 셀들)은 검출 전압 레벨 이상의 문턱 전압을 갖도록 프로그램된다. 그러므로, 중간 프로그램에 따른 프로그램 전압 바이어스 조건은 메모리 셀의 문턱 전압이 검출 전압 레벨 이상 증가되도록 설정될 것이다. 중간 프로그램을 수행하는 데 필요한 프로그램 전압 (예를 들면, 워드 라인 전압)은 종래 기술에 사용된 포스트-프로그램을 수행하는 데 필요한 그것보다 높게 설정됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 여기서, 중간 프로그램 과정에서 프로그램되는 메모리 셀들의 목표 문턱 전압은, 도 4c 및 도 5c에 도시된 바와 같이, 각 메모리 장치에 따라 다르게 설정될 수 있다. 이는 다음과 같은 이론적 배경에 근거한다.

상이한 문턱 전압들 (예를 들면, 5V∼12V)을 갖는 메모리 셀들이, 도 7에 도시된 바와 같이, 소정 시간 (예를 들면, 100㎲) 동안 소거되는 경우, 메모리 셀들의 문턱 전압들은 프로그램된 문턱 전압 값들에 관계없이 동일한 또는 유사한 전압 레벨에 도달한다. 즉, 중간 프로그램 동작에 따라 프로그램되는 메모리 셀들의 목표 문턱 전압은 각 메모리 장치에 따라 다르게 설정될 수 있다. 비록 프로그램되는 메모리 셀들의 목표 문턱 전압이 다르게 설정되더라도, 상이한 소거 속도를 갖는 메모리 셀들은 소정 시간 동안 소거 동작을 수행함에 동일한 또는 유사한 문턱 전압에 도달하게 된다. 이는 프로그램 (S232) 후의 프로그램 검증 동작이 불필요함을 의미한다. 만약 필요하다면, 도 9에 도시된 바와 같이, 프로그램 단계 (S232') 후의 절차는 도 3과 달리 프로그램 검증 단계 (S231')로 진행한다.

상술한 중간 프로그램 동작이 종료된 후, 도 2에 도시된 바와 같이, 제 2 소거 동작이 수행된다. 제 2 소거 동작이 시작되면, 앞서 설명된 전압 바이어스 조건 (표 1 참조) 하에서 섹터 내의 모든 메모리 셀들이 동시에 소거된다 (S240). 섹터 내에는 제 1 소거 동작에 따라 소거된 메모리 셀들과 중간 프로그램 동작에 따라 프로그램된 메모리 셀들이 포함된다. 소거 동작 후, 소거된 메모리 셀들의 문턱 전압들이 소거 상태에 대응하는 문턱 전압 분포의 최대값 (예를 들면, 3V) 이하 인지의 여부를 판별하기 위한 소거 검증 동작이 수행된다 (S250). 소거 검증 동작의 결과로서, 소거 상태에 대응하는 문턱 전압 분포의 최대값보다 높은 문턱 전압을 갖는 메모리 셀(들)이 존재하는 경우, 상기 단계들 (S240, S250)이 반복적으로 수행된다. 만약 모든 메모리 셀들의 문턱 전압들이 소거 상태에 대응하는 문턱 전압 분포의 최대값 이하일 때, 메인 소거 동작 또는 소거 모드가 종료된다. 제 2 소거 단계 후에 얻어지는 문턱 전압 분포가 도 4d 및 도 5d에 도시되어 있다.

본 발명에 따른 소거 방법에 따르면, 과소거된 메모리 셀들을 치유하기 위한 포스트-프로그램 동작은 수행되지 않는다. 이는 중간 프로그램 동작에 따라 소거 속도가 빠른 메모리 셀들을 소거 중간에 프로그램함으로써 느린 소거 속도를 갖는 메모리 셀들과 빠른 소거 속도를 갖는 메모리 셀들이 메인 소거 동작 후에 거의 동일한 또는 유사한 문턱 전압 레벨을 갖기 때문이다. 만약 필요하다면, 종래 기술과 동일한 방법으로 포스트-프로그램 동작이 선택적으로 수행될 수 있을 것이다. 포스트-프로그램 동작을 포함하는 본 발명의 소거 알고리즘을 보여주는 흐름도가 도 10에 도시되어 있다.

본 발명에 따른 소거 알고리즘은 다양하게 변형될 수 있음은 이 분야에 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 소거 상태에 대응하는 문턱 전압 분포를 더욱 균일하게 조절하기 위해서, 메인 소거 과정이 소거 단계, 제 1 검출 전압 레벨을 갖는 제 1 중간 프로그램 단계, 소거 단계, 제 1 검출 전압 레벨보다 낮은 제 2 검출 전압 레벨을 갖는 제 2 중간 프로그램 단계, 그리고 소거 단계로 구성될 수 있다.

상술한 소거 알고리즘을 이용하여 섹터 소거를 행함으로써 다음과 같은 다양한 효과들을 얻을 수 있다.

첫째로, 과소거될 가능성이 높은 또는 소거 속도가 빠른 메모리 셀들을 소거 중간에 프로그램함으로써 섹터 내의 모든 메모리 셀들의 문턱 전압들이 균일하게 분포된다. 즉, 소거 속도가 빠른 메모리 셀들의 문턱 전압들이, 도 8에 도시된 바와 같이, 소거 속도가 느린 메모리 셀들의 문턱 전압들에 가깝게 분포되기 때문에, 과도하게 소거되는 메모리 셀들 (소거 속도가 빠른 메모리 셀들의 의미함)에 의해 야기되는 프로그램 페일 또는 드레인 턴-온 현상 및 독출 페일을 방지할 수 있다.

둘째로, 소거 중간에 중간 프로그램이 수행됨에 따라 포스트-프로그램 및 포스트-프로그램 검증 과정들이 불필요하기 때문에, 프리-프로그램, 메인 소거 및 포스트-프로그램으로 이루어진 종래의 소거 모드와 비교하여 볼 때, 본 발명에 따른 소거 모드를 수행하는 데 걸리는 총 소거 시간이 단축될 수 있다. 즉, 중간 프로그램 과정에는 프로그램 검증 과정이 불필요하기 때문에, 프로그램 검증 동작을 수행하는 데 걸리는 시간을 줄일 수 있다. 뿐만 아니라, 중간 프로그램 동작을 수행하는 데 필요한 프로그램 전압 (예를 들면, 워드 라인 전압)이 포스트-프로그램 동작을 수행하는 데 필요한 프로그램 전압보다 높기 때문에, 프로그램하는 데 걸리는 시간이 단축될 수 있다.

셋째로, 드레인 턴-온 문제가 근본적으로 발생하지 않기 때문에, 부유 게이트와 드레인 간의 오버랩을 늘릴 수 있어 프로그램 속도를 향상시킬 수 있다. 좀 더 구체적으로 설명하면 다음과 같다. 오버랩 영역의 증가에 따라 드레인 커플링비 (Rd=Cdrain/Cono+Ctunnel)가 증가되면, 부유 게이트 전압 (Vf)이 증가된 드레인 커플링 비에 비례하여 증가된다. 하지만, 중간 프로그램을 포함한 메인 소거 동작을 수행함에 따라 소거 상태에 대응하는 문턱 전압 분포의 최소값 (예를 들면, 1V)이 정확하게 제어되기 때문에, 부유 게이트와 드레인 사이의 오버랩 영역이 증가될 수 있다. 열 전자 주입 방식을 이용한 프로그램 방법에서 부유 게이트와 드레인 사이의 오버랩 영역이 증가되면, 프로그램 속도 역시 빨라진다. 결론적으로, 프로그램 속도의 향상은 프리-프로그램 속도 및 중간 프로그램 속도가 증가되게 하며, 그 결과 본 발명에 따른 소거 모드에 걸리는 총 소거 시간이 단축될 수 있다.

넷째로, 중간 프로그램을 포함한 소거 알고리즘을 채용함에 따라 문턱 전압 분포를 균일하게 관리할 수 있기 때문에, 본 발명의 소거 알고리즘은 멀티-레벨 또는 멀티-비트 반도체 메모리 장치에서 매우 유용하게 사용될 수 있다. 즉, 문턱 전압 분포가 균일하게 관리됨에 따라 전반적인 문턱 전압 분포가 감소될 수 있다. 이는 각 동작 모드에 필요한 전압들이 낮아짐을 의미한다.

Claims (8)

1. 각각이 소거 상태와 프로그램 상태 중 하나를 갖는 적어도 2개의 메모리 셀들을 소거하는 방법에 있어서:

   a) 상기 적어도 2개의 메모리 셀들이 모두 상기 프로그램 상태를 갖는 지의 여부를 판별하는 단계와;

   b) 상기 메모리 셀들이 모두 프로그램 상태를 가질 때, 상기 메모리 셀들을 동시에 소거하는 단계와;

   c) 상기 소거된 메모리 셀들 중 상대적으로 빠른 소거 속도를 갖는 메모리 셀을 검출하는 단계와;

   d) 상대적으로 빠른 소거 속도를 갖는 메모리 셀의 소거 시간이 상대적으로 느린 소거 속도를 갖는 메모리 셀의 소거 시간보다 짧아지도록, 상기 검출된 메모리 셀을 프로그램하는 단계 및;

   e) 상기 소거된 메모리 셀 및 상기 프로그램된 메모리 셀을 동시에 소거하는 단계를 포함하는 것을 특징으로 하는 방법.
2. 제 1 항에 있어서,

   f) 상기 메모리 셀들이, 상기 단계 (e)를 수행한 후, 모두 소거 상태를 갖는 지의 여부를 판별하는 단계 및;

   g) 상기 메모리 셀들 중 적어도 하나가 소거 상태를 가질 때, 상기 메모리셀들이 모두 소거 상태를 가질 때까지 상기 단계들 (e) 및 (f)를 반복적으로 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
3. 제 2 항에 있어서,

   h) 상기 메모리 셀들이 모두 소거 상태를 가질 때, 상기 메모리 셀들이 과소거되었는 지의 여부를 판별하는 단계 및;

   i) 상기 소거된 메모리 셀들 중 적어도 하나가 과소거될 때, 상기 과소거된 메모리 셀을 프로그램하는 단계를 더 포함하는 것을 특징으로 하는 방법.
4. 제 1 항에 있어서,

   상기 단계 (d)는 상기 프로그램된 메모리 셀이 요구되는 문턱 전압을 갖는 지의 여부를 판별하는 단계를 포함하며, 상기 상대적으로 빠른 소거 속도를 갖는 메모리 셀이 요구되는 문턱 전압을 가질 때 까지 프로그램 및 판별 동작을 반복적으로 수행하는 것을 특징으로 하는 방법.
5. 행들과 열들로 배열된 전기적으로 소거 및 프로그램 가능한 셀 트랜지스터들을 갖는 섹터를 구비하되, 상기 각 셀 트랜지스터는 프로그램 상태에 대응하는 제 1 문턱 전압 분포 및 소거 상태에 대응하는 제 2 문턱 전압 분포 중 어느 하나 내에 존재하는 문턱 전압을 갖는 불휘발성 반도체 메모리 장치를 소거하는 방법에 있어서:

   상기 섹터의 모든 셀 트랜지스터들이 상기 제 1 문턱 전압 분포의 최소값보다 높은 문턱 전압을 갖는 지의 여부를 판별하는 단계와;

   만약 그렇다면, 상기 섹터의 모든 셀 트랜지스터들을 동시에 소거하는 단계와;

   상기 소거된 셀 트랜지스터들 중, 상기 제 2 문턱 전압 분포의 최대값과 상기 제 1 문턱 전압 분포의 최소값 사이에 존재하는 검출 전압 레벨보다 낮은 문턱 전압을 갖는 셀 트랜지스터들을 검출하는 단계와;

   상기 검출 전압 레벨보다 높은 문턱 전압을 갖도록, 상기 검출된 셀 트랜지스터들을 개별적으로 프로그램하는 단계 및;

   상기 섹터의 모든 셀 트랜지스터들을 동시에 소거하는 단계를 포함하는 것을 특징으로 하는 방법.
6. 제 5 항에 있어서,

   상기 셀 트랜지스터들이 상기 제 2 문턱 전압 분포의 최대값보다 낮은 문턱 전압을 갖는 지의 여부를 판별하는 단계 및;

   상기 셀 트랜지스터들 중 적어도 하나가 상기 제 2 문턱 전압 분포의 최대값보다 높은 문턱 전압을 가질 때, 상기 셀 트랜지스터들이 상기 제 2 문턱 전압 분포의 최대값보다 낮은 문턱 전압을 가질 때까지 상기 소거 및 판별 단계들을 반복적으로 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
7. 제 6 항에 있어서,

   상기 셀 트랜지스터들이 상기 제 2 문턱 전압 분포의 최대값보다 낮은 문턱 전압을 가질 때, 상기 셀 트랜지스터들이 과소거되었는 지의 여부를 판별하는 단계 및;

   상기 소거된 셀 트랜지스터들 중 적어도 하나가 과소거될 때, 상기 과소거된 셀 트랜지스터를 프로그램하는 단계를 더 포함하는 것을 특징으로 하는 방법.
8. 제 5 항에 있어서,

   상기 검출된 셀 트랜지스터들을 개별적으로 프로그램하는 단계는,

   상기 프로그램된 셀 트랜지스터가 상기 검출 전압 레벨보다 높은 문턱 전압을 갖는 지의 여부를 판별하는 단계를 포함하며, 상기 검출된 셀 트랜지스터들이 상기 검출 전압 레벨보다 높은 문턱 전압을 가질 때 까지 프로그램 및 판별 동작을 반복적으로 수행하는 것을 특징으로 하는 방법.