KR19990081393A - 플래시 메모리 장치의 소거 방법 - Google Patents
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Abstract
본 발명에 따른 플래시 메모리 장치의 소거 방법은 소거 단계, 소거 검증 단계, 과소거 검증 단계를 포함한다. 상기 과소거 검증 단계에서는 검증 동작과 포스트-프로그램 동작이 적어도 한 번 이상으로 분리되어 순차적으로 수행됨으로써, 상기 포스트-프로그램 동작시 과소거된 메모리 셀들의 드레솔드 전압을 소거 드레솔드 전압 분포내로 프로그램할 수 있다.
Description
본 발명은 플래시 메모리 장치(flash memory device)에 관한 것으로서, 구체적으로는 플래시 메모리 장치의 소거(erase) 방법에 관한 것이다.
도 1은 노어형 플래시 메모리 셀의 단면도이다. 도 1을 참조하면, 일반적인 노어형 플래시 메모리 셀은 반도체 기판(2)위에 소오스(3)-드레인(4) 사이에 형성되는 전류 경로(current pass) 및 상기 반도체 기판(2)위에 절연막들(7, 9)을 사이에 두고 연결되는 부유 게이트(floating gate)(9)와 제어 게이트(control gate)(8)로 구성된다. 일반적인 상기 노어형 메모리 셀의 프로그램(program) 동작은 상기 소오스 영역(3)과 상기 반도체 기판 즉, 벌크 영역(2)을 접지시키고, 상기 제어 게이트(8)에 양의 고전압(10V)을 인가하고 그리고 상기 드레인(4)에 프로그램하기 위한 전압(6 내지 7V)을 인가하여 핫 캐리어(hot carrier)들을 발생시킴으로써 수행된다. 상기 핫 캐리어들은 상기 제어 게이트(8)에 인가되는 상기 고전압(10V)의 전계(electric field)에 의해 상기 벌크 영역(2)의 전자들이 상기 부유 게이트(6)에 축적되고, 상기 드레인 영역(4)에 공급되는 상기 전압들이 계속적으로 누적되어 발생된다.
상기 노어형 플래시 메모리 셀의 소거(erase) 동작은 상기 제어 게이트(8)에 음의 고전압(-10V)을 인가하고, 상기 벌크 영역(2)에 소정의 전압(5V)을 인가하여 F-N 터널링(Fowler-Nordheim tunneling)을 발생시킴으로써, 상기 벌크 영역(2)을 공유하는 섹터(sector) 단위로 동시에 수행된다. 상기 F-N 터널링은 상기 부유 게이트(6)에 축적된 전자들을 상기 소오스 영역(3)으로 방출시킴으로써, 상기 메모리 셀들이 약 '1V'에서 '3V'까지의 소거 드레솔드 전압(erase threshold voltage) 분포를 가지게 한다. 상기 프로그램 동작에 의해 상기 드레솔드 전압이 높아진 셀은 독출 동작시 상기 드레인 영역(4)으로부터 상기 소오스 영역(3)으로 전류가 주입되는 것이 방지되어 오프(off)된 것처럼 보인다. 그리고 상기 소거 동작에 의해 상기 드레솔드 전압이 낮아진 셀은 상기 드레인 영역(4)으로부터 상기 소오스 영역(3)으로 전류가 주입되어 온(on)된 것처럼 보인다.
상기 메모리 셀들은 플래시 메모리 어레이의 구성에 있어서 고집적화를 위해 상기 벌크 영역(2)을 공유하도록 구성되므로, 하나의 상기 섹터에 포함되는 상기 메모리 셀들은 동시에 소거된다. 이때 상기 섹터의 상기 메모리 셀들을 동시에 소거시키면, 상기 메모리 셀들 각각의 상기 드레솔드 전압에 대한 균일성(uniformity)으로 인해 메모리 셀들 중 일부가 상기 소거 드레솔드 전압 분포(1 ∼ 3V)를 벗어나게 된다. 상기 소거 드레솔드 전압 분포를 벗어난 셀들 중에서 '0V'이하의 드레솔드 전압을 갖는 메모리 셀들을 과소거 메모리 셀(over erase memory cell)이라 하며, 이들을 위해 드레솔드 전압을 상기 소거 드레솔드 전압 분포내로 프로그램 하는 일련의 수정 동작(over erase repair : 과소거 정정)이 수행되어야 한다. 상기 과소거 메모리 셀은 프로그램 및 상기 독출 동작에 있어서, 정상적으로 소거된 상기 메모리 셀들의 페일(fail)을 유발시키는 문제점이 발생한다.
도 2는 종래의 노어형 플래시 메모리 셀의 소거 동작을 순차적으로 보여주는 도면이다.
도 2를 참조하면, 종래의 소거 방법은 소거 단계(S11), 소거 검증 단계(S12), 과소거 검증 단계(S13), 포스트-프로그램 단계(S14)의 순으로 수행된다. 상기 소거 단계(S11)에서는 복수개의 상기 메모리 셀들의 상기 드레솔드 전압이 상기 소거 드레솔드 전압 분포내로 이동되는 단계이다. 상기 소거 검증 단계(S12)에서는 소거된 상기 메모리 셀들이 상기 소거 드레솔드 전압 분포 최대 드레솔드 전압 즉, '3V'보다 낮은 지의 여부가 검증된다. 상기 소거 검증 단계(S12)에서는 상기 메모리 셀들의 드레솔드 전압이 상기 '3V'보다 높으면 다시 상기 소거 단계(S11)가 수행되고, 상기 '3V'보다 낮으면 다음 단계인 과소거 검증 단계(S13)가 수행된다. 상기 과소거 검증 단계(S13)에서는 상기 소거 검증 단계(S12)에서 상기 '3V'보다 낮은 메모리 셀들의 상기 드레솔드 전압들이 '0V'보다 낮은 지의 여부가 검증된다. 상기 메모리 셀들의 상기 드레솔드 전압들이 상기 '0V'보다 높으면 상기 과소거 검증 단계(S13)는 종료되고, 상기 '0V'보다 낮으면 과소거된 상기 메모리 셀들을 재 프로그램 하는 포스트-프로그램 단계(S14)가 수행된다.
상기 포스트-프로그램 단계(S14)에서는 도 1의 상기 드레인 영역(4)에 소정의 전압(6 내지 9V)이 인가되고, 상기 제어 게이트(8)에 상기 프로그램 전압보다 낮은 소정의 전압(2 ∼ 5V)이 인가되어 적은 소정의 전자들이 상기 부유 게이트(6)에 축적됨으로써 프로그램 동작이 수행된다. 상기 과소거된 메모리 셀들은 상기 포스트-프로그램 동작으로 인해 '0V' 이상의 상기 드레솔드 전압을 갖게 된다. 상기 포스트-프로그램 단계(S14)가 종료되면, 다시 포스트-프로그램된 메모리 셀들이 '0V'보다 낮은 지의 여부를 검증하여, '0V'보다 높으면 상기 과소거 검증 단계(S13)가 종료되고, '0V'보다 낮으면 다시 상기 포스트-프로그램 단계(S14)가 수행된다.
도 3a는 프로그램 및 소거 동작에 따른 메모리 셀의 드레솔드 전압 분포를 보여주는 도면이다.
도 3a를 참조하면, 상기 소거 동작시 상기 메모리 셀들 각각의 상기 프로그램된 전압과 상기 소자들의 특성에 의해 상기 과소거가 발생한다. 상기 과소거는 일정 시간동안 상기 제어 게이트에 음의 고전압(-10V)이 인가되어 상기 소거 동작이 수행되므로 상기 메모리 셀들의 상기 부유 게이트(6)들에 상기 전자들이 각각 다르게 축적되어 발생한다. 그리고 상기 벌크 영역(2)과 상기 부유 게이트(6)의 사이에 있는 상기 절연막(7)의 두께가 균일하지 않게 형성됨으로써, 상기 소거 동작의 상기 F-N 터널링시 상기 메모리 셀들의 상기 부유 게이트(6)들에 상기 전자들이 각각 다르게 축적되어 발생한다. 이로인해, 상기 소거 동작시 소거된 상기 메모리 셀들의 상기 드레솔드 전압들이 '0V'이하로 낮아지는 과소거가 발생된다.
도 3b는 종래의 소거 방법에 따른 메모리 셀의 드레솔드 전압 분포를 보여주는 도면이다.
도 3b를 참조하면, 상기 과소거 검증 단계(S13)에서 상기 과소거를 검증하는 기준 전압을 '0V'로 지정하고, 상기 메모리 셀들의 과소거 여부를 검증하여 상기 포스트-프로그램 단계(S14)시 상기 소정의 전압(2 ∼ 5V)으로 재 프로그램 함으로써, 상기 프로그램된 셀들이 상기 소거 드레솔드 전압 분포(1 ∼ 3V)를 초과하게 된다. 예컨대, 상기 메모리 셀들 중 상기 드레솔드 전압이 음의 전압(-4V)으로 과소거된 제 1 메모리 셀과 음의 전압(-1V)으로 과소거된 제 2 메모리 셀이 있다면, 종래의 소거 방법은 상기 셀들에 일정한 소정의 전압으로 포스트-프로그램하게 된다.
상기 포스트-프로그램시 소정의 전압으로써 '5V'의 프로그램 전압이 인가되면 제 1 메모리 셀의 상기 드레솔드 전압은 '1V'로 프로그램 되고, 상기 제 2 메모리 셀의 상기 드레솔드 전압은 '4V'로 프로그램 된다. 상기 제 2 메모리 셀의 상기 드레솔드 전압(4V)은 상기 소거된 셀의 상기 소거 드레솔드 전압 분포(1 ∼ 3V)를 초과하는 문제점이 발생한다. 이러한 문제점을 보완하기 위하여 낮은 프로그램 전압(1 ∼ 2V)을 이용하여 포스트-프로그램 하는 방법이 사용될 수 있으나, 상기 방법은 한번의 과소거 검증 단계와 포스트-프로그램 단계를 실시한 후 상기 방법을 반복적으로 수행하여야 하므로 많은 시간적인 손실이 발생한다.
따라서 본 발명의 목적은 과소거 정정 동작시 메모리 셀들의 드레솔드 전압들을 소거 드레솔드 전압 분포내로 프로그램 할 수 있는 플래시 메모리 장치의 소거 방법을 제공하는 것이다.
도 1은 노어형 플래시 메모리 셀의 단면도;
도 2는 종래의 노어형 플래시 메모리 셀의 소거 동작을 위한 순서도;
도 3a는 일반적인 프로그램 및 소거 동작에 따른 메모리 셀의 드레솔드 전압 분포를 보여주는 도면;
도 3b는 종래의 소거 방법에 따른 메모리 셀의 드레솔드 전압 분포를 보여주는 도면;
도 4는 본 발명의 노어형 플래시 메모리 셀의 소거 동작을 위한 순서도; 그리고
도 5는 본 발명의 소거 방법에 따른 메모리 셀의 드레솔드 전압 분포를 보여주는 도면이다.
*도면의 주요 부분에 대한 부호 설명
S11, S21 : 소거 단계 S12, S22 : 소거 검증 단계
S13 : 과소거 검증 단계 S14 : 포스트-프로그램 단계
S23 : 제 1 과소거 검증 단계 S24 : 제 1 포스트-프로그램 단계
S25 : 제 2 과소거 검증 단계 S26 : 제 2 포스트-프로그램 단계
S27 : 제 3 과소거 검증 단계 S28 : 제 3 포스트-프로그램 단계
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 본 발명의 플래시 메모리 장치의 소거 방법은 메모리 셀에 대한 소거 및 소거 검증을 수행해서 상기 셀들의 드레솔드 전압들이 소정의 드레솔드 전압 분포를 갖도록 하는 단계 및; 상기 셀들 중의 하나 또는 그 이상의 과소거된 셀들을 프로그램해서 그들의 드레솔드 전압들이 상기 소정의 드레솔드 전압 분포 내에 포함되도록 하는 단계를 포함하되; 상기 과소거된 셀들을 프로그램 하는 상기 단계는, 상기 과소거된 셀들의 드레솔드 전압들의 분포에 따라서 다수의 그룹들로 분류하고, 상이한 프로그램 전압들을 이용하여 상기 분류된 셀 그룹들을 순차로 각각 프로그램 하는 단계를 포함한다.
이 실시예에 있어서, 상기 과소거된 셀들을 프로그램 하는 상기 단계는, 상기 셀들 중에서 제 1의 드레솔드 전압 분포를 갖는 셀들을 제 1의 프로그램 전압을 이용하여 프로그램 하는 단계와, 상기 셀들 중에서 제 2의 드레솔드 전압 분포를 갖는 셀들을 제 2의 프로그램 전압을 이용하여 프로그램 하는 단계 및, 상기 셀들 중에서 제 3의 드레솔드 전압 분포를 갖는 셀들을 제 3의 프로그램 전압을 이용하여 프로그램 하는 단계를 포함한다.
(작용)
이와같은 방법에 의해서, 소거 동작에 의해 과소거된 메모리 셀들을 검증하고, 포스트-프로그램 하는 동작들을 적어도 한 번 이상으로 분리하여 순차적으로 수행함으로써, 상기 포스트-프로그램 동작시 과소거된 메모리 셀들이 소거 드레솔드 전압 분포를 벗어나 프로그램 되는 것을 방지할 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 4 내지 도 6에 의거하여 상세히 설명한다.
도 4를 참조하면, 본 발명의 신규한 소거 방법은 소거 단계, 소거된 셀들을 검증하는 단계 그리고 과소거된 셀들을 프로그램 하는 단계를 포함한다. 과소거된 셀들을 프로그램 하는 단계에서는 상기 메모리 셀들 각각에 대한 검증 동작과 포스트-프로그램 동작을 적어도 한 번 이상으로 분리하여 순차적으로 수행함으로써, 과소거된 메모리 셀들의 드레솔드 전압을 소거 드레솔드 전압 분포내로 프로그램 할 수 있다.
도 4는 본 발명에 따른 노어형 플래시 메모리 셀의 소거 방법의 순서도이다.
도 4를 참조하면, 본 발명의 노어형 플래시 메모리 셀의 소거 방법은 소거 단계(S21), 소거된 메모리 셀들을 검증하는 단계(S22) 그리고 과소거된 셀들을 프로그램 하는 단계를 포함한다. 상기 소거 단계(S21)에서는 새로운 데이터의 프로그램 동작을 위해 상기 프로그램 동작의 전 단계에서 상기 메모리 셀들에 저장되어 있는 데이터들이 소거되는 단계 즉, 드레솔드 전압이 소거 드레솔드 전압 분포내(1 ∼ 3V)로 낮추어지는 단계이다. 상기 소거된 메모리 셀들을 검증하는 단계(S21)에서는 소거된 상기 메모리 셀들의 정상적인 소거 여부가 검증되는 단계이다. 상기 소거된 메모리 셀들을 검증하는 단계(S22)에서는 상기 메모리 셀들의 상기 드레솔드 전압들이 상기 소거 드레솔드 전압 분포의 최대 전압 즉, '3V'보다 낮은 지의 여부가 검증된다. 상기 메모리 셀들의 상기 드레솔드 전압들이 상기 '3V'보다 높으면, 상기 메모리 셀들은 소거 단계(S21)에서 다시 소거된다. 상기 메모리 셀들의 상기 드레솔드 전압들이 상기 '3V'보다 낮으면, 상기 메모리 셀들은 다음 단계인 상기 과소거 검증 단계로 이동된다.
상기 과소거된 메모리 셀들을 프로그램 하는 단계는 제 1 과소거 검증 단계(S23), 제 1 포스트-프로그램 단계(S24), 제 2 과소거 검증 단계(S25), 제 2 포스트-프로그램 단계(S26), 제 3 과소거 검증 단계(S27) 그리고 제 3 포스트-프로그램 단계(S28)의 순으로 수행된다. 상기 제 1 과소거 검증 단계(S23)에서는 소거된 상기 메모리 셀들의 상기 드레솔드 전압이 제 1 검증 전압 즉, '-3V'보다 낮은 지의 여부가 검증된다. 상기 메모리 셀들의 상기 드레솔드 전압이 상기 제 1 검증 전압(-3V)보다 높으면, 상기 메모리 셀들은 상기 제 2 소거 검증 단계(S25)에서 다시 제 2 검증 전압 즉, '-1V'보다 낮은 지의 여부가 검증된다. 상기 메모리 셀들의 상기 드레솔드 전압이 상기 제 1 검증 전압(-3V)보다 낮으면, 상기 메모리 셀들은 상기 제 1 포스트-프로그램 단계(S24)에서 포스트-프로그램 된다. 상기 제 1 포스트-프로그램 단계(S24)에서는 상기 제 1 과소거 검증 단계(S23)에서 상기 제 1 검증 전압 (-3V)보다 낮은 상기 드레솔드 전압을 가지는 메모리 셀들이 상기 소거 드레솔드 전압 분포내의 전압(2V)이 되도록 포스트-프로그램 된다.
상기 제 2 과소거 검증 단계(S25)에서는 상기 제 1 과소거 검증 단계(S23)에서 상기 제 1 검증 전압 (-3V)보다 높은 상기 드레솔드 전압을 가지는 상기 메모리 셀들이 상기 제 2 검증 전압 즉, '-1V'보다 낮은 지의 여부가 검증된다. 상기 메모리 셀들의 상기 드레솔드 전압이 상기 제 2 검증 전압 (-1V)보다 높으면, 상기 메모리 셀들은 상기 제 3 소거 검증 단계(S27)에서 다시 제 3 검증 전압 즉 '1V'보다 낮은 여부가 검증된다. 상기 메모리 셀들의 상기 드레솔드 전압이 상기 제 3 검증 전압 (-1V)보다 낮으면, 상기 메모리 셀들은 상기 제 2 포스트-프로그램 단계(S26)에서 포스트-프로그램 된다. 상기 제 2 포스트-프로그램 단계(S26)에서는 상기 제 2 과소거 검증 단계(S25)에서 상기 제 3 검증 전압 (-1V)보다 낮은 상기 드레솔드 전압을 가지는 메모리 셀들이 상기 소거 드레솔드 전압 분포내의 전압(2V)이 되도록 포스트-프로그램 된다.
상기 제 3 과소거 검증 단계(S27)에서는 상기 제 2 과소거 검증 단계(S25)에서 상기 제 2 검증 전압 (-1V)보다 높은 상기 드레솔드 전압을 가지는 상기 메모리 셀들이 상기 제 3 검증 전압 즉, '1V'보다 낮은 지의 여부가 검증된다. 상기 메모리 셀들의 상기 드레솔드 전압이 상기 제 3 검증 전압 (1V)보다 높으면, 상기 과소거 검증 단계는 종료된다. 상기 메모리 셀들의 상기 드레솔드 전압이 상기 제 3 검증 전압 (1V)보다 낮으면, 상기 메모리 셀들은 상기 제 3 포스트-프로그램 단계(S28)에서 포스트-프로그램 된다. 상기 제 3 포스트-프로그램 단계(S28)에서는 상기 제 3 과소거 검증 단계(S28)에서 상기 제 3 검증 전압 (1V)보다 낮은 상기 드레솔드 전압을 가지는 메모리 셀들이 소정의 전압(2V)이 되도록 포스트-프로그램 된다.
도 5는 본 발명에 따른 소거 방법에 따른 메모리 셀의 드레솔드 전압 분포를 보여주는 도면이다.
도 5를 참조하면, 본 발명의 소거 방법은 상기 메모리 셀들이 갖는 상기 드레솔드 전압들의 분포에 따라 그룹별로 분리하여 과소거 여부를 검증하고, 검증된 결과에 따라 프로그램 전압들을 분포되는 상기 그룹별로 상이하게 적용하여 포스트-프로그램 동작을 수행한다. 최종적인 과소거 검증 단계인 상기 제 3 과소거 검증 단계(S27)에서는 '1V'의 검증 전압을 이용하여 상기 검증 동작을 수행함으로써, '0V'와 '1V' 사이에 분포된 상기 드레솔드 전압들도 상기 소거 드레솔드 전압 분포내로 프로그램 된다. 이로써, 상기 과소거 검증 단계를 거치고 난 메모리 셀들의 상기 드레솔드 전압들은 상기 소거 드레솔드 전압 분포내에 분포된다.
상기한 바와같이, 과소거 검증 단계와 포스트-프로그램 단계를 상기 메모리 셀들이 분포되는 그룹에 따라 분리하여 순차적으로 각각 수행함으로써, 과소거 정정시 메모리 셀들의 드레솔드 전압들이 소거 드레솔드 전압 분포를 벗어나서 프로그램 되는 것을 방지할 수 있다.
Claims (2)
- 플래시 메모리 장치의 소거 방법에 있어서:메모리 셀에 대한 소거 및 소거 검증을 수행해서 상기 셀들의 드레솔드 전압들이 소정의 드레솔드 전압 분포를 갖도록 하는 단계 및;상기 셀들 중의 하나 또는 그 이상의 과소거된 셀들을 프로그램해서 그들의 드레솔드 전압들이 상기 소정의 드레솔드 전압 분포 내에 포함되도록 하는 단계를 포함하되;상기 과소거된 셀들을 프로그램 하는 상기 단계는, 상기 과소거된 셀들의 드레솔드 전압들의 분포에 따라서 다수의 그룹들로 분류하고, 상이한 프로그램 전압들을 이용하여 상기 분류된 셀 그룹들을 순차로 각각 프로그램 하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
- 제 1 항에 있어서,상기 과소거된 셀들을 프로그램 하는 상기 단계는,상기 셀들 중에서 제 1의 드레솔드 전압 분포를 갖는 셀들을 제 1의 프로그램 전압을 이용하여 프로그램 하는 단계와,상기 셀들 중에서 제 2의 드레솔드 전압 분포를 갖는 셀들을 제 2의 프로그램 전압을 이용하여 프로그램 하는 단계 및,상기 셀들 중에서 제 3의 드레솔드 전압 분포를 갖는 셀들을 제 3의 프로그램 전압을 이용하여 프로그램 하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 소거 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980015304A KR19990081393A (ko) | 1998-04-29 | 1998-04-29 | 플래시 메모리 장치의 소거 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980015304A KR19990081393A (ko) | 1998-04-29 | 1998-04-29 | 플래시 메모리 장치의 소거 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990081393A true KR19990081393A (ko) | 1999-11-15 |
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ID=65890733
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| KR1019980015304A KR19990081393A (ko) | 1998-04-29 | 1998-04-29 | 플래시 메모리 장치의 소거 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990081393A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100428784B1 (ko) * | 2000-04-24 | 2004-04-30 | 삼성전자주식회사 | 소거된 셀들의 문턱 전압 분포를 최소화할 수 있는불휘발성 반도체 메모리 장치의 소거 방법 |
| US7558122B2 (en) | 2006-12-19 | 2009-07-07 | Samsung Electronics Co., Ltd. | Flash memory device and method of erasing flash memory device |
-
1998
- 1998-04-29 KR KR1019980015304A patent/KR19990081393A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100428784B1 (ko) * | 2000-04-24 | 2004-04-30 | 삼성전자주식회사 | 소거된 셀들의 문턱 전압 분포를 최소화할 수 있는불휘발성 반도체 메모리 장치의 소거 방법 |
| US7558122B2 (en) | 2006-12-19 | 2009-07-07 | Samsung Electronics Co., Ltd. | Flash memory device and method of erasing flash memory device |
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| WITN | Withdrawal due to no request for examination |