JP2001176278A - 不揮発性半導体メモリ装置及びそれの消去方法 - Google Patents

不揮発性半導体メモリ装置及びそれの消去方法

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JP2001176278A JP2000371984A JP2000371984A JP2001176278A JP 2001176278 A JP2001176278 A JP 2001176278A JP 2000371984 A JP2000371984 A JP 2000371984A JP 2000371984 A JP2000371984 A JP 2000371984A JP 2001176278 A JP2001176278 A JP 2001176278A
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奇 煥 崔
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Abstract

(57)【要約】 【課題】 過消去されたEEPROMセルを過度に治癒させる
ことなしに短時間で治癒できる不揮発性半導体メモリ装
置及びその消去方法を提供すること。 【解決手段】 ソフトプログラム電圧(例えばビットラ
イン電圧又はワードライン電圧)を次第に高くしてソフ
トプログラム動作を遂行させる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はメモり装置に係り、
より詳細には電気的に消去及びプログラムが可能な読み
出し専用メモリセルに対する消去アルゴリズム内蔵の不
揮発性半導体メモリ装置に関する。さらに、本発明は不
揮発性半導体メモリ装置の消去方法に関する。
【0002】
【従来の技術】図1は電気的に消去及びプログラムが可
能な読み出し専用メモリセルを示す断面図である。図1
を参照すると、EEPROMセルは、P型半導体基板1(又は
バルク)に形成されたソース及びドレイン領域2及び
3、約100Å厚みの薄い絶縁膜を介してソース及びド
レイン領域2及び3間のチャンネル領域上に形成された
浮遊ゲート(Floating Gate)4、他の絶縁膜を介して
浮遊ゲート4上に形成された制御ゲート(Control Gat
e)5を有する。
【0003】不揮発性半導体メモリ装置としてのNOR
型フラッシュメモリ装置は情報保存領域としてセクター
のアレイを含み、各々のセクタは行(例えば、ワードラ
イン)と列(例えば、ビットライン)のマトリックス形
態に配列されたEEPROMセルを含む。NOR型フラッシュ
メモリ装置の消去動作は任意のセクタ内の全てのEEPROM
セルが同時に消去されるように各々のセクタを消去単位
にして遂行される。フラッシュメモリ装置に関する様々
な消去方法がU.S. Pat. No.5,781,477に“FLASH MEMORY
SYSTEM HAVING FAST ERASE OPERATION”のタイトル
で、U.S. Pat. No.5,132,935に“ERASURE OF EEPROM ME
MORY ARRAYS TO PREVENT OVER-ERASED CELLS”のタイト
ルで、U.S. Pat. No.5,220,533に“METHOD AND APPARAT
US FOR PREVENTING OVERERASURE IN A FLASH CELL”の
タイトルで、U.S. Pat. No.5,513,193に“NON-VOLATITL
E SEMICONDUTOR MEMORY DEVICE CAPABLE OF CHECKING T
HE THRESHOLD VALUE OF MEMORY CELLS”のタイトルで、
U.S. Pat. No.5,805,501に“FLASH MEMORY DEVICE WITH
MULTIPLE CHECKPOINT ERASE SUSPEND LOGIC”のタイト
ルで、掲載されている。
【0004】NOR型フラッシュメモリ装置の選択され
たセクタに設けられる全てのEEPROMセルは、図2に示さ
れたように一連のプログラム動作と消去動作と過消去治
癒動作とによって消去される。プログラム動作の間に、
ソースとバルクにOVの電圧Vs、Vbを各々印加し、制御ゲ
ートに約10Vの電圧Vgを印加し、ドレインにホットエ
レクトロンを発生させるのに適当な5Vの電圧Vdを印加
することによって各々のEEPROMセルはプログラムされ
る。このようなバイアス条件によると、EEPROMセルの浮
遊ゲートには十分な量のマイナス電荷が蓄積され、その
結果、浮遊ゲートはマイナス電位を有する。このように
プログラムされたEEPROMセルは“オフセル”と呼ばれ、
プログラムされたEEPROMセルはオフセルに対応する目標
しきい値電圧範囲(例えば、約6V 〜 8.5V)内に存在
するしきい値電圧を有する。
【0005】その次に、選択されたセクタに存在する全
てのEEPROMセルはFowlerNordheim Tunneling Schemeよ
って同時に消去される。FowlerNordheim Tunneling Sch
eme によると、約−10Vの電圧Vgが各々のセルの制御
ゲートに印加され、FowlerNordheim Tunnelingを発生さ
せるのに適当な5Vの電圧Vbが半導体基板に印加され
る。その時、ソース及びドレインは浮遊状態(Floating
State)に維持される。このような消去スキーム(Erase
Scheme)はNGBE(Negative Gated Bulk Erase)動作と呼
ばれ、このNGBE動作の間にFowlerNordheim Tunneling
が発生されるように制御ゲートと半導体基板の間には約
6〜7MV/cmの強電界が形成される。その結果、浮遊ゲ
ートに蓄積されたマイナス電荷は約100Åの薄い絶縁
膜を通じてバルクに放出される。このようにして消去さ
れたEEPROMセルは“オンセル”と呼ばれ、消去されたEE
PROMセルはオンセルに対応する目標しきい値電圧範囲
(例えば、約0.5V 〜 2.5V)内に存在するしきい
値電圧を有する。
【0006】その次に、前述のNGBE動作が遂行された
後、セクタ内の全てのEEPROMセルがオンセルに対応する
目標しきい値電圧範囲(例えば、約0.5V 〜 2.5
V)内に存在するかを点検する。セクタの全てのEEPROM
セルが同時に消去された後、0.5V以下のしきい値電
圧を有するEEPROMセルが生じ、これは、過消去されたEE
PROMセルと呼ばれる。このように過消去されたEEPROMセ
ルは過消去治癒動作(Over-erased Curing Operation)
(又は消去リペア動作)によって治癒され、その結果、過
消去されたEEPROMセルのしきい値電圧をオンセルに対応
する目標しきい値電圧範囲内に存在させることができ
る。
【0007】過消去治癒動作は、過消去されたEEPROMセ
ルのソースと半導体基板を接地させ、制御ゲートに約3
V 〜 5Vの電圧Vgを印加し、ドレインに約5Vの電圧Vd
を所定時間印加することによって遂行される。このよう
なバイアス条件下で、プログラム動作より少ないマイナ
ス電荷が浮遊ゲートに蓄積される。従って、この過消去
治癒動作を遂行することによって、過消去されたEEPROM
セルのしきい値電圧は目標しきい値電圧範囲内に移動す
る。以下、過消去治癒動作の間に過消去されたEEPROMセ
ルに印加される電圧Vg 、Vd、 Vs、 Vb をソフトプログ
ラム電圧と呼ぶ。
【0008】
【発明が解決しようとする課題】前述の消去方法による
と、図2に示されたように、過消去治癒動作を遂行した
後、過度に治癒された(過度にプログラムされた)EEPR
OMセル(このようなセルは一連のプログラム、消去、そ
して過消去治癒動作を遂行し直すことだけで治癒するこ
とができる)が存在することになる。すると、読み出し
動作の遂行の時、過度に治癒されたEEPROMセルのオンセ
ル感知マージンは殆ど存在しないし、最悪の場合にはオ
フセルとして感知されることもある。このような現象の
原因の一つはオンセルに対応する目標しきい値電圧の範
囲が広くなるためである(即ち、各々のEEPROMセルのプ
ログラム及び消去特性(例えば、プログラム及び消去速
度)が様々であるためである)。次に、より詳細に説明
する。
【0009】フラッシュメモリ装置の高集積化によっ
て、EEPROMセルの大きさ(特に、チャンネルの幅)は次
第に減少する。EEPROMセルの大きさが減少するのに従っ
て浮遊ゲートに保存させる電荷量もやはり減少するの
で、製造工程に少しの変化があってもプログラム及び消
去特性には大きな差が生じる。その上、EEPROMセルの大
きさが減少すれば減少するほど様々な工程の変化によっ
てEEPROMセルのプログラム及び消去特性が非常に様々に
なり、同一のバイアス条件下で、各セルのキャパシタン
ス成分の不一致、トンネル酸化膜の厚みの変化、浮遊ゲ
ートのドーピング濃度等によって過度治癒現象が起こる
ことが知られている。
【0010】セルに存在するキャパシタンス成分のう
ち、プログラム及び消去特性に大きな影響を与えるのは
DCR(Drain Coupling Ratio)である。メモリ装置の高集
積化によって、即ちEEPROMセルの大きさが小さくなるこ
とによってDCRはさらに増加する。従って、EEPROMセル
のプログラム及び消去特性はさらに様々になる(オンセ
ルに対応するしきい値電圧範囲がさらに広くなる)。DC
Rは下記の数学式のようにセルのビットラインノードと
浮遊ゲートの間のキャパシタンCbと、総キャパシタンス
Co + Cs + Cb + Ccの比によって決定される。
【数1】
【0011】図3に示されたように、Coはワードライン
と浮遊ゲートの間のキャパシタンスを示し、Csは浮遊ゲ
ートとソースの間のキャパシタンスを示し、Ccはチャン
ネルキャパシタンスを示す。
【0012】任意に選択されたセルと同一の列に連結さ
れた非選択のEEPROMセルの浮遊ゲートに誘導される電圧
VfはDCR×Vdによって決定される。もし、DCRが0.1で
あり、ビットライン電圧Vdが5Vである場合、非選択の
セルの浮遊ゲートには約0.5Vの電圧が誘導される。
非選択のセルのしきい値電圧が0.5Vである場合にお
いて、非選択のセルの制御ゲートに0Vの電圧が印加さ
れても非選択のEEPROMセルは導通され、その結果、約1
オAの電流が非選択のEEPROMセルを通じて流れる。プログ
ラム動作が遂行される間に選択された列のビットライン
上の電圧は選択された列に連結された複数の非選択セル
のDrain Coupling効果によって低くなり、これによって
選択されたセルがプログラムされないようになる。プロ
グラム動作と同様に、前述のDrain Coupling効果によっ
て非選択のセルを通じて電流が流れないので読み出し動
作もできない。
【0013】オンセルのしきい値電圧の範囲が広くなる
他の原因はフラッシュメモリ装置の低電圧化である。オ
ンセルの目標しきい値電圧範囲の最上限(上位の制限
値)は低電圧化によってワードライン電圧(ゲート電
圧)が低くなるので次第に低くなり、これは過消去され
たEEPROMセルの増加の原因になる。即ち、オンセルに対
応する目標しきい値電圧の範囲が広くなる。オンセルに
対応する目標しきい値電圧範囲の最下限(下位の制限
値)は前述のDrain Coupling効果によって決定される。
【0014】前述の原因によってオンセルに対応する目
標しきい値電圧の範囲が広くなることに従って、過消去
されたEEPROMセルの数が増加する。過消去されたセルを
治癒するための従来の過消去治癒動作は、EEPROMセルの
プログラム特性(例えば、プログラム速度)を考慮しな
いで、固定されたレベルの特定ソフトプログラム電圧Vd
=5V、 Vg=3V〜5V、Vb=0V 、Vs=0V(このような電圧は
典型的なセルを基準にして決定される)を利用して遂行
される。このような場合に、図2に示されたように過度
に治癒されたEEPROMセルが生じる。過消去治癒動作の間
に、過消去されたEEPROMセルに、より低いレベルのソフ
トプログラム電圧を印加することによって、EEPROMセル
が過度に治癒されることを防止できる。このような場
合、過消去治癒動作に必要な時間が増加するので全般に
消去時間が増加する。
【0015】本発明は上記の点に鑑みなされたもので、
その目的は、過消去されたセルを過度の治癒現象なしに
短時間で治癒できる消去アルゴリズム内蔵の不揮発性半
導体メモリ装置を提供することにある。
【0016】さらに、本発明は,上記のような治癒が可
能な不揮発性半導体メモリ装置の消去方法を提供するこ
とを目的とする。
【0017】
【課題を解決するための手段】本発明の特徴によると、
フラッシュメモリ装置の新規な消去アルゴリズムが提供
される。フラッシュメモリ装置は行と列の交差領域で配
列され、電気的に消去及びプログラムが可能な読み出し
専用メモリ(EEPROM)セルのセクタと、行アドレスに応
じて行のうち一つを選択する行選択回路と、列アドレス
に応じて列のうち一部を選択する列選択回路と、行アド
レスを発生させる行アドレス発生器と、列アドレスを発
生させる列アドレス発生器とを含む。新規な消去アルゴ
リズムによると、まず、セクタの全てのメモリセルが同
時に消去された後、メモリセルが過消去されたかがPass
/Fail点検及び制御ロジックによって判別される。その
次に、消去されたメモリセルの中で少なくとも一つが過
消去された時、過消去されたメモリセルがソフトプログ
ラムされるように過消去されたメモリセルにソフトプロ
グラム電圧が印加される。そして、ソフトプログラム電
圧の中でいずれか一つの電圧を増加させた後、過消去さ
れたメモリセルのしきい値電圧が消去された目標しきい
値電圧範囲内に移動する時まで、前記の判別動作と前記
ソフトプログラム動作及び前記電圧増加動作が反復的に
遂行される。
【0018】このような消去アルゴリズムによると、過
消去されたセルを過度に治癒する現象なしにプログラム
の特性に従って短時間に治癒することができる。
【0019】
【発明の実施の形態】以下、本発明の望ましい実施形態
を添付した図面を参照して詳細に説明する。図4に本発
明のフラッシュメモリ装置の構成図を示す。フラッシュ
メモリ装置100は図1に示されたような構造を有する
EEPROMセルのアレイ110を含み、EEPROMセルは行と列
の交差領域に各々配列される。たとえ図に示されていな
くても行に沿って伸長する複数のワードラインと列に沿
って伸長する複数のビットラインがアレイ110に設け
られることはいうまでもない。アレイ110に設けられ
るEEPROMセルは同時に消去される。これはアレイ110
のEEPROMセルが単一のバルク又は半導体基板に形成され
ていることを意味する。
【0020】図4のアレイは消去単位としてセクタ(又
はブロック)に対応し、ブロック又はセクタ構造のアレ
イを有するNOR型フラッシュメモリ装置が1996年
2月8日IEEE International Soild State Circuits の
ページ42〜43に“A 3.3V-only 16Mb Flash Memory with
Row-Decoding Scheme"のタイトルで掲載されている。
【0021】前記の論文に掲載されたNOR型フラッシ
ュメモリ装置は複数のセクタ又はブロックに分離された
アレイを含む。各々のセクタのバルク領域は電気的に分
離され、各々のセクタに集積されるEEPROMセルは前述の
消去動作(NGBE動作)の間に同時に消去される。各々の
セクタは消去単位(Erase Unit)を構成し、各々のセク
タのワードライン及びビットラインは他のセクタとは個
別的に選択される。このような構造は妨害なしにプログ
ラム/消去動作をできるようにして高信頼性を有する。
【0022】図4を参照すると、フラッシュメモリ装置
100には行選択回路120や、列選択回路130や、
行アドレス発生回路140や、列アドレス発生回路15
0や、感知増幅器回路160が設けられる。行選択回路
120は行アドレス発生回路140からの行アドレスRA
に応じてワードラインのうち一つを選択し、任意の動作
(例えば、プログラム動作、消去動作、読み出し動作、
消去検証動作、消去リペア動作、等)に必要なワードラ
イン電圧(又はゲート電圧)を選択されたワードライン
に供給する。
【0023】列選択回路130は列アドレス発生回路1
50からの列アドレスCAに応じてビットラインのうち一
部(ワード又はバイト単位のビットライン)を選択す
る。それと同様に、列選択回路130は任意の動作に必
要な電圧(例えば、ドレイン電圧)及び 電流(例え
ば、ドレイン電流)を選択されたビットラインに供給す
る。感知増幅器回路160は行選択回路120及び列選
択回路130によって選択された行及び列の交差領域に
配列されたEEPROMセルのデータビットを感知増幅する。
【0024】当業者に周知のように、行アドレス発生回
路140と列アドレス発生回路150はカウンタで構成
することができ、以下、各々XカウンタとYカウンタと呼
ぶ。
【0025】図4を参照すると、フラッシュメモリ装置
100にはアレイ110に配列されたEEPROMセルの消去
動作の制御のための消去制御回路(Erase Control Circ
uit)200が設けられ、ループカウンタ(Loop Counte
r)170や、 ステップカウンタ(Step Counter)180
や、Pass/Fail点検及び制御ロジック(P/F Check&Contro
l Logic)170を有する。これに関する動作は以下詳細
に説明する。 フラッシュメモリ装置100には高電圧
発生回路210が設けられ、この高電圧発生回路210
は過消去動作の間に消去制御回路200の制御に従って
ワードライン電圧(又はゲート電圧)Vg及びビットラ
イン電圧(ドレイン電圧)Vdを発生させる。
【0026】図5は図4に示されたフラッシュメモリ装
置に対する過消去治癒動作を説明するための工程図であ
り、図6は図5の過消去治癒動作によるビットライン電
圧(又はワードライン電圧)の変化を示す図である。以
下、本発明の消去動作を図4乃至図6を参照して詳細に
説明する。一連のプログラム動作やNGBE動作や過消去治
癒動作において任意のセクタに設けられるEEPROMセルは
同時に消去される。プログラム動作とNGBE動作は図2に
説明されたことと同一に遂行されるので、それに関する
説明は省略する。NGBE動作の遂行の後、過消去されたEE
PROMセルが存在するかを判別し、もし過消去されたEEPR
OMセルが存在する場合に、過消去されたEEPROMセルがオ
ンセルに対応する目標しきい値電圧範囲内のしきい値電
圧を有するようにソフトプログラム動作が遂行される。
以下、より詳細に説明する。
【0027】本発明の過消去治癒動作が開始されると、
一連の段階S10 、S20、S30によって、Xカウンタ
140や、ステップカウンタ180や、Yカウンタ15
0や、ループカウンタ170の値X、SC、Y、PCが“0”
に初期化される。次の段階S40では、Xカウンタ140
及びYカウンタ150の値によって指定されたEEPROMセ
ルが過消去されたかがPass/Fail点検及び制御ロジック
190によって判別される。即ち、選択されたEEPROMセ
ルの制御ゲートには約2Vの電圧Vgが印加され、ドレイ
ンには約1Vの電圧Vdが印加される条件下で、感知増幅
器回路160によって読み出し動作が遂行される(一般
に、過消去検証動作とよばれる)。
【0028】もし、選択されたEEPROMセルの全てが目標
しきい値電圧範囲内のしきい値電圧を有すると、動作は
ステップカウンタ180の値SCを“0”に初期化する段
階S50を通じて次の段階S60に進行する。Pass/Fail
点検及び制御ロジック190は段階S60で、Yカウンタ
150(列アドレス発生回路)の値Yが最大限Ymaxと一
致するかを判別する。もし一致しないと、動作は他の列
が選択されるようにYカウンタ150の値が制御ロジッ
ク200によってカウントアップされた後、前記の段階
S30に進行する。もし最大限Ymaxと一致すると、Pass/
Fail点検及び制御ロジック190は段階S80で、Xカウ
ンタ140(行アドレス発生回路)の値Xが最大限Xmax
と一致するかを判断する。もし一致しないと、動作は段
階S90を通じて前記の段階S20に進行する。段階S9
0では次の行のワードラインが選択されるようにXカウ
ンタ140の値XがPass/Fail点検及び制御ロジック19
0の制御によってカウントアップされる。Xカウンタ1
40(列アドレス発生回路)の値Xが最大限Xmaxと一致
する時、過消去治癒動作はPassされたとして終了される
(段階S100)。前述の段階を通じてセクタ内の全て
のEEPROMセルが選択される。
【0029】再び、段階S40を参照すると、もし選択
されたセルの中で少なくとも一つのセルがオン状態の場
合、即ち、少なくとも一つのEEPROMセルが過消去される
と、段階S110によってソフトプログラム動作(段階S
120)が遂行される。前記段階S110ではループカ
ウンタ170の値PCが最大限PCmaxと一致するかを判断
する。ループカウンタ170の最大限PCmaxは任意に選
択されたセルに対する治癒動作の回数を制限するための
もので、ループカウンタ170の値(PC)が最大限PCma
xと一致する時、過消去治癒動作はFailされたとして終
了される(段階S130)。
【0030】従来の技術とは違って、本発明のソフトプ
ログラム動作は過消去されたセルの各々の制御ゲートに
約3V〜5Vの電圧Vgを印加し、ドレインに約4.5Vの
電圧Vdを印加し、ソース及びバルクを接地させる条件下
で、所定時間の間に遂行される。前述のようにステップ
カウンタ180の値SCが“0”に設定される時、従来の
技術の5Vより低い4.5V電圧が過消去されたEEPROMセ
ルのドレインに印加される。その時、このようなバイア
ス条件下で速いプログラム速度を有するセルは治癒され
る。
【0031】その次の段階S140で、ループカウンタ
170の値PCがPass/Fail点検及び制御ロジック190
からの制御信号CNT1によって“1”カウントアップさ
れた後、Pass/Fail点検及び制御ロジック190は段階S
150でステップカウンタ180の現在の値SCが最大限
SCMaxと一致するかを判別する。もし、ステップカウン
タ180の値SCが最大限SCMaxと一致しないと、動作は
段階S160を通じて過消去検証動作を遂行する段階S4
0に進行する。段階S160ではステップカウンタ18
0の値SCがPass/Fail点検及び制御ロジック190から
の制御信号CNT4によってカウントアップされる。もし、
ステップカウンタ180の値SCが最大限SCMaxと一致す
ると、動作はステップカウンタ180のカウントアップ
動作なしに、過消去検証動作を遂行する段階S40に進
行する。
【0032】ステップカウンタ180の値SCがカウント
アップされると、高電圧発生回路210はステップカウ
ンタ180の値SCに応じて過消去されたEEPROMセルのド
レインに印加されるビットライン電圧Vdを所定レベルほ
ど高く発生させる。例えば、ステップカウンタ180の
値SCが初期の値“0”で、カウントアップされると、高
電圧発生回路210は、図6に示されたように、前述の
ビットライン電圧4.5Vより高い約5Vの電圧Vdを発
生させる。これに対して、ビットライン電圧の制御スキ
ームの代わりにワードライン電圧Vdの制御スキームを
使用し得ることは当業者には周知である。即ち、ビット
ライン電圧は特定のレベル(例えば、5V)に固定され
た条件で、ステップカウンタ180の値SCが増加され
ると、ワードライン電圧が次第に増加されるようにする
制御スキームを使用することができる。
【0033】過消去されたEEPROMセルに対するソフトプ
ログラム動作が遂行された後、選択されたEEPROMセル
(初期に設定された行アドレス及び列アドレスによって
指定されたセル)が再び過消去されたかが前述と同じよ
うな方法によって判別される(段階S40)。その次
に、選択されたEEPROMセルのうち、少なくとも一つが依
然に過消去された状態の場合、動作は段階S110を介
してソフトプログラム動作を遂行する段階S120に進
行する。ソフトプログラム動作は4.5Vの代わりに5
Vのビットライン電圧Vd(又は増加したワードライン
電圧Vg)を利用して遂行されることを除いて、以前に
遂行されたソフトプログラム動作と同一である。結果的
に、過消去されたEEPROMセルのうち、遅い速度を有する
セルが治癒される。次に、前述のような方法で段階S1
40、S150、S160が遂行される。
【0034】図6に示されたように、過消去治癒動作の
間にビットライン電圧(又はワードライン電圧)を次第
に増加させて(即ち、プログラム特性を考慮して)ソフ
トプログラム動作(段階S120)を遂行することによ
って、過消去されたEEPROMセルが過度に治癒されること
なしにオンセルに対応する目標しきい値電圧範囲(例え
ば、0.5V〜2.5V)内のしきい値電圧を有する。
【0035】もし、ステップカウンタ180の値SCが
最大限SCmaxと一致する時まで過消去されたEEPROMセル
が治癒されないと、図5に示されたように、ループカウ
ンタ170の値PCが最大限PCmaxに到るまで最大限SC
maxに対応するビットライン電圧(例えば、5.5V)
(又はワードライン電圧5V)を利用して、前述の段階
S40、S110、S120、S140,S150、S
160が反復的に遂行される。
【0036】
【発明の効果】以上のように、本発明によると、ソフト
プログラム電圧(例えば、ビットライン電圧又はワード
ライン電圧)を次第に高くしてソフトプログラム動作を
遂行させることによって、過消去されたEEPROMセルを過
度に治癒させることなしに、プログラム特性に従って短
時間に治癒させることができる。
【図面の簡単な説明】
【図1】電気的に消去及びプログラムが可能な読み出し
専用メモリセルの構造を示す断面図。
【図2】従来の技術による消去アルゴリズムを示す図。
【図3】メモリセルに存在するキャパシタンス成分を示
す図。
【図4】本発明によるフラッシュメモリ装置を示す構成
図。
【図5】本発明による過消去治癒動作を説明するための
フローチャート。
【図6】従来の技術と本発明による過消去治癒動作に使
用されるビットライン電圧(又はワードライン電圧)を
示す図。
【符号の説明】
110 セルアレイ 120 行選択回路 130 列選択回路 140 行アドレス発生回路 150 列アドレス発生回路 160 感知増幅器回路 170 ループカウンタ 180 ステップカウンタ 190 Pass/Fail点検及び制御ロジック 200 消去制御回路 210 高電圧発生回路

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 ワードラインとビットラインとの交差領
    域に各々配列された複数のメモリセルを有する不揮発性
    半導体メモリ装置の消去方法において、 前記全てのメモリセルを同時に消去した後、前記メモリ
    セルが過消去されたかを判別する段階と、 一連の消去されたメモリセルのうち少なくとも一つが過
    消去された時、この過消去されたメモリセルにソフトプ
    ログラム電圧を印加して過消去されたメモリセルをプロ
    グラムする段階と、 前記ソフトプログラム電圧を増加させる段階と、 前記過消去されたメモリセルのしきい値電圧が消去され
    たメモリセルの目標しきい値電圧範囲内に移動する時ま
    で、前記判別段階や前記プログラム段階や前記電圧増加
    段階を反復的に遂行する段階とを含むことを特徴とする
    不揮発性半導体メモリ装置の消去方法。
  2. 【請求項2】 前記不揮発性半導体メモリ装置はNOR型
    フラッシュメモリ装置を含むことを特徴とする請求項1
    に記載の不揮発性半導体メモリ装置の消去方法。
  3. 【請求項3】 前記ソフトプログラム電圧はビットライ
    ンに印加されることを特徴とする請求項1に記載の不揮
    発性半導体メモリ装置の消去方法。
  4. 【請求項4】 前記ソフトプログラム電圧はワードライ
    ンに印加されることを特徴とする請求項1に記載の不揮
    発性半導体メモリ装置の消去方法。
  5. 【請求項5】 行と列で配列され、電気的に消去及びプ
    ログラムが可能な読み出し専用メモリ(EEPROM)セルの
    アレイと、 行アドレスに応じて前記行のうち少なくとも一つの行を
    選択する行選択回路と、 列アドレスに応じて前記列のうち一部を選択する列選択
    回路と、 前記選択された行と列に配列されたEEPROMセルに保存さ
    れたデータビットを感知、増幅する感知増幅器回路と、 過消去治癒動作の間に、前記選択されたEEPROMセルに印
    加されるワードライン電圧とビットライン電圧を発生さ
    せる高電圧発生回路と、 前記過消去治癒動作の間に、前記感知増幅器回路からの
    データビットに応じて前記高電圧発生回路を制御する制
    御回路とを含み、 前記制御回路は前記過消去治癒動作の間に、前記選択さ
    れたEEPROMセルが過消去されたかを判別し、前記選択さ
    れたEEPROMセルのうち少なくとも一つが過消去された
    時、前記ビットライン電圧と前記ワードライン電圧のう
    ちいずれか一つの電圧が増加されるように前記高電圧発
    生回路を制御し、前記選択されたEEPROMセルが目標しき
    い値電圧範囲内のしきい値電圧を有する時は前記ワード
    ライン電圧と前記ビットライン電圧が初期レベルに維持
    されるように前記高電圧発生回路を制御することを特徴
    とする不揮発性半導体メモリ装置。
  6. 【請求項6】 前記行アドレスを発生させる行アドレス
    発生器と前記列アドレスを発生させる列アドレス発生器
    を付加的に含み、前記制御回路は前記選択された行に対
    する過消去治癒動作の終了まで前記行アドレス発生器の
    カウントアップ動作を遂行させ、前記選択された列に対
    する過消去治癒動作の終了まで前記列アドレス発生器の
    カウントアップ動作を遂行させることを特徴とする請求
    項5に記載の不揮発性半導体メモリ装置。
  7. 【請求項7】 行と列の交差領域に各々配列され、電気
    的に消去及びプログラムが可能な読み出し専用メモリ(E
    EPROM)セルのセクタと、行アドレスに応じて前記行の
    うち一つの行を選択する行選択回路と、列アドレスに応
    じて前記列のうち一つの列を選択する列選択回路と、前
    記行アドレスを発生させる行アドレス発生器と、前記列
    アドレスを発生させる列アドレス発生器とを含むフラッ
    シュメモリ装置の消去方法において、 オフセルに対応するしきい値電圧を有するように前記セ
    クタ内の全てのEEPROMセルをプログラムする段階と、 前記セクタ内の全てのEEPROMセルを同時に消去した後、
    過消去治癒動作を遂行する段階とを含み、 前記過消去治癒動作は、前記行アドレス発生器と前記列
    アドレス発生器の値を“0”に初期化する段階と、前記
    行及び列アドレス発生器の値によって指定されたEEPROM
    セルが過消去されたかを判別する段階と、前記指定され
    たEEPROMセルのうち少なくとも一つが過消去された時、
    この過消去されたEEPROMセルの制御ゲートにワードライ
    ン電圧を印加し、かつ過消去されたEEPROMセルのドレイ
    ンにビットライン電圧を印加して過消去されたEEPROMセ
    ルをプログラムする段階と、前記ワードライン電圧と前
    記ビットライン電圧のうちいずれか一つの電圧を増加さ
    せた後、前記過消去されたEEPROMセルのしきい値電圧が
    目標しきい値電圧範囲内に移動するまで前記判別段階、
    前記プログラム段階、前記電圧増加段階を反復的に遂行
    する段階とによって実施されることを特徴とする不揮発
    性半導体メモリ装置の消去方法。
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