JP5114621B2 - 不揮発性メモリのソフトプログラミングにおける制御されたブースト - Google Patents
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Description
Claims (13)
- NAND型の不揮発性メモリの動作方法であって、
1セットのワードラインに接続された第1グループの不揮発性記憶素子をソフトプログラミングするために、前記1セットのワードラインに複数のプログラミング電圧パルスを印加するステップを備えており、
各プログラミング電圧パルスの印加において、前記1セットのワードラインに、第1電圧を印加し、次に、より高い第2電圧を印加し、
前記各プログラミング電圧パルスを印加するステップが、
第1プログラミング電圧パルスの前記第1電圧を第1電圧レベルにて印加し、前記第1プログラミング電圧パルスの前記第2電圧を第2電圧レベルにて印加することによって、前記第1プログラミング電圧パルスを印加するステップと、
第2プログラミング電圧パルスの前記第1電圧を第3電圧レベルにて印加し、前記第2プログラミング電圧パルスの前記第2電圧を第4電圧レベルにて印加することによって、前記第2プログラミング電圧パルスを印加するステップを備えており、
前記第3電圧レベルは前記第1電圧レベルよりも高く、前記第4電圧レベルは前記第2電圧レベルよりも高いことを特徴とする方法。 - 選択されていないワードラインに読み出しパス電圧を印加している間に、1又は複数の読み出し基準電圧を使用して、選択されたワードラインに接続された1又は複数の記憶素子を読み出すことによって、前記1セットのワードラインに接続された不揮発性記憶素子からデータを読み出すステップをさらに有しており、
前記第1電圧が前記パス電圧とは異なることを特徴とする請求項1に記載の方法。 - 前記第2プログラミング電圧パルスが、前記第1プログラミング電圧パルスの後に印加され、
前記第1プログラミング電圧パルスの印加後、及び、前記第2プログランミング電圧パルスの印加前に、第3プログラミング電圧パルスを印加するステップをさらに備えており、
前記第3プログラミング電圧パルスの前記第1電圧が、前記第1電圧レベルで印加されることを特徴とする請求項1または2に記載の方法。 - 前記第1電圧レベルと前記第2電圧レベルとの差が、前記第3電圧レベルと前記第4電圧レベルとの差とほぼ等しいことを特徴とする請求項3に記載の方法。
- 前記第2電圧を前記1セットのワードラインに印加している間に、前記1セットのワードラインに接続されている第2グループの不揮発性記憶素子のビットラインに禁止電圧を印加することによって、前記第2グループのソフトプログラミングを禁止するステップと、
前記禁止電圧を印加している間に、前記1セットのワードラインに前記第1電圧を印加することによって、前記第2グループの不揮発性記憶素子のチャネル領域をプリチャージするステップと、
前記禁止電圧を印加している間に、前記1セットのワードラインに前記第2電圧を印加することによって、前記第2グループの不揮発性記憶素子の前記チャネル領域をブーストするステップ、
をさらに備えていることを特徴とする請求項1に記載の方法。 - 前記チャネル領域をブーストするステップが、前記第1プログラミング電圧パルスを印加している間に、前記チャネル領域を第1の量だけブーストするステップと、前記第2プログラミング電圧パルスを印加している間に、前記チャネル領域を第2の量だけブーストするステップを備えていることを特徴とする請求項5に記載の方法。
- 前記複数のプログラミング電圧パルスを印加するステップが、前記1セットのワードラインに接続されている前記不揮発性記憶素子を消去する要求に応答して実行されることを特徴とする請求項1〜6のいずれか一項に記載の方法。
- 前記1セットのワードラインが、不揮発性記憶素子のブロックに接続されており、
前記第1グループの不揮発性記憶素子が、前記ブロックの第1NANDストリングであり、
前記ブロックが、前記複数のプログラミング電圧パルスを印加している間にソフトプログラミングを禁止される第2NANDストリングを備えていることを特徴とする請求項1〜7のいずれか一項に記載の方法。 - 前記1セットのワードラインに接続された前記不揮発性記憶素子が、マルチ状態フラッシュメモリセルであることを特徴とする請求項1〜8のいずれか一項に記載の方法。
- 不揮発性メモリシステムであって、
1セットのワードラインと、
前記1セットのワードラインと通信する第1グループの不揮発性記憶素子と、
前記1セットのワードラインと通信する第2グループの不揮発性記憶素子と、
前記1セットのワードライン、前記第1及び第2グループの記憶素子と通信する管理回路を備えており、
前記管理回路は、前記第2グループのソフトプログラミングを禁止しながら、前記第1グループをソフトプログラミングするために、前記1セットのワードラインに複数のプログラミング電圧パルスを印加し、前記第2グループに禁止電圧を印加し、
前記管理回路は、前記1セットのワードラインにプリチャージ電圧を印加し、その後、より高いソフトプログラミング電圧を印加することによって、各プログラミング電圧パルスを印加し、
前記プリチャージ電圧は、前記プログラミング電圧パルスのうちの少なくとも2つについて、異なるレベルで印加されることを特徴とする不揮発性メモリシステム。 - 前記複数のプログラミング電圧パルスが、第1プログラミング電圧パルスと第2プログラミング電圧パルスを備えており、
前記管理回路は、前記第1プログラミング電圧パルスの前記プリチャージ電圧を第1電圧レベルにて印加し、前記第1プログラミング電圧パルスの前記ソフトプログラミング電圧を第2電圧レベルにて印加し、
前記管理回路は、前記第2プログラミング電圧パルスの前記プリチャージ電圧を第3レベルにて印加し、前記第2プログラミング電圧パルスの前記ソフトプログラミング電圧を第4レベルにて印加し、
前記第3レベルは前記第1レベルよりも高く、前記第4レベルは前記第2レベルよりも高いことを特徴とする請求項10に記載の不揮発性メモリシステム。 - 前記第1電圧レベルと前記第2電圧レベルとの差が、前記第3電圧レベルと前記第4電圧レベルとの差と実質的に異なることを特徴とする請求項11に記載の不揮発性メモリシステム。
- 前記第1グループが第1NANDストリングであり、
前記第2グループが第2NANDストリングであり、
前記管理回路は、前記ソフトプログラミング電圧を印加しながら前記第2NANDストリングのビットラインに禁止電圧を印加することによって、前記第2NANDストリングのソフトプログラミングを禁止することを特徴とする請求項10〜12のいずれか一項に記載の不揮発性メモリシステム。
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