KR100921014B1 - 메모리 셀들의 서브세트들에 대한 개별 검증 및 추가소거를 이용한 비휘발성 메모리의 소거 - Google Patents

메모리 셀들의 서브세트들에 대한 개별 검증 및 추가소거를 이용한 비휘발성 메모리의 소거 Download PDF

Info

Publication number
KR100921014B1
KR100921014B1 KR1020077022606A KR20077022606A KR100921014B1 KR 100921014 B1 KR100921014 B1 KR 100921014B1 KR 1020077022606 A KR1020077022606 A KR 1020077022606A KR 20077022606 A KR20077022606 A KR 20077022606A KR 100921014 B1 KR100921014 B1 KR 100921014B1
Authority
KR
South Korea
Prior art keywords
subset
erase
erased
erase voltage
memory cells
Prior art date
Application number
KR1020077022606A
Other languages
English (en)
Other versions
KR20080007553A (ko
Inventor
게릿 얀 헤밍크
데루히코 카메이
Original Assignee
샌디스크 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/296,055 external-priority patent/US7403424B2/en
Application filed by 샌디스크 코포레이션 filed Critical 샌디스크 코포레이션
Publication of KR20080007553A publication Critical patent/KR20080007553A/ko
Application granted granted Critical
Publication of KR100921014B1 publication Critical patent/KR100921014B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/345—Circuits or methods to detect overerased nonvolatile memory cells, usually during erasure verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3472—Circuits or methods to verify correct erasure of nonvolatile memory cells whilst erasing is in progress, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate erasure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3477—Circuits or methods to prevent overerasing of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate erasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/18—Flash erasure of all the cells in an array, sector or block simultaneously

Abstract

비휘발성 저장소자들의 세트는, 소거를 위해서 서브세트들로 나뉘어 질 수 있는바, 이는 저장소자들이 과도 소거되고 더 빨리 소거되는 것을 방지하기 위해서이다. 저장소자들의 세트들 중 제 1 서브세트가 소거되었다고 검증될 때까지, 저장소자들의 모든 세트는 소거된다. 제 1 서브세트는 더 빨리 소거되는 저장소자들을 포함할 수 있다. 제 1 서브세트를 검증하는 것은 제 2 서브세트를 검증으로부터 배제하는 것을 포함한다. 제 1 서브세트가 소거된 것으로 검증된 이후, 제 1 서브세트에 대한 소거가 금지되는 동안에 제 2 서브세트는 후속으로 소거된다. 제 2 서브세트가 소거된 것으로 검증된 때, 저장소자들의 세트는 소거 검증된다. 저장소자들의 세트가 소거되었다고 검증하는 것은, 제 1 서브세트를 검증으로부터 배제하는 것을 포함할 수 있으며 또는 제 1 및 제 2 서브세트를 함께 검증하는 것을 포함할 수 있다. 어떤 서브세트가 소거 및 검증되고 있는지에 좌우되어, 서로 다른 스텝 사이즈들이 이용될 수 있는바, 이는 저장소자들의 세트를 좀더 효율적이며 좀더 정확하게 소거하기 위해서이다.
비휘발성 저장소자, 과도소거, 소프트 프로그래밍, 말단 메모리 셀

Description

메모리 셀들의 서브세트들에 대한 개별 검증 및 추가 소거를 이용한 비휘발성 메모리의 소거{ERASING NON-VOLATILE MEMORY USING INDIVIDUAL VERIFICATION AND ADDITIONAL ERASING OF SUBSETS OF MEMORY CELLS}
우선권 주장
본 출원은, 헤밍크(Hemink) 등에 의해서 "NON-VOLATILE MEMORY ERASE OPERATIONS WITH OVER-ERASE PROTECTION" 라는 명칭으로 2005년 3월 31일자로 미국에 출원된 가출원(가출원번호 60/667,043)의 우선권을 주장하며, 상기 가출원은 본 출원에 대한 참조로서 본 명세서에 그 전체 내용이 통합된다.
관련출원들에 대한 상호 참조
다음의 출원들은 상호 참조되며 본 출원에 대한 참조로서 본 명세서에 그 전체 내용이 통합된다.
헤밍크(Hemink) 등에 의해서 "SYSTEM FOR ERASING NON-VOLATILE MEMORY USING INDIVIDUAL VERIFICATION AND ADDITIONAL ERASING OF SUBSETS OF MEMORY CELLS" 라는 명칭으로 2005년 12월 6일자로 미국에 출원된 미국특허출원(출원번호 11/296,028 , 대리인 명부번호 SAND-01066US1).
헤밍크(Hemink) 등에 의해서 "SOFT PROGRAMMING NON-VOLATILE MEMORY UTILIZING INDIVIDUAL VERIFICATION AND ADDITIONAL SOFT PROGRAMMING OF SUBSETS OF MEMORY CELLS" 라는 명칭으로 2005년 12월 6일자로 미국에 출원된 미국특허출원(출원번호 11/295,747 , 대리인 명부번호 SAND-01066US2).
헤밍크(Hemink) 등에 의해서 "SYSTEMS FOR SOFT PROGRAMMING NON-VOLATILE MEMORY UTILIZING INDIVIDUAL VERIFICATION AND ADDITIONAL SOFT PROGRAMMING OF SUBSETS OF MEMORY CELLS" 라는 명칭으로 2005년 12월 6일자로 미국에 출원된 미국특허출원(출원번호 11/296,071 , 대리인 명부번호 SAND-01066US3).
마사키 히가시타니에 의해서 "ERASING NON-VOLATILE MEMORY UTILIZING CHANGING WORD LINE CONDITIONS TO COMPENSATE FOR SLOWER ERASING MEMORY CELLS" 라는 명칭으로 2005년 12월 6일자로 미국에 출원된 미국특허출원(출원번호 11/295,755 , 대리인 명부번호 SAND-01054US0).
마사키 히가시타니에 의해서 "SYSTEMS FOR ERASING NON-VOLATILE MEMORY UTILIZING CHANGING WORD LINE CONDITIONS TO COMPENSATE FOR SLOWER ERASING MEMORY CELLS" 라는 명칭으로 2005년 12월 6일자로 미국에 출원된 미국특허출원(출원번호 11/296,032 , 대리인 명부번호 SAND-01054US2).
본 발명은 일반적으로, 비휘발성 메모리 디바이스들을 소거하는 반도체 기술에 관한 것이다.
반도체 메모리 장치는 다양한 전자 장치에서 더욱 더 일반적으로 사용되어 왔다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대정보 단말기(PDA), 휴대용 연산 장치, 비-휴대용 연산 장치 및 기타 장치에서 사용된다. 전기적으로 소거가능하고 프로그램가능한 읽기 전용 메모리(Electrical Erasable Programmable Read Only Memory : EEPROM) 및 플래시 메모리가 가장 일반적인 비휘발성 반도체 메모리이다.
플래시 메모리 시스템의 일례는 낸드(NAND) 구조를 사용하는 바, 이는 두개의 선택 게이트들 사이에서 샌드위치되어 있으며 직렬로 정렬된 복수개 트랜지스터들을 포함한다. 상기 직렬로 정렬된 트랜지스터들과 선택 게이트들은 '낸드 스트링(NAND string)' 이라고 일컬어 진다. 도1은 하나의 낸드 스트링을 도시한 평면도이다. 도2는 도1에 도시된 구조의 등가회로이다. 도1과 도2에 도시된 낸드 스트링은, 직렬로 연결되어 있으며 제 1 선택 게이트(120)과 제 2 선택 게이트(122) 사이에서 샌드위치된 4개의 트랜지스터(100, 102, 104, 106)를 포함한다. 선택 게이트(120)는 낸드 스트링을 비트라인(126)에 연결한다. 선택 게이트(122)는 낸드 스트링을 소스라인(128)에 연결한다. 적절한 전압을 선택 라인(SGD)을 통해 제어 게이트(120CG)에 인가함으로서, 선택 게이트(120)를 제어할 수 있다. 선택 게이트(122)는, 선택 라인(SGS)을 통해 제어 게이트(122CG)에 적절한 전압을 인가함으로서 제어할 수 있다. 각각의 트랜지스터(100, 102, 104, 106)들은 제어 게이트와 플로팅 게이트를 포함하며, 이들은 메모리 셀의 게이트 엘리먼트들을 형성한다. 예를 들면, 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 갖는다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 갖는다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 갖는다. 제어 게이 트(100CG)는 워드라인(WL3)에 연결되어 있고, 제어 게이트(102CG)는 워드라인(WL2)에 연결되어 있고, 제어 게이트(104CG)는 워드라인(WL1)에 연결되어 있고, 제어 게이트(106CG)는 워드라인(WL0)에 연결되어 있다.
비록, 도1 및 도2는 하나의 낸드 스트링 내의 4개의 메모리 셀들을 도시하고 있지만, 4개의 트랜지스터를 사용하는 것은 다만 일례일 뿐이다. 낸드 스트링은 4개보다 더 적은 메모리 셀들을 가질 수 있거나 또는 4개 보다 더 많은 메모리 셀들을 가질 수 있다. 예를 들면, 어떤 낸드 스트링들은 8개의 메모리 셀들을 포함할 수 있으며, 16개, 32개 등등의 메모리 셀들을 포함할 수도 있다. 본 명세서에서 논의되는 바는 하나의 낸드 스트링 내의 메모리 셀들의 갯수를 특정하게 한정하는 것이 아니다.
낸드 구조를 사용하는 플래시 메모리 시스템의 전형적인 구성은 복수개의 낸드 스트링들을 포함할 것이다. 예를 들어 도3은, 더 많은 낸드 스트링들을 보유하고 있는 메모리 어레이에서, 3개의 낸드 스트링(202, 204, 206)을 도시한 도면이다. 도3에 도시된 각각의 낸드 스트링은 4개의 메모리 셀과 2개의 선택 트랜지스터들(또는 게이트들)을 포함한다. 예를 들어, 낸드 스트링(202)는 선택 트랜지스터들(220, 230)과 메모리 셀들(222, 224, 226, 228)을 포함한다. 낸드 스트링(204)는 선택 트랜지스터들(240, 250)과 메모리 셀들(242, 244, 246, 248)을 포함한다. 각각의 스트링은 선택 트랜지스터(예를 들면, 선택 트랜지스터 230과 선택 트랜지스터 250)에 의해 소스라인에 연결된다. 선택 라인(SGS)은 소스측(source side) 선택 게이트들을 제어하기 위해서 사용된다. 다양한 낸드 스트링들은, 선택 라인(SGD)에 의해 제어되는 선택 트랜지스터들(220, 240, 등등)에 의해 각각의 비트라인들에 연결된다. 다른 실시예들에서는, 상기 선택 라인들은 공통일 필요는 없다. 워드라인(WL3)은 메모리 셀(222)과 메모리 셀(242)의 제어 게이트들에 연결된다. 워드라인(WL2)은 메모리 셀(224)과 메모리 셀(244)의 제어 게이트들에 연결된다. 워드라인(WL1)은 메모리 셀(226)과 메모리 셀(246)의 제어 게이트들에 연결된다. 워드라인(WL0)은 메모리 셀(228)과 메모리 셀(248)의 제어 게이트들에 연결된다. 도시된 바와같이, 비트라인과 각각의 낸드 스트링은 메모리 셀 어레이의 컬럼들(columns)을 구성한다. 워드라인들(WL3, WL2, WL1, WL0)은 어레이의 로우(rows)를 구성한다. 각각의 워드라인은, 로우에 있는 각각의 메모리 셀의 제어 게이트들을 연결한다. 예를 들면, 워드라인(WL2)은 메모리 셀들(224, 244, 252)의 제어 게이트들에 연결된다.
각각의 메모리 셀은 데이터(디지탈 또는 아날로그)를 저장할 수 있다. 디지탈 데이터 1 비트를 저장할 때에, 메모리 셀의 가능한 임계전압의 범위는, 논리 데이터 "1" 과 "0"에 할당되는 2개의 범위로 나뉜다. 낸드 타입의 플래시 메모리에 관한 일 실시예에서, 메모리 셀이 소거된 이후에 임계전압은 음의 값을 가지며, 이는 논리 "1" 로 정의된다. 프로그램 동작 이후에 임계전압은 양의 값을 가지며, 이는 논리 "0" 로 정의된다. 임계전압이 음(negative)이며 제어 게이트에 0 볼트가 인가되어 읽기(read) 동작이 시도될 때, 상기 메모리 셀은 턴온되어 논리 "1" 을 저장하고 있음을 표시할 것이다. 임계전압이 양(positive)이며 제어 게이트에 0 볼트가 인가되어 읽기(read) 동작이 시도될 때, 상기 메모리 셀은 턴온되지 않을 것인 바, 이는 논리 "0"이 저장되어 있음을 나타낸다. 또한, 하나의 메모리 셀은 복수 레벨들의 정보를 저장할 수 있는데, 예를 들면, 복수 비트들의 디지털 데이터를 저장할 수 있다. 복수 레벨들의 데이터를 저장하는 경우에, 가능한 임계전압의 범위는 데이터의 레벨 갯수만큼 나뉘어 진다. 예를 들면, 네 개 레벨의 정보가 저장되는 경우, 데이터 값 "11", "10", "01", "00" 에 할당되는 네 개의 임계전압 범위들이 존재할 것이다. 낸드 타입 메모리에 관한 일 실시예에서, 소거 동작 이후의 임계전압은 음이며 "11"로 정의된다. 3개의 서로 다른 양의 임계전압들은 상태 "10", "01", "00"를 위해 사용된다.
낸드 타입 플래시 메모리에 관련된 실시예들과 그들의 동작은 다음의 미국 등록특허들/미국 특허출원들에서 제공되며, 이들 모든 등록특허들과 특허출원들은 참조로서 본 명세서에 편입된다. 미국 등록특허 US 5,570,315, US 5,774,397, US 6,046,935, US 6,456,528, 미국 특허출원 09/893,277(공개번호 US2003/0002348).
플래시 메모리 셀을 프로그래밍할 때에, 프로그램 전압은 제어 게이트에 인가되며(선택된 워드라인을 통해) 그리고 비트라인은 접지된다. p-웰로부터의 전자들이 플로팅 게이트로 주입된다. 플로팅 게이트에 전자들이 축적될 때, 플로팅 게이트는 음으로 충전되며 셀의 임계전압이 상승된다. 플로팅 게이트 전하 및 셀의 임계전압은 저장된 데이터에 대응하는 특정 상태를 나타낼 수 있다.
낸드 타입 플래시 메모리의 메모리 셀들을 소거하기 위해서, 전자들은 각 메모리 셀의 플로팅 게이트로부터 웰 영역 및 기판으로 옮겨진다. 각각의 메모리 셀의 플로팅 게이트로부터 웰 영역으로 전자들을 끌어당기기 위해서, 전형적으로 하 나 이상의 고전압(예를 들면, 16V ∼ 20V) 소거 펄스들이 웰 영역에 인가된다. 각 메모리 셀의 워드라인은 접지되거나 또는 0V 가 인가되어 터널 산화막 영역의 양단에 높은 전위를 생성하는 바, 이는 전자들을 끌어당기기 위함이다. 만일, 소거 전압 펄스의 인가 이후에도, 낸드 스트링의 각 메모리 셀이 소거되지 않는다면, 상기 펄스의 사이즈는 증가될 수 있으며, 각 메모리 셀이 소거될때 까지 낸드 스트링에 다시 인가될 수 있다. 펄스들 사이에서 소거 전압이 증가되는 양(amount)은, 통상적으로 소거 전압에 대한 스텝 사이즈(step size)라고 지칭된다.
종래 기술들을 사용하는 전형적인 소거 동작들은, 하나의 낸드 스트링 내의 메모리 셀들 사이에서 서로 다른 소거 속도(rate)들을 야기할 수 있다. 다른 셀들에 비하여, 몇몇 메모리 셀들은, 소거 상태에 대한 목적 임계전압 레벨에 더 빠르게 또는 더 늦게 도달할 수도 있다. 이러한 점은, 더 빨리 소거되는 메모리 셀들의 과소거(over-erasure)를 야기할 수도 있는데, 이는 낸드 스트링에서 더 늦게 소거되는 메모리 셀들을 충분히 소거하기 위해 인가되는 소거 전압들이, 더 빨리 소거되는 메모리 셀들에 대해 계속해서 영향을 미칠 것이기 때문이다. 따라서, 이러한 서로 다른 소거 속도들은 메모리 셀 또는 낸드 스트링의 수명을 단축시킬 수도 있다. 또한, 전형적인 소거 동작들은, 하나의 낸드 스트링의 메모리 셀들 사이에서 서로 다른(disparate) 임계전압들을 야기할 수 있다. 즉, 하나 이상의 소거 전압 펄스들이 인가된 이후에, 낸드 스트링의 하나 이상의 메모리 셀들은, 상기 스트링의 다른 메모리 셀들 또는 디바이스의 다른 메모리 셀들과 비교했을 때, 서로 다른 임계전압을 가질 수도 있다. 이러한 효과를 극복하기 위해서, 소거 이후에 하나 이 상의 메모리 셀들의 임계전압들을 조정하는 기술(일반적으로 소프트 프로그래밍이라고 지칭됨)이 사용되어 왔다. 소프트 프로그래밍은, 상대적으로 낮은 프로그램 전압(실제 프로그래밍에 사용되는 것보다는 낮은 전압)을 하나 이상의 메모리 셀들에 인가하는 것을 포함한다. 통상적으로, 소프트 프로그래밍은, 프로그램 전압을 일련의 펄스들로서 인가하는 것을 포함하는바, 이러한 일련의 펄스들은 프로그램 전압 펄스들을 각각 인가할 때 마다 스텝 사이즈 만큼씩 증가한다. 소프트 프로그래밍은 메모리 셀들의 임계전압들을 상승시키는바, 이는 소거된 메모리 셀들 집단의 임계전압 분포를 좁히거나 및/또는 상승시키기 위함이다. 하지만, 소프트 프로그래밍은 프로그램 시간 및 소거 시간을 증가시킬 수도 있다.
더 나아가, 통상적인 소프트 프로그래밍은, 서로 다른 메모리 셀들 간의 서로 다른 특성들로 인한 소정의 효과들을 경험할 수도 있다. 느리게 소거될 수도 있는 메모리 셀들은, 또한 느리게 소프트 프로그래밍될 수도 있다. 이와같이 더 느리게 소프트 프로그래밍되는 셀들은, 소프트 프로그래밍이 끝난 시점에서, 낸드 스트링의 다른 셀들에 비해서 더 낮은 소거 임계전압들을 가질 수 있다.
본 발명은, 좀더 일관된(consistent) 소거 임계전압을 제공하는 방식으로, 비휘발성 메모리 디바이스들을 소거 및/또는 소프트 프로그래밍하는 기술에 관한 것이다. 본 발명의 일실시예에 따르면, 소거 및 소프트 프로그래밍 동작 동안에, 하나 이상의 메모리 셀들의 소거 행동(behavior) 및 소프트 프로그래밍 행동의 개별적인 특성들을 고려한 시스템이 제공된다.
비휘발성 저장소자들(예를 들면, 낸드 스트링)은, 소거를 위해서 서브세트들로 나뉘어 질 수 있는바, 이는 더 빨리 소거되는 저장소자들이 과도 소거되는 것을 방지하기 위해서이다. 저장소자들의 세트들 중 제 1 서브세트가 소거되었다고 검증될 때까지, 저장소자들의 모든 세트는 소거된다. 제 1 서브세트는 더 빨리 소거되는(faster erasing) 저장소자들을 포함할 수 있다. 제 1 서브세트를 검증하는 것은 제 2 서브세트를 검증으로부터 배제하는 것을 포함한다. 제 1 서브세트가 소거된 것으로 검증된 이후, 제 1 서브세트에 대한 소거는 금지되는 반면에 제 2 서브세트가 또한 소거된다. 제 2 서브세트가 소거된 것으로 검증된 때, 저장소자들의 세트는 소거 검증된다. 저장소자들의 세트가 소거되었다고 검증하는 것은, 제 1 서브세트를 검증으로부터 배제하는 것을 포함할 수 있으며 또는 제 1 및 제 2 서브세트를 함께 검증하는 것을 포함할 수 있다. 어떤 서브세트가 소거 및 검증되고 있는지에 좌우되어, 서로 다른 스텝 사이즈들이 이용될 수 있는바, 이는 저장소자들의 세트를 좀더 효율적이며 좀더 정확하게 소거하기 위해서이다.
비휘발성 저장소자들은, 소프트 프로그래밍을 위해서 서브세트들로 나뉘어 질 수 있는바, 이는 느리게 소프트 프로그래밍되는 저장소자들을 좀더 확실히(more fully) 소프트 프로그래밍하기 위해서이다. 저장소자들의 전체 세트는 소프트 프로그래밍 되었다고 검증될 때까지(또는, 제 2 서브세트가 검증으로부터 배제하는 동안에 제 1 서브세트가 소프트 프로그래밍되었다고 검증될 때까지), 소프트 프로그래밍된다. 상기 세트가 소프트 프로그래밍되었다고 검증된 이후, 저장소자들의 제 1 서브세트에 대한 후속 소프트 프로그래밍이 금지되는 동안에 저장소자들의 제 2 서브세트는 추가로 소프트 프로그래밍된다. 제 2 서브세트는 더 느리게 소프트 프로그래밍되는 저장소자들을 포함할 수 있다. 이후, 제 1 서브세트가 검증으로부터 배제되는 동안에 상기 제 2 서브세트에 대한 소프트 프로그래밍 검증이 수행될 수 있다. 제 2 서브세트에 대한 검증 및 소프트 프로그래밍은, 제 2 서브세트가 소프트 프로그래밍되었다고 검증될 때까지 계속될 수 있다. 소프트 프로그래밍 신호의 사이즈를 증가시키기 위해서 서로 다른 스텝 사이즈들이 사용될 수 있는바, 이는 어떤 서브세트가 소프트 프로그래밍 및 검증되고 있는지에 따라 좌우된다. 일 실시예에서는, 본 명세서에서 서술된 기법들에 따른 소거 이후에, 본 명세서에서 서술된 기법들에 따른 소프트 프로그래밍이 후속하여 수행된다.
일 실시예에서, 비휘발성 메모리를 소거하는 방법이 제공되는바, 이는 비휘발성 저장소자들의 세트에 대한 소거를 인에이블(enable) 하는 단계를 포함한다. 비휘발성 저장소자들의 세트의 제 1 서브세트 및 제 2 서브세트에 대한 소거가 인에이블된다. 이후, 비휘발성 저장소자들의 제 1 서브세트 및 제 2 서브세트에 대한 소거가 인에이블된 동안에 하나 이상의 소거 전압 펄스들이 상기 세트에 인가된다. 이러한 펄스들은 제 1 서브세트가 소거되었다고 검증될 때까지 인가된다. 제 1 서브세트가 소거되었다고 검증된 이후, 제 1 서브세트에 대한 추가 소거가 금지되는 동안에 제 2 서브세트에 대한 소거가 다시 한번 인에이블된다. 이후, 제 1 서브세트는 소거가 금지되고 제 2 서브세트는 소거가 인에이블된 동안에, 하나 이상의 추가 소거 전압 펄스들이 상기 세트에 인가된다. 추가 소거 전압 펄스들은 제 2 서브세트가 소거되었다고 검증될 때까지 인가된다.
일실시예에서, 비휘발성 저장소자들의 세트 및 상기 비휘발성 저장소자들의 세트와 통신하는 관리회로를 포함하여 이루어진, 비휘발성 메모리 시스템이 제공된다. 상기 세트는 비휘발성 저장소자들의 제 1 서브세트 및 제 2 서브세트를 포함한다. 관리회로는 소정의 기법을 이용하여 상기 세트를 소거하는 바, 상기 소정의 기법은, 상기 세트의 각각의 비휘발성 저장소자가 소거 가능해진 동안에 소거 전압을 상기 세트에 인가하는 단계, 상기 제 2 서브세트가 검증으로부터 배제된 동안에 상기 제 1 서브세트가 소거되었는지를 검증하는 단계, 상기 제 1 서브세트가 소거되었다고 검증될 때까지 상기 인가 단계 및 상기 검증 단계를 반복하는 단계를 포함한다. 제 1 서브세트가 소거되었다고 검증된 이후에, 관리회로는 제 1 서브세트에 대한 소거를 금지시키고 제 2 서브세트에 대한 소거를 인에이블한다. 이후, 관리회로는, 제 2 서브세트에 대한 소거가 인에이블되고 제 1 서브세트에 대한 소거는 금지된 동안에 소거 전압을 상기 세트에 인가하며, 그리고 상기 관리회로는 상기 제 2 서브세트가 소거되었는지를 검증함으로써, 비휘발성 저장소자들의 세트가 소거되었는지를 검증한다.
일 실시예에서, 비휘발성 메모리를 소프트 프로그래밍하는 방법이 제공되는 바, 상기 방법은, 하나 이상의 소프트 프로그래밍 펄스들을, 상기 세트가 소프트 프로그래밍되었다고 검증될 때까지, 상기 비휘발성 저장소자들의 세트에 인가하는 단계를 포함한다. 세트가 소프트 프로그래밍되었다고 검증된 이후에, 비휘발성 저장소자들의 세트의 제 1 서브세트는 소프트 프로그래밍이 금지되며, 제 1 서브세트에 대한 소프트 프로그래밍이 금지된 동안 하나 이상의 추가 소프트 프로그래밍 펄스들이 비휘발성 저장소자들의 세트의 제 2 서브세트에 인가된다. 일실시예에서, 소프트 프로그래밍은 전술한 바와같은 소거 이후에 수행된다.
본 발명의 또 다른 실시예에 따르면, 비휘발성 저장소자들의 세트 및 상기 비휘발성 저장소자들의 세트와 통신하는 관리회로를 포함하여 이루어지는 비휘발성 메모리 시스템이 제공된다. 상기 세트는 비휘발성 저장소자들의 제 1 서브세트와 비휘발성 저장소자들의 제 2 서브세트를 포함한다. 상기 관리회로는, 상기 세트내의 각각의 비휘발성 저장소자에 소프트 프로그래밍 전압을 인가함으로써 상기 비휘발성 저장소자들의 세트를 소프트 프로그래밍하며, 상기 세트가 소프트 프로그래밍되었는지를 검증한다. 관리회로는 비휘발성 저장소자들의 세트가 소프트 프로그래밍되었다고 검증될 때까지, 상기 인가 및 검증을 반복한다. 상기 세트가 소프트 프로그래밍되었다고 검증된 이후에, 관리회로는 비휘발성 저장소자들의 제 1 서브세트 내의 각각의 비휘발성 저장소자에 소프트 프로그래밍 전압을 인가하며, 그리고 제 2 서브세트가 검증으로부터 배제되는 동안에 비휘발성 저장소자들의 제 1 서브세트가 소프트 프로그래밍되었는지를 검증한다.
본 발명의 다른 특징들, 양상들, 목적들은 발명의 상세한 설명, 도면, 청구항들을 참조하여 설명된다.
도1은 낸드 스트링의 평면도이다.
도2는 도1에 도시된 낸드 스트링의 등가회로를 도시한 도면이다.
도3은 3개의 낸드 스트링에 관한 회로도이다.
도4는 본 발명에 따른 다양한 양상들이 구현될 수 있는 비휘발성 메모리 시스템의 일 실시예에 관한 블록도면이다.
도5는 메모리 어레이의 예시적인 구조를 도시한 도면이다.
도6은 본 발명의 다양한 실시예들에 따라, 선택된 워드라인에 인가될 수 있는 예시적인 프로그램 전압신호, 검증 전압신호를 도시한 도면이다.
도7은 프로그램 동작을 수행하는 예시적인 순서도이다.
도8은 메모리 셀들 그룹의 예시적인 임계전압 분포들을 도시한 도면이다.
도9는 2 비트의 데이터를 저장하는 메모리 셀들 그룹의 예시적인 임계전압 분포들을 도시한 도면이다.
도10은 종래기술에 따른 소거 동작을 수행하기 위한 예시적인 바이어스 조건들을 도시한 테이블이다.
도11은 이상적인 소거 동작 동안에 낸드 스트링의 여러 부분들에서의 전압들을 도시한 도면이다.
도12는 낸드 스트링의 단면을 도시한 도면으로 낸드 스트링내에서 용량적으로 결합된 다양한 전압들을 도시한 도면이다.
도13은 소거 동작 동안에 낸드 스트링의 말단 메모리 셀들의 다양한 전압들을 도시한 도면이다.
도14A 및 도14B는 소거 동작이 완료된 이후에 낸드 스트링의 말단 메모리 셀들 및 안쪽 메모리 셀들에 대한 개별적인 임계전압 분포들을 예시한 도면이다.
도15는 본 발명의 일실시예에 따라 비휘발성 저장소자들의 세트를 소거하기 위한 순서도이다.
도16은 본 발명의 일실시예에 따라 비휘발성 저장소자들의 세트를 소거 및 소거 검증하기 위한 바이어스 조건들을 도시한 테이블이다.
도17A 내지 도17C는 본 발명의 일실시예에 따른 소거 동작 동안에 다양한 지점에서 낸드 스트링의 말단 메모리 셀들 및 안쪽 메모리 셀들의 임계전압 분포들을 예시한 도면이다.
도18A 및 도18B는 본 발명의 일실시예에 따른 소거 전압 신호들을 도시한 도면이다.
도19는 본 발명의 일실시예에 따른 도15에서 단계 456을 수행하는 순서도이다.
도20은 종래기술에 따른 소프트 프로그래밍 이후에 낸드 스트링의 말단 메모리 셀들 및 안쪽 메모리 셀들의 임계전압 분포들을 예시적으로 도시한 도면이다.
도21은 본 발명의 일실시예에 따라 비휘발성 저장소자들의 세트를 소프트 프로그래밍하는 순서도이다.
도22는 본 발명의 일실시예에 따라 비휘발성 저장소자들의 세트를 소프트 프로그래밍하고 상기 소프트 프로그래밍의 검증하기 위한 바이어스 조건들을 도시한 테이블이다.
도23은 본 발명의 일실시예에 따른 소프트 프로그래밍 이후에, 낸드 스트링의 말단 메모리 셀들 및 안쪽 메모리 셀들의 임계전압 분포들을 예시적으로 도시한 도면이다.
도4는 본 발명의 하나 이상의 실시예들을 구현하기 위해 사용될 수 있는 플래시 메모리 시스템의 일실시예에 관한 블록도이다. 다른 시스템 들 및 구현예들이 사용될 수도 있다. 메모리 셀 어레이(302)는 컬럼 제어회로(304), 로우 제어회로(306), C-소스 제어회로(310) 그리고 p-웰 제어회로(308)에 의해 제어된다. 컬럼 제어회로(304)는 메모리 셀 어레이(302)의 비트라인들에 연결되어 있는 바, 이는 메모리 셀들에 저장된 데이터를 읽고, 프로그램 동작 동안에 메모리 셀들의 상태를 결정하고, 그리고 프로그래밍을 증진시키거나 또는 프로그래밍을 금지하기 위해서 비트라인들의 전위 레벨들을 제어하기 위해서이다. 로우 제어회로(306)는 워드라인들에 연결되어 있는 바, 이는 워드라인들 중에서 하나를 선택하고, 읽기 전압을 인가하고, 컬럼 제어회로(304)에 의해 제어되는 비트라인의 전위레벨들과 결합된 프로그램 전압들을 인가하고, 그리고 소거전압을 인가하기 위해서이다. C-소스 제어회로(310)는, 메모리 셀에 연결된 공통 소스 라인(Common source line)(도5에서 'C-소스' 라고 표기됨)을 제어한다. p-웰 제어회로(308)는 p-웰 전압을 제어한다.
메모리 셀들에 저장된 데이터는 컬럼 제어회로(304)에 의해 읽혀지며 그리고 데이터 입출력 버퍼(312)를 통해 외부 입출력 라인(External I/O Line)들로 출력된다. 메모리 셀에 저장될 프로그램 데이터는 외부 입출력 라인들을 통해 데이터 입출력 버퍼(312)로 입력되며 그리고 컬럼 제어회로(304)로 전달된다. 외부 입출력 라인들은 제어기(controller)(318)에 연결된다.
플래시 메모리 디바이스를 제어하기 위한 명령 데이터는 제어기(318)로 입력 된다. 명령 데이터는 어떤 동작이 요구되고 있는지를 플래시 메모리에게 알려준다. 입력된 명령은 상태머신(state machine)(316)으로 전달되는 바, 상태머신은 제어회로부(control circuitry)(315)의 일부이다. 상태머신(316)은 컬럼 제어회로(304), 로우 제어회로(306), C-소스 제어회로(310), p-웰 제어회로(308) 그리고 데이터 입출력 버퍼(312)를 제어한다. 상태머신(316)은 또한, READY/BUSY, PASS/FAIL 과 같은 플래시 메모리의 상태 데이터를 출력할 수 있다.
제어기(318)는 개인 컴퓨터, 디지털 카메라, PDA(Personal Digital Assistant) 등등과 같은 호스트 시스템과 연결되어 있거나 또는 연결될 수 있다. 제어기는 호스트와 통신하는바, 호스트는 메모리 어레이(302)에 데이터를 저장하거나 또는 메모리 어레이(302)로부터 데이터를 독출하라는 것과 같은 명령들을 시동하거나 또는 이러한 데이터를 제공하거나 수신한다. 제어기(318)는 이러한 명령들을, 명령회로(314)에 의해 번역되거나 수행될 수 있는 명령 신호들로 변환하는 바, 명령회로(314)는 제어회로부(315)의 일부이다. 명령회로(314)는 상태머신(316)과 통신한다. 제어기(318)는 전형적으로 버퍼 메모리를 포함하고 있는데 이는, 메모리 어레이에 사용자 데이터를 쓰거나 또는 메모리 어레이부터 사용자 데이터를 읽기 위해서이다.
예시적인 메모리 시스템은 하나의 집적회로를 포함하여 이루어지는데, 상기 집적회로는 제어기(318)와 하나 또는 이상의 집적회로 칩들을 포함하며, 이들 각각은 메모리 어레이 및 연관된 제어회로, 입출력 회로 그리고 상태머신 회로들을 포함한다. 메모리 어레이들과 시스템의 제어 회로들을 하나 이상의 집적회로 칩들에 함께 집적하는 것이 요즘 추세이다. 메모리 시스템은 호스트 시스템의 일부로서 내장될 수도 있으며, 또는 호스트 시스템들에 착탈 가능하게 삽입되는(removable inserted) 메모리 카드(또는 다른 패키지)내에 포함될 수도 있다. 이러한 카드는 전체 메모리 시스템(예를 들면, 상기 제어기를 포함하는)을 포함할 수도 있으며 또는 관련된 주변회로들(제어기 또는 제어기능이 호스트 내에 내장된)와 메모리 어레이만을 포함할 수도 있다. 따라서, 상기 제어기는 호스트에 내장될 수도 있으며 또는 착탈식 메모리 시스템에 포함될 수도 있다.
도5를 참조하면, 메모리 셀 어레이(302)의 예시적인 구조가 도시되어 있다. 일례로서, 1024 개의 블록들로 나뉘어진 하나의 낸드 플래시 EEPROM 이 설명된다. 각각의 블록에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에서 상기 블록은, 동시에 소거되는 셀들의 가장 작은 단위가 된다. 이러한 일례에서, 각각의 블록내에는 8512 개의 컬럼들이 존재한다. 전형적으로, 각각의 블록은 다수의 페이지들(pages)로 나뉘어지는바, 이들은 프로그래밍의 단위가 될 수 있다. 데이터를 프로그래밍을 하는 다른 단위들 역시 가능하며 고려될 수 있다. 일 실시예에서, 개개의 페이지들은 세그먼트들(segments)로 나뉘어 질 수 있으며, 이러한 세그먼트들은 가장 작은 갯수의 셀들을 포함할 수도 있는바, 이러한 셀들은 기본 프로그래밍 동작으로서 한번에 쓰여진다. 일반적으로, 데이터의 하나 이상의 페이지들이 메모리 셀들의 하나의 로우에 저장된다.
도5에 도시된 일례에서, 각각의 블록내에는, 짝수 컬럼들과 홀수 컬럼들로 구분된 8512 개의 컬럼들이 존재한다. 비트라인들 역시 짝수 비트라인들(BLe)과 홀 수 비트라인들(BLo)로 구분된다. 홀수/짝수 비트라인 구조에서, 공통 워드라인을 따라 있으며 홀수 비트라인들에 연결된 메모리 셀들이 한번에(at one time) 프로그래밍되며, 공통 워드라인을 따라 존재하며 짝수 비트라인들에 연결된 메모리 셀들이 다른 한번에(at another time) 프로그래밍된다. 도5를 참조하면, 직렬로 연결된 4개의 메모리 셀들이 하나의 낸드 스트링을 구성하고 있음을 알 수 있다. 비록, 4개의 셀들이 각각의 낸드 스트링에 포함되어 있다고 도시되어 있지만, 4개보다 더 많거나 더 적은 갯수(예를 들면, 16, 32 등)의 셀들이 사용될 수 있다. 낸드 스트링의 한쪽 터미널은 제 1 선택 트랜지스터(또는 게이트)(선택 게이트 드레인 라인 SGD에 연결된)를 통해 대응하는 비트라인에 연결되어 있으며, 다른 한쪽 터미널은 제 2 선택 트랜지스터(선택 게이트 소스 라인 SGD에 연결됨)를 통해 C-소스에 연결되어 있다.
다른 실시예에서는, 비트라인들이 홀수 및 짝수 비트라인들로 구분되어 있지 않다. 이러한 구조들은 통상적으로 모든 비트라인 구조(all bit line architectures) 라고 지칭된다. 이러한 모든 비트라인 구조에서는, 읽기 동작 및 프로그래밍 동작 동안에, 블록의 모든 비트라인들이 동시에 선택된다. 공통 워드라인을 따라 있으며 임의의 비트라인에 연결된 메모리 셀들이, 동시에 프로그래밍된다.
본 발명의 일실시예에 따른 읽기 동작과 프로그래밍 동작 동안에, 4256 개의 메모리 셀들이 동시에 선택된다. 선택된 메모리 셀들은 동일한 워드라인(예를 들면, WL2-i)을 가지며 그리고 같은 종류(예를 들면, 짝수 비트라인들)의 비트라인을 갖는다. 따라서, 532 바이트의 데이터가 동시에 읽혀지거나 프로그램될 수 있다. 동시에 읽혀지거나 프로그램될 수 있는 이러한 532 바이트의 데이터는 논리 페이지(logical page)를 구성한다. 그러므로, 이러한 실시예에서는, 하나의 블록은 적어도 8개의 페이지들을 저장할 수 있다. 각각의 메모리 셀이 2 비트의 데이터(예를 들면, 다중-레벨 셀)를 저장할 때, 하나의 블록은 16 페이지들을 저장한다. 다른 사이즈들의 블록들 및 페이지들 역시 이러한 실시예에서 사용될 수도 있다. 또한, 도4 및 도5에 도시된 구조와는 다른 구조들이 실시예들을 구현하기 위해서 사용될 수도 있다.
읽기 동작과 검증 동작에서, 선택된 블록의 선택 게이트들은 하나 이상의 선택 전압들로 상승되며 그리고 선택된 블록의 선택되지 못한 워드라인들(예를 들면, WL0, WL1, WL3)은 읽기 패스 전압(read pass voltage)(예를 들면, 4.5 볼트)으로 상승되어 트랜지스터들을 패스 게이트와 같이 동작하도록 만든다. 선택된 블록의 선택된 워드라인(예를 들면, WL2)은 기준 전압에 연결되며, 이러한 기준 전압의 레벨은 각각의 읽기 동작과 검증 동작에 특정된 레벨인데, 이는 관심있는 메모리 셀의 임계전압이 이러한 기준 전압 레벨보다 높은지 낮은지를 결정하기 위해서이다. 예를 들면, 1 비트 메모리 셀의 읽기 동작에서, 선택된 워드라인(WL2)은 접지되며, 따라서 임계전압이 0 볼트보다 높은지 아닌지가 검출된다. 1 비트 메모리 셀의 검증 동작에서, 선택된 워드라인(WL2)이 예를 들어, 0.8 볼트에 연결되면, 프로그래밍 프로세스로서 임계전압이 0.8 볼트에 도달하였는지 아닌지가 검증된다. 소스와 p-웰은, 읽기와 검증 동작동안에 0 볼트이다. 선택된 비트라인들(BLe)은 예를 들어 0.7 볼트로 선행 충전된다. 만일, 임계전압이 읽기 레벨 또는 검증 레벨보다 높다면, 관심있는 비트라인(BLe)의 전위 레벨은 하이(high) 레벨을 유지하는 바, 이는 도통되지 않은(non-conductive) 관련 메모리 셀 때문이다. 다른 한편으로는, 만일 임계전압이 읽기 또는 검증 레벨보다 낮다면, 관심있는 비트라인(BLe)의 전위는 낮은(low) 레벨(예를 들면, 0.5 볼트 이하)로 감소하는 바, 이는 도통된(conductive) 메모리 셀 때문이다. 메모리 셀의 상태는, 비트라인에 연결되어 있으며 비트라인의 결과적인 전압을 감지하는 감지 증폭기에 의해 검출된다. 메모리 셀이 소거되느냐 또는 프로그램되느냐의 차이점은, 음의 순(net) 전하가 플로팅 게이트에 저장되었느냐 아니냐에 의존한다. 예를 들어 만일, 음의 전하가 플로팅 게이트에 저장되면, 임계전압은 더 높아지게 되며 트랜지스터는 증가형 동작 모드(enhancement mode of operation)에 있게 된다.
본 발명의 일 실시예에서 메모리 셀을 프로그래밍할 때에, 드레인과 p-웰은 0 볼트를 인가받는 반면에 제어 게이트는, 증가된 크기들(magnitudes)을 갖는 일련의 프로그래밍 펄스들을 입력받는다. 일실시예에서, 일련의 펄스들의 크기는 12 볼트에서 24 볼트 사이의 범위를 갖는다. 다른 실시예에서는, 펄스들의 범위는 변할 수 있으며, 예를 들면, 12 볼트 이상의 시작 레벨을 가질 수 있다. 메모리 셀을 프로그래밍 하는 동안에, 프로그래밍 펄스들 사이의 기간들(periods)에서 검증동작들이 수행된다. 즉, 병렬로 프로그래밍되는 셀들의 그룹에 속한 각 셀들의 프로그래밍 레벨은, 각각의 프로그래밍 펄스 사이에서 판독되어 그것이 검증레벨에 도달했는가 또는 검증레벨보다 더 큰가가 판별되는데, 검증레벨은 셀들이 프로그래밍되어 질 레벨이다. 프로그래밍을 검증하는 하나의 수단은, 특정한 비교 지점에서의 도통을 테스트하는 것이다. 충분히 프로그램되었다고 검증된 셀들은 록 아웃(lock out)되는 바, NAND 셀에서 예를 들면, 모든 후속 프로그래밍 펄스들에 대해서 비트라인 전압을 0 부터 Vdd(예를 들면, 2.5 볼트)까지 증가시킴으로써, 이러한 셀들에 대한 프로그래밍 프로세스를 종료한다. 몇몇 케이스에서는, 펄스들의 갯수가 제한될 것이며(일례로 20개의 펄스들) 그리고 소정의 메모리 셀이 마지막 펄스에 의해서 충분히 프로그램되지 않는다면, 에러가 추정된다. 몇몇 구현예에서는, 메모리 셀들은 프로그래밍전에 소거된다(블록단위 또는 다른 단위로).
도6에는 본 발명의 일실시예에 따른 프로그램 전압 신호가 도시되어 있다. 이 신호는 증가하는 크기들을 갖는 펄스들의 세트를 가지고 있다. 펄스들의 크기는, 기 설정된 스텝 사이즈에 의해 각 펄스마다 증가한다. 복수 비트들의 데이터를 저장하는 메모리 셀들을 포함하는 일 실시예에서, 예시적인 스텝 사이즈는 0.2 볼트(또는 0.4 볼트)이다. 각각의 프로그램 펄스들 사이에는 검증 펄스들이 존재한다. 도6의 신호는 4개의 상태를 갖는 메모리 셀을 가정한 것이며, 따라서, 3개의 검증 펄스들을 포함하고 있다. 예를 들면, 프로그래밍 펄스들(330과 332) 사이에는 3개의 연속적인 검증 펄스들이 있다. 첫번째 검증 펄스(334)는 0 볼트의 검증 전압 레벨로 도시되어 있다. 두번째 검증 펄스(336)는 두번째 검증 전압 레벨에서 상기 첫번째 검증 펄스를 후속한다. 세번째 검증 펄스(338)는 세번째 검증 전압 레벨에서 상기 두번째 검증 펄스를 후속한다. 8개 상태의 데이터를 저장할 수 있는 다중 상태 메모리 셀은, 7개의 비교 지점들에서의 검증 동작들의 수행을 필요로 할 수도 있다. 따라서, 2개의 연속적인 프로그래밍 펄스들 사이에서 7개의 검증동작들을 수행하기 위해 7개의 검증 펄스들이 차례로 인가된다. 7개의 검증 동작들에 기초하여, 시스템은 메모리 셀들의 상태를 판단할 수 있다. 검증에 관한 시간 부담을 줄이는 한 가지 방법으로 좀 더 효율적인 검증 프로세스를 사용할 수 있으며, 예를 들어, "Smart Verify for Multi-State Memories" 라는 명칭으로 2002년 12월 5일자로 미국에 출원된 미국특허출원(출원번호 10/314,055); "Method for Programming of Multi-State Non-Volatile Memory Using Smart Verify" 라는 명칭으로 2005년 10월 27일자로 미국에 출원된 미국특허출원(출원번호 11/259,799, 대리인 명부번호 SAND-1051US1); "Apparatus for Programming of Multi-State Non-Volatile Memory Using Smart Verify" 라는 명칭으로 2005년 10월 27일자로 미국에 출원된 미국특허출원(출원번호 11/260,658, 대리인 명부번호 SAND-1051US0) 에 개시된 내용이 그러하며, 상기의 모든 출원들은 본 발명에 대한 참조로서 본 명세서에 전체로서 편입된다.
전술한 읽기 동작 및 검증 동작은 해당 기술분야에서 공지된 기술에 따라서 수행된다. 따라서, 상세히 설명된 많은 부분들이 당업자에 의해 변경될 수 있다.
도7은 본 발명의 일실시예에 따라 비휘발성 메모리를 프로그래밍하는 방법을 서술한 순서도이다. 프로그램되어질 메모리 셀들은 단계 340에서 소거된다. 단계 340은, 프로그램되어질 셀들보다 더 많은 메모리 셀들을 소거하는 것(예를 들어, 블록단위 또는 다른 단위로)을 포함할 수 있다. 단계 342에서, 소거된 메모리 셀들에 대한 소거된 임계 전압들의 분포를 좁히기 위해 소프트 프로그래밍이 수행된다. 몇몇 메모리 셀들은, 소거 프로세스를 수행한 결과, 필요 이상으로 더 깊은(deep) 소거 상태에 있을 수도 있다. 소프트 프로그래밍 과정에서는, 소거된 메모리 셀들의 임계전압을 소거 검증 레벨에 더 가깝게 이동시키기 위해서, 작은 프로그래밍 펄스들이 인가될 수 있다. 도7의 단계 350에서, 제어기(318)에 의해 발행된 "데이터 로드" 명령 ("data load" command)이 명령회로(314)로 입력되어, 데이터가 데이터 입력/출력 버퍼(312)로 입력되도록 한다. 상기 입력 데이터는 명령으로서 인식되며 상태 머신(316)에 의해 래치되는데, 이는 명령 래치 신호(미도시)가 명령회로(314)로 입력되기 때문이다. 단계 352에서, 페이지 어드레스를 가리키는 어드레스 데이터가, 제어기(318) 또는 호스트로부터 로우 제어기 또는 디코더(306)로 입력된다. 상기 입력된 데이터는 페이지 어드레스로 인식되며 상태 머신(316)을 통해 래치되는데, 명령회로(314)로 입력되는 어드레스 래치 신호의 영향을 받는다. 단계 354에서, 어드레스된 페이지에 대한 프로그램 데이터의 페이지가, 프로그래밍을 위해 데이터 입/출력 버퍼(312)로 입력된다. 예를 들면, 일실시예에서 532 바이트의 데이터가 입력될 수 있다. 이러한 데이터는, 선택된 비트라인들을 위해서, 적절한 레지스터들에서 래치될 수 있다. 어떤 실시예들에서는, 상기 데이터는 또한, 선택된 비트라인들을 위한 제 2 레지스터에서 래치되어 검증 동작들에서 사용된다. 단계 356에서, "프로그램" 명령이 제어기(318)에 의해 발행되어 데이터 입력/출력 버퍼(312)로 입력된다. 상기 "프로그램" 명령은, 명령 회로들(314)로 입력되는 명령 래치 신호를 통해 상태 머신(316)에 의해 래치된다.
단계 354에서 래치된 데이터는, "프로그램" 명령에 의해 트리거되어, 선택된 메모리 셀들에 프로그램되어질 것인바, 이는 적절한 워드라인에 인가되는 도6에 도시된 계단모양(stepped)의 펄스들을 사용하는 상태머신에 의해 제어된다. 단계 358에서, 선택된 워드라인에 인가되는 프로그래밍 펄스 전압 레벨인 Vpgm은, 시작 펄스(예를 들어, 12 볼트)로 초기화되며 그리고 상태 머신(316)에 의해 유지되는 프로그램 카운터 PC는 0으로 초기화된다. 단계 360에서, 프로그램 전압 펄스(Vpgm)가 선택된 워드라인에 인가된다.
만일, 특정 데이터 래치에 논리 "0" 이 저장되어 대응하는 메모리 셀이 프로그램되어야만 함을 나타낸다면, 대응하는 비트라인은 접지된다. 다른 한편으로, 특정 데이터 래치에 논리 "1" 이 저장되어 대응하는 메모리 셀이 현재의 데이터 상태를 그대로 유지해야 함을 나타낸다면, 대응하는 비트라인은 프로그래밍을 금지하도록 VDD에 연결된다.
단계 362에서, 선택된 메모리 셀들의 상태가 검증된다. 만일, 선택된 셀의 타겟 임계전압이 적절한 레벨에 도달했음이 검출되면, 대응하는 데이터 래치에 저장되어 있는 데이터가 논리 "1" 로 바뀐다. 만일, 선택된 셀의 타겟 임계전압이 적절한 레벨에 도달하지 않았음이 검출되면, 대응하는 데이터 래치에 저장되어 있는 데이터는 바뀌지 않는다. 이러한 방식에 의해, 대응하는 데이터 래치에 논리 '1'이 저장되어 있는 비트라인은 프로그래밍될 필요가 없다. 모든 데이터 래치들이 논리 '1'을 저장하고 있을 때, 상기 상태머신은 선택된 모든 셀들이 프로그래밍되었다는 것을 인지한다. 단계 364에서, 모든 데이터 래치들이 논리 '1'을 저장하고 있는지가 체크된다. 만일, 그렇다면(즉, 논리 '1'을 저장하고 있다면), 프로그래밍 프로세스는 완료되며 성공적인 것이 되는데, 이는 선택된 모든 메모리 셀들이 프로그래밍되었으며, 그리고 타겟 상태에 있음이 검증되었기 때문이다. 단계 366에서, "PASS" 라는 상태(status)가 보고된다.
만일 단계 364에서, 데이터 래치들 모두가 논리 '1'을 저장하고 있는 것은 아니다 라고 결정되면, 상기 프로그래밍 프로세스는 계속된다. 단계 368에서, 프로그램 제한 값(limit value)에 대해서, 프로그램 카운터(Program Counter : PC)가 체크된다. 프로그램 제한 값은 일례로서 20 이 될 수 있다. 하지만, 다른 값들이 다양한 구현예들에서 사용될 수 있다. 만일, 프로그램 카운터(PC)가 적어도(not less than) 20 이라면, 성공적으로 프로그래밍되지 않은 비트들의 갯수가 소정 갯수와 같은지 또는 소정 숫자보다 작은지가, 단계 369에서 결정된다. 만일, 성공적으로 프로그래밍되지 않은 비트들의 갯수가 소정 숫자와 같거나 또는 소정 숫자보다 작다면, 상기 프로그래밍 프로세는 패스된 것으로 플래그되며(flagged), "패스" 라는 상태가 단계 371에서 보고된다. 성공적으로 프로그래밍되지 않은 비트들은 읽기 프로세스 동안에 에러 보정을 이용하여 정정될 수 있다. 하지만, 만일, 성공적으로 프로그래밍되지 않은 비트들의 갯수가 소정 갯수보다 크다면, 상기 프로그래밍 프로세스는 실패된 것으로 플래그되며(flagged), "실패" 라는 상태가 단계 370에서 보고된다. 만일, 프로그램 카운터가 20 보다 작다면, Vpgm 레벨이 스텝 사이즈만큼 증가되며 그리고 프로그램 카운터는 단계 372 에서 증분된다. 단계 372 이후에, 상기 프로세스 루프(loop)는 단계 360 으로 되돌아가서 다음 Vpgm 펄스가 인가된다.
도7에 도시된 순서도는 이진 저장소자에 적용될 수 있는 단일-경로(single-pass) 프로그래밍 방법을 도시한 것이다. 다중-레벨 저장소자에 적용될 수 있는 2개의 경로(two-pass) 프로그래밍 방법에서는, 예를 들면, 도7의 순서도의 단일 반복(single iteration) 내에서 다중 프로그래밍 또는 검증 단계들이 사용될 수도 있다. 프로그래밍 동작의 각각의 경로(pass)에 대해서, 단계 358 내지 372이 수행될 수도 있다. 첫번째 경로(pass)에서는, 하나 이상의 프로그래밍 펄스들이 인가되고 그 결과들이 검증될 수도 있는바, 이는 셀이 적절한 중간 상태에 있는지를 결정하기 위함이다. 2번째 경로에서는, 하나 이상의 프로그래밍 펄스들이 인가되고 그 결과들이 검증될 수도 있는바, 이는 셀이 적절한 마지막 상태에 있는지를 결정하기 위함이다.
프로그램 프로세스가 성공적으로 종료되면, 메모리 셀들의 임계전압들은, 프로그래밍된 메모리 셀들에 대한 임계전압들의 하나 이상의 분포들 내에 있어야 하며 또는 소거된 메모리 셀들에 대한 임계전압들의 하나 이상의 분포들 내에 있어야 한다. 도8은 각각의 메모리 셀이 1 비트의 데이터를 저장하고 있는 때의, 메모리 셀 어레이의 임계전압 분포들을 도시한 도면이다. 도8에는, 소거된 메모리 셀들에 대한 임계전압들의 제 1 분포(380) 및 프로그래밍된 메모리 셀들에 대한 임계전압들의 제 2 분포(382)가 도시되어 있다. 본 발명의 일실시예에서, 제 1 분포(380) 내의 임계전압 레벨들은 음(negative)의 값이고 논리 "1"에 대응하며, 반면에 제 2 분포(382) 내의 임계전압 레벨들은 양(positive)의 값이고 논리 "0"에 대응한다.
도9는, 각각의 메모리 셀이 4개의 물리적인 상태에서 2 비트의 데이터를 저장할 때의, 메모리 셀 어레이의 예시적인 임계전압 분포들을 도시하고 있다. 분포(384)는 소거된 상태("11" 을 저장)에 있는 셀들의 임계전압들의 분포를 나타내는 바, 네가티브 임계전압 레벨들을 갖는다. 분포(386)는 제 1 프로그램 상태("10" 을 저장)에 있는 셀들의 임계전압들의 분포를 나타낸다. 분포(388)는 제 2 프로그램 상태("00" 을 저장)에 있는 셀들의 임계전압들의 분포를 나타낸다. 분포(390)는 제 3 프로그램 상태("01" 을 저장)에 있는 셀들의 임계전압들의 분포를 나타낸다. 이러한 실시예에서 하나의 메모리 셀에 저장된 2 비트들 각각은, 서로 다른 논리 페이지로부터 비롯된다. 즉, 각 메모리 셀에 저장된 2 비트들 중 각각의 비트는 서로 다른 논리 페이지의 주소를 운반한다. 사각형 안에 표시된 비트는 아래쪽(lower) 페이지에 대응한다. 원안에 표시된 비트는 위쪽(upper) 페이지에 대응한다. 어떤 실시예에서는, 그레이 코드(gray code) 시퀀스를 이용하여 논리적 상태들이 메모리 셀들의 연속적인 물리적 상태들에 할당되는 바, 만일 플로팅 게이트의 임계전압이 오류로 인해 가장 인접한 임계전압 상태 범위로 이동하여도, 오직 단 하나의 비트만이 영향을 받을 것이다. 향상된 신뢰성을 제공하기 위해, 개별적인 임계분포들은 조밀해지는 것(분포가 좁아짐)이 바람직한데, 왜나하면 좀더 조밀한 분포는 좀더 넓은 판독 마진(read margin)(인접한 임계전압 분포들간의 거리)을 가져오기 때문이다.
물론, 만일 메모리가 4개 이상의 물리적 상태를 갖고 동작된다면, 메모리 셀들의 정의된 전압 임계 윈도우 내에는 복수개의 임계전압 분포들이 존재할 것이며 이는 상태들의 갯수와 동일하다. 더 나아가, 비록 특정한 비트 패턴들이 각각의 분포들 또는 각각의 물리적 상태들에 할당되었다 하여도, 이와 다른 비트 패턴들이 할당될 수도 있다.
통상적으로, 병렬로 프로그램되는 셀들은 하나의 워드라인을 따라 교변하는 셀들이다. 예를 들어, 도3은 하나의 워드라인(WL2) 상의 수 많은 셀들 중에서 3개의 메모리 셀(224, 244, 252)을 도시하고 있다. 교변하는 셀들의 하나의 세트(224와 252를 포함하는)는 논리 페이지 0 및 2(짝수 페이지)로부터의 비트들을 저장하는 반면에, 교변하는 셀들의 다른 하나의 세트(244를 포함하는)는 논리 페이지 1 및 3(홀수 페이지)으로부터의 비트들을 저장한다.
본 발명의 일 실시예에서, 소스 및 비트 라인들은 플로팅 시키는 반면에, p-웰을 소거 전압(예를 들면, 20 볼트)으로 상승시키고, 선택된 블록의 워드라인들을 접지하거나 또는 0 볼트를 인가함으로서, 메모리 셀들이 소거된다. 도10은 소거 동작을 수행하기 위한 예시적인 바이어스 조건들을 도시한 도면이다. 용량성 결합(capacitive coupling) 때문에, 선택되지 않은 워드라인들(예를 들면, 소거될 블록들이 아니라 선택되지 않은 블록들 내의 워드라인들), 비트라인들, 선택 라인들, 및 C-소스는 또한 포지티브 고전위(예를 들면, 20 볼트)로 상승된다. 따라서, 선택된 블록의 메모리 셀들의 터널 산화막들에는 강력한 전기장이 인가되며, 전자들이 플로팅 게이트들로부터 기판으로 방사(emit)됨에 따라, 선택된 메모리 셀들의 데이터가 소거된다. 소거라 함은, 전자들을 플로팅 게이트로부터 외부로 전달(transfer)함에 의해 메모리 셀의 임계전압을 낮추는 것을 의미한다. 플로팅 게 이트로부터 p-웰 영역으로 충분한 전자들이 전달됨에 따라, 선택된 셀의 임계전압은 네가티브가 된다. 일단, 상기 임계전압이 기결정된 충분히 낮은 값에 도달하면, 메모리 셀은 소거되었다고 간주될 수 있으며 그리고 소거 프로세스는 완료 또는 성공적이라고 여겨질 수 있다. 따라서, 메모리 셀을 소거한다는 것은, 메모리 셀의 임계전압을 낮추는 것을 의미하며, 완벽한 또는 성공적인 소거를 함축(imply)하는 의미는 아니다. 소거는 전체 메모리 어레이 상에서 수행될 수 있으며, 어레이의 하나 이상의 블록들 또는 셀들의 다른 단위로도 수행될 수 있다. 소거 전압 신호 Verase 는 일련의 소거 전압 펄스들로서 인가되는 것이 일반적이며, 각각의 펄스들 사이에서 소거 검증 동작이 수행된다. 만일, 소거 전압 펄스의 인가 이후에, 소정단위의 소거 셀들이 소거된 것으로 검증되지 않는다면, 또 다른 소거 전압 펄스가 p-웰 영역에 인가될 수 있다. 몇몇 실시예에서는, 소거 전압의 피크 값이 각각의 후속 펄스에 대해서 증가된다(예를 들면, 16 볼트에서 20 볼트까지, 1 볼트씩 증가됨).
도11은 일반적인 소거동작(예를 들면, 도10의 바이어스 조건하에서)을 위해서 하나의 소거 전압 펄스가 인가되는 동안의, 낸드 스트링의 다양한 부분들에서의 전압을 도시한 그래프이다. 도11에 예시된 사례는 이상적인 경우를 도시한 것이며, 아래에 설명되는 바와같은 게이트간(inter-gate) 용량성 전하 결합을 무시한 것이다. 커브(410)는 소거 전압 신호 Verase 을 인가받는 p-웰 영역의 전압을 도시하고 있다. 소거 전압 펄스에 의해, p-웰의 전압은 20 볼트로 상승한 후(ramp-up) 0 볼 트로 복귀한다. 커브들(414, 412)은, 스트링의 메모리 셀의 제어 게이트 전압과 플로팅 게이트 전압을 도시한다. 소거 전압 펄스가 인가되기 전에는, 상기 플로팅 게이트 전압은 메모리 셀이 프로그래밍된 상태에 좌우되며, 통상적으로는 0 볼트보다 작다. 도11에서, 첫번째 소거 전압 펄스가 인가되기 전의 플로팅 게이트 전압은 -1 볼트로 가정된다. 제어 게이트 전압(414)은, 소거 동작 동안에 0 볼트로 유지되는 반면에, 플로팅 게이트 전압(412)은 p-웰 전압에 비례하여 상승한다. 플로팅 게이트는, 터널 절연 영역(tunnel dielectric region)에 걸쳐서 p-웰에 용량적으로 결합한다. 많은 낸드 스트링 구현예들에 있어서, 메모리 셀의 플로팅 게이트와 p-웰 영역 간의 용량성 결합 비율은, 약 40-50% 이다. 따라서, 플로팅 게이트 전압(412)은, 약 0.5 : 1 의 비율(결합 비율이 50%인 경우)로 p-웰 전압에 비례하여 약 9 볼트까지 상승한다. 결과적인 소거 전위, 즉 셀의 플로팅 게이트와 p-웰 영역 사이의 전위는 도11의 그래프에 도시된 바와같다. 소거 전위는, p-웰 전압(Verase = 20 볼트)과 플로팅 게이트 전압(VFG = 9 볼트) 사이의 차이와 같다. 도11의 경우, 첫번째 소거 전압 펄스가 인가된 초기에서의 소거 전위는 약 11 볼트이다. 상기 소거 전위는, 전자들이 플로팅 게이트로부터 p-웰로 전달됨에 따라, 실제의 소거 전압 펄스 동안에 변한다는 점을 유의해야 한다. 결과적으로, 소거 전압 펄스 이후에 p-웰이 0 볼트로 되돌아 왔을 때, 플로팅 게이트 전압은 소거 전압 펄스가 인가되기 전과 다를 것이다. 전형적으로, 플로팅 게이트 전압은, 첫번째 소거 전압 펄스 이후에 포지티브 값이 될 것이며, 이는 메모리 셀의 네가티브(소거된) 임계전압에 대응한 다.
낸드 스트링 내의 실제 전압 레벨들은, 도11에 도시된 이상적인 케이스와 관련하여 서술된 것과는 다를 것이다. 인접한 플로팅 게이트들 사이의 용량성 전하 결합(capacitive charge coupling)과 선택 게이트들 및 인접한 플로팅 게이트들 사이의 용량성 전하 결합 때문에, 동일한 소거 바이어스 조건들의 인가하에서 낸드 스트링의 서로 다른 메모리 셀들은 서로 다른 소거 전위들을 경험할 수도 있다.
도12는 8개의 메모리 셀들을 포함하고 있는 낸드 스트링의 단면을 도시한 도면이다. 비록, 도12 및 8 셀 낸드 구조에 관해서 실시예들이 제공되었지만, 본 발명은 이에 제한되지 않으며, 8개 보다 많거나 적은(예를 들면, 4, 12, 16 또는 그 이상) 메모리 셀을 포함하는 다양한 낸드 구조에 따라 사용될 수도 있다. 도12에 도시된 바와같이, 낸드 스트링의 메모리 셀들은 p-웰 영역(540)에 형성된다. 각각의 메모리 셀(502, 504, 506, 508, 510, 512, 514, 및 516)은 스택 게이트 구조를 포함하는바, 이 구조는 제어 게이트(502c, 504c, 506c, 508c, 510c, 512c, 514c 및 516c) 및 플로팅 게이트(502f, 504f, 506f, 508f, 510f, 512f, 514f 및 516f)를 포함하여 구성된다. 플로팅 게이트들은 p-웰 표면 상의 산화물 또는 또 다른 유전 합성 필름(dielectric composite film)의 최상면에 형성된다. 제어 게이트는 플로팅 게이트 위에 있으며, 산화물 또는 다른 절연성 유전층이 제어 게이트와 플로팅 게이트를 분리한다. 메모리 셀들의 제어 게이트들은 워드라인에 연결되거나 또는 워드라인(WL0, WL1, WL2, WL3, WL4, WL5, WL6, 및 WL7)들을 형성한다. N+ 확산 영역(542)은 인접한 셀들 사이에서 공유되어 이에 의해 상기 셀들은 직렬로 서로 서 로 연결되어 낸드 스트링을 형성한다. 이러한 N+ 확산 영역들은 각 셀들의 소스 및 드레인을 형성한다. N+ 확산 영역(526)은 낸드 스트링의 비트라인에 연결되는 반면에, N+ 확산 영역(528)은 복수개의 낸드 스트링들을 위한 공통 소스라인에 연결된다. 선택 게이트들(520, 522)은 메모리 셀들처럼 동일한 구조로 형성되나, 게이트 영역들은 전기적으로 연결되어 있다.
용량성 결합때문에, 소거 동작 동안에 높은 소거 전압이 p-웰에 인가될 때에, 플로팅 선택 게이트들(520, 522)은 포지티브 고전위로 상승된다. p-웰 또는 p-웰의 소정 부분에 인가된 소거 전압은, 웰 영역으로부터 각각의 선택 게이트들로 결합한다. 많은 낸드 구조들에서, p-웰 전압의 대략 90-100％가 각각의 선택 게이트들과 결합할 것이라고 예상된다. 따라서, 만약 20 볼트의 소거 전압 펄스가 p-웰에 인가된다면, 각 선택 게이트 상의 전압은 대략 18 볼트 내지 20 볼트로 상승할 것이다. 도12에서, p-웰(540)로부터 선택 게이트들(520, 522)로 결합하는 전압은 화살표(530)로 도시된다. 비록 정도는 더 낮지만, 스트링의 각 메모리 셀들은 유사한 결합 효과(coupling effect)를 경험한다. p-웰과 메모리 셀의 플로팅 게이트 사이의 결합은 통상적으로 약 40-50％ 이다. 또한, 각각의 플로팅 게이트는 대응하는 제어 게이트와 약 50-60％ 비율로 결합한다. 좀더 낮은 정도로, 각각의 플로팅 게이트는 인접한 플로팅 게이트들 및 제어 게이트들과도 결합한다. 서로 다른 모든 결합들의 총합은 100％ 이다. p-웰로부터 플로팅 게이트로 50％의 결합이 있다고 가정하면, 20 볼트의 소거 전압 펄스가 인가되는 경우에는, 각 메모리 셀의 플로팅 게이트는 대략 10볼트의 전위로 상승될 것이다. 이러한 결합 효과가 화살표(532)로 도시되어 있다. 각각의 메모리 셀들의 플로팅 게이트에 결합된 전압은, 터널 산화막 양단에서 생성된 소거 전압 Verase 전위에 영향을 끼친다. 예를 들면, 소거 전에는 -1 볼트의 플로팅 게이트 전압을 갖는 메모리 셀에 대해 20볼트의 소거 전압 펄스가 p-웰에 인가되는 경우, 대략 11볼트(20볼트 - 9볼트)의 소거 전위가 생성된다.
스트링의 각각의 메모리 셀은, 인접한 메모리 셀들 및/또는 트랜지스터들로부터 소정의 용량성 전하 결합을 경험할 것이다. 이러한 결합은 셀의 플로팅 게이트의 전위에 영향을 끼칠 수 있으며, 결과적으로 셀에 대한 소거 전위에 영향을 끼칠 수 있다. 낸드 스트링의 말단(end)메모리 셀들(예를 들면, 도12의 메모리 셀 502 와 516), 즉, 낸드 스트링의 첫번째 워드라인 및 마지막(또는 말단) 워드라인에 연결되어 있으며 낸드 스트링의 선택 게이트들과 인접한 메모리 셀들은, 인접한 선택 게이트들로부터의 용량성 전하 결합을 경험할 것이다. 도12에서, 선택 게이트(520)로부터 메모리 셀(502)의 플로팅 게이트(502f)로의 이러한 용량성 결합은 화살표(534)로 도시되어 있으며, 선택 게이트(522)로부터 메모리 셀(516)의 플로팅 게이트(516f)로의 이러한 용량성 결합은 화살표(538)로 도시되어 있다. 메모리 셀들(502, 516)에 결합된 전압은, 이러한 셀들의 터널 절연 영역들(예를 들면, 터널 산화막) 양단에서 생성된 전기장을, 각각의 선택 게이트에서의 전압의 양에 비례하여 감소시킬 것이다.
화살표들(538, 534)로 표시되는 결합은 양 방향(both directions)으로 발생 되는바, 이는 소거 동작동안에 선택 게이트들 역시 플로팅 상태이기 때문이다. 결과적으로, 메모리 셀들(516, 502)의 플로팅 게이트 전압은 선택 게이트들(522, 520) 상의 전압에 소정의 영향을 받을 것이다. 하지만, p-웰로부터 선택 게이트들로의 결합에 비하면, 플로팅 게이트로부터 선택 게이트로의 결합은 매우 작으며, 따라서, 선택 게이트 전압은 거의 전적으로 p-웰 전압에 의해 결정된다.
많은 낸드 스트링 구현예들에서, 선택 게이트들로부터 낸드 스트링의 말단 메모리 셀들의 플로팅 게이트들로의 용량성 결합은 약 2 내지 5% 정도로 예상될 수 있다. 만일, 20볼트의 소거 전압이 p-웰에 인가된다면, p-웰과 선택 게이트 간의 커플링 비율이 90% 인 경우, 각각의 선택 게이트의 전압은 대략 18 볼트로 증가할 것이다.
다음으로, 2-5% 정도인 선택 게이트로부터 인접한 플로팅 게이트로의 결합때문에, 인접한 플로팅 게이트들(516f, 502f)의 전압은 약 0.4 내지 1볼트 정도로 상승할 것이다. 스트링의 말단 메모리 셀들의 터널 산화막 양단의 결과적인 전압은, 도11에 도시된 이상적인 경우에서의 전압보다 약 0.4 내지 1볼트 정도 작아질 것이다. 앞서 언급된 바와같은 용량성 결합은, 메모리 셀들 및 선택 게이트들의 물리적인 치수들(dimensions), 메모리 셀들 및 선택 게이트들 간의 간격에 크게 좌우되어 변할 수도 있으며, 가령, 터널 절연물(tunnel dielectrics), 제어 게이트와 플로팅 게이트 사이의 유전물, 선택 게이트와 메모리 셀 사이의 유전물과 같은 구성요소들을 만드는데 사용되는 물질의 유전 성질(dielectric propertiy)에 크게 좌우되어 변할 수도 있음을 유의해야 한다. 몇몇 경우에서 예를 들면, 앞서 언급된 결합은 앞서 언급된 2-5% 정도보다 더 크거나 더 작을 수도 있다.
인접한 플로팅 게이트들 간의 결합이외에, 또 다른 인자(factor)가 플로팅 게이트와 인접한 워드라인들(또는 제어 게이트들) 사이에서 결합된다. 이러한 결합 역시, 2-5% 정도일 수도 있지만, 메모리 셀들의 치수들 및 형상에 따라 더 크거나 더 작을 수도 있다. 몇몇 경우에서, 특히 선택 게이트들과 인접한 메모리 셀들 사이의 물리적인 거리가 2개의 안쪽 메모리 셀들 간의 거리와 유사한 경우, 선택 게이트로부터 인접한 플로팅 게이트로의 결합은, 인접한 제어 게이트(워드라인) 및 플로팅 게이트로부터의 결합과 유사한 범위내에 있게 될 것이다.
하지만 소거 동작 동안에, 선택 게이트는 제어 게이트들 및 플로팅 게이트들에 비해 상이하게 바이어스되기 때문에, 말단 메모리 셀들의 플로팅 게이트 전압은 안쪽 메모리 셀들의 플로팅 게이트 전압보다 더 높을 것이며 따라서, 소거 전위는 말단 메모리 셀들에서 더 낮아지게 될 것인바, 이에 대해서는 후술한다.
도13은, 도10의 바이어스 조건들에서의 소거 동작을 위해서 단일 소거 전압 펄스가 인가되는 동안에, 낸드 스트링의 전형적인 말단 메모리 셀에 대한 p-웰 전압(420), 플로팅 게이트 전압(422), 제어 게이트 전압(424)을 도시한 도면이다. p-웰 전압(420)은 0 볼트에서 20 볼트의 피크값으로 상승하며 이후 다시 0 볼트로 되돌아 온다. 제어 게이트 전압(424)은 0 볼트로 남아있는데, 이는 각 메모리 셀에 연결된 워드라인들이 0 볼트를 공급받기 때문이다. 모든 셀들과 마찬가지로, 말단 메모리 셀들의 플로팅 게이트들은, p-웰 영역과 약 40-50 % 정도로 용량적으로 결합된다. p-웰 영역 전압이 20 볼트로 증가함에 따라, 이러한 용량성 결합은 플로팅 게이트 전압을 약 10 볼트 정도로 증가시킨다(50% 의 결합비율을 가정하면). 말단 메모리 셀들은, 인접한 선택 게이트와 말단 메모리 셀들 간의 결합으로 인한 추가적인 전압 부분을 갖는다. 따라서, 이러한 플로팅 게이트들의 전압은 p-웰 전압(플로팅 게이트들에 용량적으로 결합된)에 비례하여 증가될 뿐만 아니라, 선택 게이트들로부터의 2-5% 정도의 결합으로 인해서도 증가될 것이다. 도13에서는, 선택 게이트들로부터의 결합으로 인해, 추가적으로 1 볼트가 플로팅 게이트 전압에 더해진다고 가정된다. 따라서, 플로팅 게이트 전압(422)은, 소거 전압 펄스의 초기에서 10 볼트의 최대값으로 상승하는바, 이는 도11에 도시된 이상적인 경우의 9 볼트의 최대값과 대비된다. 말단 메모리 셀들에 대한 터널 절연 영역 양단의 소거 전위는 도13에 도시된 바와같다. 소거 전압 펄스의 초기에서 상기 소거 전위는, 약 10 볼트이며 또는 이상적인 케이스에서의 소거 전위인 11 볼트 보다 약 1 볼트 작다.
낸드 스트링의 메모리 셀들 중, 선택 게이트에 인접하고 있지 않은 메모리 셀들(즉, 낸드 스트링에서 말단 메모리 셀들을 제외한 모든 메모리 셀들)은, 본 명세서에서 '안쪽(interior) 메모리 셀들' 이라고 지칭될 수도 있다. 도12에서, 낸드 스트링의 이러한 안쪽 메모리 셀들은, 메모리 셀들(504, 506, 508, 510, 512, 및514) 이다. 비록, 안쪽 메모리 셀들 역시 인접한 플로팅 게이트들로부터의 용량성 결합(이들의 소거 전위를 감소시키는)을 경험하게 되겠지만, 이는 말단 메모리 셀들의 경우보다 더 작은 정도의 용량성 결합이다. 따라서, 안쪽 메모리 셀들은, 앞서 설명된 이상적인 경우와 실질적으로 동일하게 행동할 것이며, 약 11 볼트의 소거 전위를 갖게될 것이다(이러한 안쪽 메모리 셀들은, 소거 전압 펄스가 인가되기 전에 약 -1 볼트의 플로팅 게이트 전압을 갖는 프로그래밍된 상태에 있었다고 가정하면). 안쪽 메모리 셀들과 비교하여, 말단 메모리 셀들의 플로팅 게이트의 터널 산화막 양단에는 더 낮은 전위가 걸리게 되므로, 말단 메모리 셀들은 안쪽 메모리 셀들 보다 더 느리게 소거될 것이며, 하나 이상의 소거 전압 펄스들이 인가된 이후에 안쪽 메모리 셀들처럼 깊게(deeply) 소거되지는 않을 것이다(즉, 플로팅 게이트들로부터 더 적은 수의 전자들이 전달될 것이다).
낸드 스트링의 메모리 셀들은, 플로팅 게이트의 전하가 소정 레벨 이상일 때(즉, 임계전압이 소정 레벨 이하일 때), 소거되었다고 검증된다. 말단 메모리 셀들의 플로팅 게이트들에 대한 추가적인 결합때문에, 소거 동작의 전체 시간이 증가하는바, 이는 이러한 말단 메모리 셀들을 충분히 소거시키기 위함이다. 상기 안쪽 메모리 셀들은, N 개의 소거 전압 펄스들이 인가된 이후에 충분히 소거될 수도 있지만, 반면에 낸드 스트링의 상기 말단 메모리 셀들은 N+1 개 또는 그 이상의 소거 전압 펄스들이 인가된 이후에도 충분히 소거되지 않을 수도 있다.
도12는 낸드 스트링의 개별 메모리 셀들의 플로팅 게이트들 간의 추가적인 용량성 결합 효과를 예시하고 있으며, 이를 화살표(536)로 나타내고 있다. 예를 들면, 워드라인 WL0 및 WL1 상의 인접한 플로팅 게이트들 간의 결합은 2-5% 정도일 수도 있으며, 또는 이보다 더 크거나 작을 수도 있는바, 이는 메모리 셀들의 치수 및 형상에 좌우된다. 결과적으로, 메모리 셀(516)의 플로팅 게이트에 존재하는 전압은, 메모리 셀(514)의 플로팅 게이트의 전압에 영향을 미칠 것이며, 그 반대의 경우도 같다. 유사한 결합이, 워드라인 WL2 등등에 연결된 메모리 셀들(514, 512) 의 플로팅 게이트들 사이에도 존재할 것이다. 이러한 결합은 양 방향성을 가지며, 이는 화살표(536)의 화살머리를 양쪽으로 표시한 바와같다. 이러한 결합 효과들은 다양한 레벨들에서 낸드 스트링의 모든 메모리 셀들 사이에서 보여질 것이나, 이러한 결합효과는 말단 메모리 셀들에서의 그것보다는 더 작을 것인바, 이는 인접한 제어 게이트들 및 플로팅 게이트들에 인가되는 바이어스 전압들이 선택 게이트들에 인가되는 바이어스 조건과 서로 다르기 때문이다. 소거 전압 펄스의 존재 동안에, 각 플로팅 게이트의 전압은 선택 게이트들에 존재하는 전압에 비해 매우 작다. 따라서, 개별 메모리 셀들의 플로팅 게이트들 간의 결합으로 인해서 각 플로팅 게이트에 야기되는(induced) 전압의 크기는, 인접한 선택 게이트들로의 결합으로 인해 말단 메모리 셀들의 플로팅 게이트들에 야기되는 전압보다 작을 것이다. 그럼에도 불구하고, 낸드 스트링의 각각의 메모리 셀은, 미세하게 다른 순 전하를 그의 플로팅 게이트에서 가질 것이라고 예상될 수 있으며, 이러한 결합으로 인해 결과적으로 서로 다른 소거 행동을 가질 것이라고 예상될 수 있다.
도14A는 데이터가 메모리 어레이에 쓰여진 이후에 4개의 상태(또는 4개의 레벨)를 갖는 메모리 디바이스의 소거된 임계전압 VT 분포(E) 및 프로그래밍된 임계전압 분포(A, B, C)를 도시한 도면이다. 도14B는 소거 동작이 완료된 이후에 4개의 상태를 갖는 동일한 메모리 디바이스를 도시한 도면이다. 안쪽 워드라인들 및 말단 워드라인들의 메모리 셀들의 임계전압 분포들은 별도로 도시되었다. 분포(430)는 안쪽 워드라인들에 대한 임계전압 분포를 도시하고 있는바, 안쪽 워드라인들의 메 모리 셀들은 분포(432)로 도시되는 말단 워드라인들보다 더 깊게 소거되었다. 몇몇 낸드 메모리 디바이스 구현예들에서는, 상기 안쪽 메모리 셀들은 말단 메모리 셀들보다 약 0.5-1 볼트 정도 더 깊게 소거될 것인바, 이는 선택 게이트들로부터의 용량성 전하 결합때문이다. 안쪽 및 말단 워드라인들 모두의 메모리 셀들은, 요구되는 것보다 더 깊게 소거되는 것이 일반적이다. 여러번의 기록/소거 싸이클 이후에 하나의 소거 전압 펄스만으로도 모든 또는 대부분의 메모리 셀들이 소거될 수 있는 것을 보장하기 위해서, 첫번째 소거 전압 펄스의 선택된 사이즈는, 프레시(fresh) 디바이스(수많은 기록/소거 싸이클들을 경험하지는 않은)의 모든 셀들을 소거하기 위해서 필요한 사이즈보다, 더 큰 것이 일반적이다. 따라서, 프레시 메모리 디바이스는, 소거 동작이 수행된 이후에 도14B에 도시된 바와같은 임계전압 분포들을 가질 수도 있다.
낸드 스트링 레벨에서 또는 더 상위의 레벨에서(예를 들면, 블록 단위로 또는 다른 단위의 스트링들로) 다수의 메모리 셀들에 대한 소거 검증이 수행될 때, 메모리 셀들 간의 전혀 다른 소거 시간들 및 소거 행동들은, 소정의 메모리 셀들에 대한 과도한 스트레스(over stressing) 및 과도 소거(over erasing)를 야기할 수 있다. 예를 들면, 낸드 스트링의 말단 메모리 셀들을 충분히 소거하고자 시도하는 동안에, 낸드 스트링의 안쪽 메모리 셀들이 과도 소거될 수도 있다. 앞서 설명된 바와같이, 안쪽 메모리 셀들은 말단 메모리 셀들보다 더 빨리 소거될 것이다. 만일, 낸드 스트링 레벨에서 검증이 수행된다면, 상기 낸드 스트링은 스트링의 각 메모리 셀이 소거될 때까지 계속해서 소거 전압 펄스를 p-웰에 인가받을 것이다. 그 러므로, 안쪽 메모리 셀들은, 말단 메모리 셀들에 비해 더 작은 갯수의 소거 전압 펄스들이 인가된 이후에도, 충분히 소거되었을 수도 있지만, 상기 안쪽 메모리 셀들은, 스트링의 각각의 메모리 셀들이 소거되었다고 검증될 때까지 추가적인 소거 전압 펄스들을 인가받게 될 것이다.
필요한 것보다 더 큰 스트레스가 안쪽 메모리 셀들에 가해지는데, 이는 과도소거때문이다. 말단 메모리 셀들이 더 느리게 소거되는 것 때문에 야기되는 안쪽 메모리 셀들의 과도소거는, 안쪽 메모리 셀들 및 전체 비휘발성 메모리 시스템의 수명(life span)을 감소시킬 수 있다. 해당 기술분야에서 이해된 바와같이, 트랜지스터의 터널 산화막 양단에 인가된 큰 전위는 산화막 물질에 스트레스를 준다. 터널 산화막 양단에 충분히 큰 전위를 인가하거나 또는 낮은 전위를 여러번 인가하는 것은, 결과적으로 산화막의 파괴(breakdown)를 야기할 수 있다.
메모리 셀들간의 서로 다른 소거 행동은 또한, 소거 동작 시간을 증가시킬 수 있는바, 이는 추가적인 소거 동작때문이며, 이러한 추가적인 소거 동작은 소거된 이후의 메모리 셀의 임계전압을 변화시키기 위해 수행될 수도 있다. 플래시 메모리 셀들이 소거될 때, 그 목표는, 소거된 모든 셀들이 네가티브 임계전압들의 소정 범위내에 있는 네가티브 임계전압을 갖도록 하는 것이다. 하지만 이미 설명된 바와같이, 소거 프로세스는, 몇몇 셀들로 하여금 소정 범위보다 더 낮은 네가티브 임계전압들을 갖게 할 수도 있다. 너무 낮은 임계전압들을 갖는 메모리 셀들은, 후속으로 적절히 프로그래밍되지 않을 수도 있으며 또는 다른 셀들로 하여금 적절히 프로그래밍되지 못하게 할 수도 있다(예를 들면, 프로그램 방해(disturb)가 발생할 확률을 높임으로서). 따라서, 과도소거된 디바이스들에 대해서는 소프트 프로그래밍이라고 불리우는 과정이 종종 수행된다. 소정 범위보다 훨씬 더 낮은 임계전압 값들을 갖는 메모리 셀들은, 작은 규모의 프로그래밍을 인가받을 것인바 이는 임계전압이 상기 소정 범위내에 있도록 상승시키기 위함이다. 소프트 프로그램 프로세스는 추가 동작이 수행되어야 함을 요구하며, 증가된 소거 시간으로 인해 메모리 성능을 감소시키는바, 이는 소프트 프로그래밍은 소거 동작의 일부로서 고려되는 것이 일반적이기 때문이다.
본 발명의 일 실시예에 따르면, 소거되는 메모리 셀들의 세트의 워드라인들은 서브세트들로 나뉘어 지는바, 이들 서브세트들은 독립적으로 검증되어, 더 느리게 소거되는 메모리 셀들을 갖는 선택 워드라인들에 추가적인 소거 펄스들이 제공될 수 있다. 이러한 방식을 통해, 더 빠르게 소거되는 워드라인들은 과도소거되지 않으며, 세트내의 모든 워드라인들의 메모리 셀들은, 소거 동작 이후에, 동일한(또는, 실질적으로 동일한) 임계전압 분포들을 가질 것이다.
도15는 본 발명의 일실시예에 따라서, 메모리 셀들의 세트를 소거하는 방법을 도시한 순서도이다. 해당 기술분야의 당업자들은, 다중 낸드 스트링이, 도15의 방법에 따라 메모리 셀들의 블록을 소거하는 것처럼 병렬로 동작될 수 있음을 이해할 수 있을 것이다. 또한, 다른 단위의 셀들 역시 설명된 실시예들에 따라서 동작될 수도 있다. 본 발명의 일실시예에서는, 도7의 소거 단계(340)를 위해서, 도15의 순서도에 따른 소거가 수행될 수 있다. 본 발명의 일실시예에서는, 메모리 셀들의 세트를 소거 또는 프로그램하라는 요청을, 제어기(318)가 호스트로부터 수신한 이 후에, 도15의 순서도에 따른 소거가 수행된다.
단계 440에서, 낸드 스트링의 비트, 소스, 소스 선택 게이트 및 드레인 선택 게이트 라인들이 플로팅된다. 단계 442에서, 0 볼트(또는 접지)가 낸드 스트링의 각 워드라인에 인가된다. 단계 440, 442에서, 메모리 셀들의 모든 세트를 소거하는 것이 가능해지는바, 이는 낸드 스트링 또는 병렬의 다중 낸드 스트링을 포함한다. 단계 444에서, 소거 전압 펄스 Verase 가 낸드 스트링 또는 낸드 스트링들의 p-웰 영역에 인가된다. 단계 446에서, 안쪽 워드라인들에 연결된 메모리 셀들의 소거된 상태에 대한 검증이 수행된다. 말단 워드라인들에 연결된 메모리 셀들은 상기 검증으로부터 배제되며 따라서 오직 안쪽 메모리 셀들만이 검증된다. 메모리 셀이 소거되었는지 아니었는지에 상관없이, 메모리 셀을 턴온 시키기에 충분한 전압을 말단 워드라인들에게 인가함으로써, 상기 말단 워드라인들은 검증으로부터 배제될 수 있다. 이러한 전압은, 안쪽 워드라인들에게 인가된 소거 검증 전압 Everify 보다 더 클 수 있다. 다양한 전압 레벨들이 단계 446에서 사용될 수 있다. 예를 들면, 대부분의 실시예에서는 소거 검증 전압보다 약간 더 큰 전압으로도 충분할 것이지만, 가장 높은 상태로 프로그래밍 되어있는 메모리 셀을 턴온 시키기에 충분히 큰 전압이 사용될 수도 있다. 중요한 점은, 안쪽 워드라인들을 검증하는 동안에, 말단 워드라인들에 연결된 메모리 셀들이 도통되어 있어야 한다는 점이다.
각각의 낸드 스트링의 안쪽 메모리 셀들이 소거되었음이 단계 446에서 성공적으로 검증되었는지가, 단계 448에서 결정된다. 본 발명의 일실시예에서는, 낸드 스트링의 안쪽 메모리 셀들이 소거되었음이 모든 낸드 스트링에 대해서 성공적으로 검증되는 경우에만, 안쪽 메모리 셀들의 소거 및 단계 448이 성공이라고 간주된다. 본 발명의 다른 실시예에서는, 낸드 스트링의 안쪽 메모리 셀들이 소거되었음이 소정 갯수의 낸드 스트링에 대해서 성공적으로 검증되는 경우에만, 안쪽 메모리 셀들의 소거 및 단계 448이 성공이라고 간주된다. 모든 낸드 스트링에 기초하기 보다는, 소정 갯수의 낸드 스트링에 기초하여 안쪽 메모리 셀의 소거를 성공이라고 결정함으로써, 최대 소거 루프 숫자(maximum erase loop number)에 도달하기 전에(단계 450) 검증 프로세스가 중단될 수 있다. 이러한 점은 낸드 스트링들의 과도 소거를 회피할 수 있게 하는바, 이는 소거하기가 어려운 낸드 스트링들 또는 결함있는 낸드 스트링들은 하나 또는 매우 적은 갯수이기 때문이다.
만일, 단계 448에서, 모든 낸드 스트링 또는 소정 갯수의 낸드 스트링이 성공적으로 검증되지 않았다면, 상기 방법은 단계 450 으로 분기하며, 단계 450에서는 소거 한계 값(erase limit value)에 대하여 검증 카운터(Verify Count : VC)가 체크된다. 검증 카운터는 소거 사이클의 반복 횟수를 제한하기 위해 사용된다. 소거 한계 값의 일례는 8 이 될 수도 있지만, 다른 값들 역시 사용될 수도 있다. 만일 검증 카운터가 소거 한계 값보다 작으면, 검증 카운터는 1 만큼 증가하며, 소거 전압 펄스 Verase 의 값은 제 1 스텝 사이즈 또는 증분값 △VERA1 에 의해서 스텝업(step up) 된다. 일실시예에서, 증분값 △VERA1 은 약 0.5 볼트에서 1볼트이다.
본 발명의 일실시예에 따라서, 단계 444에서 인가되는 첫번째 소거 전압 펄 스는, 쓰기/소거 사이클(write/erase cycle)의 전후 양쪽에서, 첫번째 펄스의 인가 이후에 안쪽 워드라인들에 연결된 메모리 셀들이 단지 소거만 되도록(과도소거되는 일 없이) 하는 크기(amplitude)를 갖도록 선택된다. 이러한 방식으로, 안쪽 메모리 셀들은 하나의 펄스로 소거될 수 있는바, 대부분의 경우 단계 440 내지 단계 446 를 단지 한번만 반복한 이후에 상기 안쪽 워드라인들이 검증될 수 있도록 안쪽 메모리 셀들은 하나의 펄스로 소거될 수 있다. 따라서, △VERA1 은, 추가적인 반복이 필요한 경우(예를 들면, 많은 쓰기/소거 싸이클 이후에)에 안쪽 메모리 셀들을 단지 소거만 하기 위해서, 상대적으로 작은 값이 될 수 있다. 본 발명의 일실시예에 따라 사용될 수 있는 다양한 스텝 사이즈들에 대한 자세한 내용은 도18A 및 도18B를 참조하여 후술될 것이다.
만일, 검증 카운터가 8 보다 작지 않다면, 상기 방법은 단계 452로 진행하며, 단계 452에서는 검증되지 않은 낸드 스트링의 갯수가 기결정된 숫자와 비교된다. 만일, 검증되지 않은 낸드 스트링의 갯수가 기결정된 숫자보다 작거나 같다면, 상기 방법은 단계 458로 진행한다. 만일, 검증되지 않은 낸드 스트링의 갯수가 기결정된 숫자보다 작지 않다면, 단계 454에서 "실패" 라는 상태가 보고된다. 단계 452는 선택적인 것(optional) 이다. 예를 들어, 모든 낸드 스트링보다 작은 갯수의 낸드 스트링에 근거하여 단계 448이 성공적이라고 간주되는 몇몇 실시예들에서는, 단계 452는 생략될 수도 있다.
단계 448 또는 단계 452에서 '예' 라는 화살표를 따라서 분기된 이후에, 안 쪽 워드라인들의 메모리 셀들은 소거되었다고 검증된다. 또한, 소거되는 세트의 모든 워드라인들에 연결된 모든 메모리 셀들은, 단계 440 내지 단계 446의 결과로서 그들의 플로팅 게이트 전하들이 증가된다(전자들이 제거됨에 따라 전하가 증가됨). 하지만, 말단 메모리 셀들은, 소거된 상태에 있다고 아직까지 검증되지 못했다. 먼저 논의된 바와같이, 이러한 말단 메모리 셀들은 안쪽 메모리 셀들보다 느리게 소거된다. 따라서, 더 빨리 소거되는 셀들의 소거를 이제 확인한 연후에, 관심이 말단 메모리 셀들로 돌려질 수 있으며 그에 따른 추가 소거가 제공된다. 이러한 방식으로, 메모리 셀들의 세트의 안쪽 메모리 셀들 및 말단 메모리 셀들은, 소거 동작이 완료된 이후에 대략 동일한 레벨로 소거될 것이다.
단계 458에서, 검증 카운터(Verify Counter : VC)는 0 으로 리셋된다. 또한, 소거 전압 Verase 는 제 2 증분 사이즈 △VERA2 에 의해 스텝업된다. △VERA2 는 △VERA1 보다 클 수 있다. 본 발명의 일실시예에서, △VERA2 는 약 1.0 볼트에서 2.0 볼트이다. △VERA2 는 다음과 같이 선택되는 것이 바람직한바, 즉, 증가된 레벨에서 하나의 소거 전압 펄스의 인가 이후에, 상기 말단 메모리 셀들이 쓰기/소거 싸이클 전후에서 소거되도록 선택되는 것이 바람직하다. 단계 460에서, 비트, 소스, 소스 선택 게이트, 및 드레인 선택 게이트 라인들이 다시한번 플로팅된다. 단계 462에서, 안쪽 워드라인들은 더 이상의 소거가 금지되며, 말단 워드라인들에 대한 후속 소거가 인에이블된다. 안쪽 워드라인들을 플로팅시킴으로써, 후속 소거 전압 펄스들 동안에 상기 안쪽 메모리 셀들이 소거되는 것을 금지할 수 있다. 0 볼트를 말단 워드라인들에 인가함으로써, 말단 메모리 셀들의 소거가 인에이블될 수 있다. 상기 조건을 설정한 이후, 증가된 레벨의 제 1 소거 전압 펄스가 메모리 셀들의 세트에 인가된다. 단계 466에서, 소거 상태에 대해서 말단 워드라인들이 검증되며 반면에 안쪽 워드라인들은 검증으로부터 배제된다. 단계 446 에서와 마찬가지로, 안쪽 워드라인들의 메모리 셀들을 턴온시키기에 충분한 전압을 안쪽 워드라인들에 인가하는 동안에(안쪽 워드라인들의 메모리 셀들의 상태에 상관없이), 소거 검증 전압을 말단 워드라인들에 인가함으로써, 단계 466 이 수행될 수 있다. 안쪽 워드라인들에 인가되는 이러한 전압은, 말단 워드라인들에 인가되는 소거 검증 전압보다 클 것이다. 하지만, 몇몇 실시예에서는, 소거된 상태에 대해서 모든 낸드 스트링이 단계 466 에서 검증될 수도 있음을 유의해야 한다. 안쪽 메모리 셀들은 소거되었다고 이미 검증되었기 때문에, 소거 검증 전압의 인가하에서 상기 안쪽 메모리 셀들은 도통되어야만 한다. 그러므로, 이러한 본 발명의 대안적인 실시예에서는, 단계 466 에서 스트링의 각각의 메모리 셀이 검증될 수 있다. 하지만, 아직 검증되지 않은 말단 워드라인들 상에서만 검증 동작이 수행될 수 있도록 하기 위해서, 안쪽 메모리 셀들에 더 큰 전압이 인가되는 것이 바람직할 수도 있다.
단계 468에서, 각각의 말단 메모리 셀들이 소거되었는지에 대해서 각각의 낸드 스트링이 성공적으로 검증되었는지가 결정된다. 단계 448과 유사하게, 모든 낸드 스트링 또는 소정 갯수의 낸드 스트링들이 성공적으로 검증되었을 때, 성공 이라는 결정이 단계 468에서 만들어 질 수 있다. 만일, 모든 또는 소정 갯수의 낸드 스트링들이 성공적으로 검증되었다면, '패스' 라는 상태가 단계 470 에서 보고된다. 만일, 모든 또는 소정 갯수의 낸드 스트링들이 성공적으로 검증되지 않았다면, 검증 카운터는 단계 472에서 소거 제한 값에 대하여 체크된다. 만일, 검증 카운터 가 제한 값보다 작다면, 상기 방법은 단계 474로 진행하며, 단계 474에서는, 검증 카운터가 1 만큼 증가하고, 소거 전압 Verase 은 제 3 증분 스텝 사이즈인 △VERA3 에 의해 스텝업된다.
본 발명의 일실시예에서, △VERA3 는 △VERA1 과 같은 값이다. 본 발명의 다른 실시예에서는, △VERA3 는 △VERA1 보다 큰바, 이는 말단 메모리 셀들이 더 느리게 소거되기 때문이며, 그들의 소거 속도를 향상시키는 더 큰 증분 값의 수혜를 입을 수도 있기 때문이다. 단계 458 및 단계 474의 결과는, 안쪽 워드라인들이 검증된 이후에, 말단 메모리 셀들에 대한 소거 전압 펄스의 첫번째 인가에 대해서 소거 전압 펄스가 매우 큰 크기로 증가된다는 것이다. 이후, 말단 메모리 셀들을 완전히 소거하기 위하여 다중(miltiple) 반복이 요구되는 경우에는, 소거 전압은 단계 474에서 더 작은 크기로 증가된다. 증분 값들에 대한 좀더 상세한 내용들과 대안예들은 이후에 논의될 것이다. 만일, 검증 카운터가 8 보다 작지 않다면, 검증되지 않은 낸드 스트링들의 갯수는 단계 476에서 소정 갯수와 비교된다. 단계 452와 유사하게, 단계 476은 선택적(optional)이다. 만일, 검증되지 않은 낸드 스트링의 갯수가 소정 갯수보다 작다면, "패스" 라는 상태가 단계 470 에서 보고된다. 만일, 검증되지 않은 낸드 스트링의 갯수가 소정 갯수보다 크다면, "실패" 라는 상태가 단계 454 에서 보고된다.
도16은, 도15에 도시된 소거 동작의 일부로서 수행되는 다양한 서브 동작들을 위한 바이어스 조건들을 도시한 테이블이다. 컬럼(480)은, 소거되는 워드라인들 의 세트의 모든 워드라인들의 메모리 셀들을 소거하기 위한 바이어스 조건들을 나타낸다. 컬럼(480)은 도15의 단계 440 내지 단계 444 에 대응한다. 이러한 단계들에서, 각 워드라인의 모든 메모리 셀들은, 그들의 플로팅 게이트로부터 전자들이 옮겨지므로 플로팅 게이트에서의 전하가 증가된다. 비트 라인들 및 소스 라인들은 플로팅되며, 뿐만 아니라 소스 선택 게이트 라인들 및 드레인 선택 게이트 라인들 역시 플로팅된다. 각 워드라인은 소거를 가능케하기 위하여 0 볼트를 공급받는다. p-웰은 소거 전압을 인가받으며, 상기 세트의 각 메모리 셀들의 플로팅 게이트들로부터 전자들이 옮겨지는바, 이는 워드라인들에는 0 볼트를 인가하고 p-웰에는 Verase 를 인가함에 의해서 생성되는 전위 때문이다.
컬럼(482)은, 소거된 상태에 대해서 안쪽 워드라인들만을 검증하기 위한 바이어스 조건들을 나타낸 것이다. 컬럼(482)은, 도15의 단계 446에 대응한다. 소스 라인은 VDD 인 반면에 비트라인은 플로팅된다. 드레인 선택 게이트 및 소스 선택 게이트 라인들에는 포지티브 전압 VSG 가 공급되는바, VSG 는 상기 2개의 선택 게이트들 모두를 턴온 시키기에 충분한 전압이다. 일반적으로, VSG 는 VDD 보다 크다. 예를 들어, 일실시예에서 VSG 는 대략 4 내지 4.5 볼트이다. 안쪽 워드라인들에는 동작을 위해서 소거 검증 전압(예를 들면, 0 볼트)이 제공된다. 워드라인 WL0 및 워드라인 WLn 에는 전압 Vuse1 이 제공된다. Vuse1 는 앞서 논의된 바와같은 범위의 전압들 일 수도 있지만, 워드라인 WL0 및 워드라인 WLn 에 연결된 메모리 셀들의 도통을 보장 할 수 있도록 선택되는 것이 일반적이다. 예를 들어, Vuse1 는 프로그래밍된 메모리 셀의 임의의 전압들보다 더 큰 전압이 될 수 있다. 하지만, 대부분의 경우에 있어서, 소거 검증 전압보다 단지 약간 더 큰 전압을 사용하는 것으로도 충분한데, 이는, 첫번째 소거 전압 펄스가 인가된 이후에는 심지어 말단 메모리 셀들이라도 어느 정도 까지는 소거되기 때문이다. 워드라인 WL0 및 워드라인 WLn 에 인가되는 전압으로 Vuse1 를 사용함에 의해서, 단계 446 에서의 안쪽 워드라인 검증 동작으로부터 상기 말단 메모리 셀들이 배제된다. 안쪽 메모리 셀들이 소거되었는지를 검증하기 위해서, 컬럼(482)의 바이어스 조건들이 낸드 스트링에 인가되며, 비트라인 전압이 감지(sense)된다. 만일, 안쪽 메모리 셀들이 충분히 깊게 소거되었다면, 이들 안쪽 메모리 셀들은 온(on) 상태가 될 것이며 그리고 소스 라인으로부터 비트라인까지의 도통 경로를 제공할 것이다. 전류가 낸드 스트링을 통해서 흐를 것이며 비트라인 전압이 증가할 것이다. 소정 시간이 지난 후에, 상기 비트라인 전압은 감지 증폭기에 의해서 감지(또는 체크)된다. 만일, 비트라인 전압이 소정 레벨에 도달했다면, 안쪽 메모리 셀들은 소거되었다고 검증된다. 만일, 안쪽 메모리 셀들이 충분히 깊게 소거되지 않았다면, 이들 안쪽 메모리 셀들은 온(on) 상태에 있지 않을 것이며, 따라서 어떠한 전류도 도통시키지 않거나 또는 너무 적은 전류만을 도통시킬 것이다. 결과적으로, 비트라인 전압이 소정 레벨로 상승하지 않을 것이다. 소정 시간이 지난 후에 비트라인 전압이 감지되었을 때, 상기 비트라인 전압은 소정 레벨에 도달하지 못했을 것이며 따라서 안쪽 메모리 셀들은 소거되었다고 검증되지 못 할 것이다.
컬럼(484)은, 소거되는 상기 세트 중에서 말단 워드라인들에 연결된 메모리 셀들만을 소거하는데 이용되는 바이어스 조건들을 나타낸 것이다. 컬럼(484)은, 도15의 단계 460 내지 단계 464 에 대응한다. 모든 워드라인들을 소거하는 경우처럼, 비트라인, 소스라인, 소스 선택 게이트 라인, 드레인 선택 게이트 라인은 모두 플로팅된다. 또한, p-웰은 소거 전압 Verase 을 인가받을 것이다. 안쪽 워드라인들의 메모리 셀들(이들은 소거되었다고 이미 검증되었다)에 대한 더이상의 소거를 방지하기 위해서, 상기 안쪽 워드라인들은 플로팅되는 반면에 말단 워드라인들에는 0 볼트가 공급된다. 이러한 방식을 통해, 안쪽 워드라인들은 p-웰과 결합(couple)될 것이며, 안쪽 워드라인들에 연결된 메모리 셀들의 터널 절연 영역의 양단에서는 어떠한 소거 전위도 생성되지 않을 것이다. 하지만, 말단 워드라인들에는 0 볼트가 인가되므로, 말단 워드라인들에 연결된 메모리 셀들은 소거가 가능해질 것이다. 따라서, 소거 전압 펄스가 p-웰에 인가되었을 때, 말단 워드라인들의 메모리 셀들만이 소거된다.
컬럼(486)은, 말단 워드라인들만의 소거 상태를 검증하기 위한 바이어스 조건들을 나타낸 것이다. 컬럼(486)은, 도15의 단계 466 에 대응한다. 컬럼(482)의 안쪽 워드라인에 대한 검증 동작에서와 마찬가지로, 비트라인은 플로팅되는 반면에, 소스 라인에는 VDD 가 인가된다. p-웰은 접지되며, 드레인 선택 게이트 및 소스 선택 게이트는 전압 VSG 에 의해 턴온된다. 안쪽 워드라인들은 검증으로부터 배제시 키면서 말단 워드라인들만을 검증하기 위해서, 소거 검증 전압 Everify(예를 들면, 0 볼트)이 워드라인 WL0 및 WLn 에 인가되며 반면에 안쪽 워드라인들에는 Vuse1 가 인가된다. Vuse1 는, 말단 워드라인들만의 소거 상태가 테스트될 수 있도록, 안쪽 워드라인들의 메모리 셀들의 도통을 보장할 것이다. 만일, 말단 메모리 셀들이 충분히 소거된다면, 이들 말단 메모리 셀들은 Everify 전압의 인가하에서 턴온될 것이다. 비트라인 전압은 소정 레벨에 도달하거나 또는 소정 레벨을 넘어설 정도로 증가할 것인바, 여기서 상기 소정 레벨은 말단 메모리 셀들이 소거되었음을 나타내는 레벨이다. 만일, 말단 메모리 셀들이 충분히 소거되지 않았다면, 이들 말단 메모리 셀들은, 오프 상태로 남아있거나 또는 적어도, Everify 전압의 인가하에서 충분히 턴온되지 않을 것이다. 비트라인 전압은 소정 레벨까지 상승하지 않을 것이며, 이는 말단 메모리 셀들이 아직까지 소거되지 않았음을 나타낸다. 앞서 논의된 바와같이, 전체 낸드 스트링은 선택적으로(optionally) 검증될 수 있는바, 이는 안쪽 메모리 셀들이 단계 446 에서 이미 검증되었기 때문이다. 따라서, 소거 검증 전압은, 말단 워드라인의 검증을 위해서, 안쪽 워드라인들에 인가될 수 있는데, 이는 이들 워드라인들이 소거 검증 전압의 인가하에서 도통되어야 하기 때문이다. 하지만, 도통을 보장하여 말단 메모리 셀들의 소거 상태를 단지 테스트하기 위해서, Vuse1 을 공급하는 것이 유익할 수도 있다.
도17A 내지 도17C는 본 발명의 실시예들에 따라 소거된 일 세트의 메모리 셀들의 향상된 소거된 임계전압 분포들을 도시한 도면이다. 도17A는, 데이터가 메모리 어레이에 쓰여진 이후에 4개 레벨을 갖는 낸드 메모리 디바이스의 소거 및 프로그래밍된 임계전압 분포들을 도시한 도면이다. 도17B는, 하나의 소거 전압 펄스의 인가가 완료된 이후에 메모리 셀들의 소거된 임계전압 분포들을 도시한 도면이다. 예를 들어, 도17B는, 도16의 컬럼(480)에 도시된 바이어스 조건들에 따라 도15의 단계 444가 완료된 시점에 대응할 수 있다. 전형적으로, 그리고 도17B에 도시된 바와같이, 첫번째 소거 전압 펄스가 인가된 이후에는, 안쪽 워드라인들의 메모리 셀들만이(분포 430 으로 도시됨) 충분히 소거될 것이다. 말단 워드라인들의 메모리 셀들(분포 432 로 도시됨)의 경우, 그들의 플로팅 게이트들로부터 음전하(negative charge)가 제거되긴 하지만, 이들 말단 워드라인들의 메모리 셀들이 진짜(actual) 소거 상태에 있을 정도로 음전하가 충분히 제거되지는 않는다. 이러한 점은, 서로 다른 워드라인들의 전혀 별개인 소거 행동으로부터 기인하는바, 이는 선택 게이트들과 말단 워드라인들의 플로팅 게이트들 사이의 결합때문이다. 도17C는, 소거되는 세트의 말단 워드라인들에만 추가적인 소거 전압 펄스가 인가된 이후에, 메모리 셀들의 서브세트들에 대한 소거된 임계전압 분포들을 도시한 도면이다. 예를 들어 도17C는, 도15의 단계 464 가 완료된 시점에 대응할 수 있다. 이는, 하나의 추가 소거 펄스가 말단 워드라인들에 인가된 이후가 될 수 있으며, 또는 단계 460 내지 단계 474의 다중 반복들(multiple iterations)을 통해 다중 소거 펄스들이 인가된 이후가 될 수 있다. 도15 및 도16에 도시된 방법을 사용한 결과, 상기 안쪽 워드라인들 및 말단 워드라인들은, 유사한 임계전압 레벨로 소거된 메모리 셀들을 가질 수 있게 된다. 따라서, 느리게 소거되는 말단 워드라인들로 인해 안쪽 워드라인들이 과도소거되는 현상이 방지된다. 메모리 셀들의 서로 다른 서브세트들의 검증을 분리시킴으로서 서로 다른 소거 행동이 보상되며, 따라서 모든 메모리 셀들은 동작 종료시에 대략 동일한 임계전압 분포를 갖는다.
낸드 스트링 내의 워드라인들을 분리하는 것은 또 다른 실시예에서는 다른 방식으로 수행될 수 있다. 예를 들면, 낸드 스트링의 2개의 최말단 워드라인들(예를 들면, WL0, WL1, WLn-1 및 WLn)이 말단 워드라인들로서 함께 분류(grouping)될 수 있으며, 나머지 워드라인들(WL2 내지 WLn-2)이 안쪽 워드라인들로서 함께 분류(grouping)될 수 있다. 이러한 실시예에서, 도15의 단계 446은 워드라인 WL2 내지 WLn-2 를 검증하는 것을 포함할 것이며, 단계 462 및 단계 466 은, 워드라인들 WL0, WL1, WLn-1, 및 WLn 을 또한 소거 및 검증하도록 수행될 것이다. 또 다른 실시예에서는, 여섯개 또는 그 이상의 워드라인들이 말단 워드라인들로서 함께 분류(grouping)될 수도 있다. 또한, 또 다른 방식으로 분류(grouping)하는 것 역시 구현 가능하다.
도18A 및 도18B는 본 발명의 다양한 실시예들에 따라 사용될 수 있는 소거 전압 신호들을 도시한 도면이다. 도18A는, Verase1 의 크기를 갖는 제 1 소거 전압 펄스인 pulse1 를 도시하고 있다. 이러한 제 1 소거 전압 펄스는, 도15의 단계 444 에서 소거되는 메모리 셀들의 세트에 처음 인가되는 펄스가 될 수 있다. 이러한 펄스 는 세트의 모든 메모리 셀들을 소거하기 위해 사용된다. 몇몇 실시예들에서, 상기 소거 펄스의 제 1 값은 약 15 볼트에서 20 볼트가 될 수 있다. 본 발명의 일실시예에서, 제 1 소거 전압 펄스의 크기는, 쓰기/소거 싸이클의 전후양쪽에서, 하나의 소거 전압 펄스가 인가된 이후에 안쪽 워드라인들의 메모리 셀들이 겨우 소거될 정도로(과도소거되지 않고) 선택되는 것이 바람직하다. 하지만, 쓰기/소거 싸이클 이후에, 또는 개별적으로 제조된 메모리 디바이스들의 서로 다른 파라미터들 때문에, 첫번째 펄스 이후에 안쪽 메모리 셀들이 모두 소거되지 않을 수도 있다. 본 발명의 다른 실시예에서는, 제 1 소거 전압 펄스의 크기는, 오직 쓰기/소거 싸이클 전에만 또는 제한된 횟수의 쓰기/소거 싸이클 동안에만, 안쪽 메모리 셀들이 제 1 펄스의 인가이후에 소거될 정도로 선택될 수도 있다. 연장된 쓰기/소거 싸이클 이후에는, 더 많은 펄스들이 필요할 수도 있다. 이러한 기법에 의하면, 연장된 쓰기/소거 싸이클 이후에 더 많은 소거 전압 펄스들을 사용하는 대신에, 쓰기/소거 싸이클의 초기에서 과도 소거를 감소시킬 수 있다.
도18A에 도시된 바와같이, 안쪽 워드라인들의 소거가 성공적으로 검증되기 전에, 제 2 펄스인 pulse2 가 인가된다. 소거 전압 신호는, 스텝 사이즈 △VERA1 에 의해서, pulse1 에서 pulse2 로 증가한다. △VERA1 에 의해 증가하는 과정은, 도15의 단계 456 에 대응한다. 본 발명의 일실시예에 따르면, △VERA1 는 약 0.5 볼트에서 1 볼트가 될 수 있다. 제 2 소거 전압 펄스가 인가된 이후에, 모든 안쪽 워드라인들이 성공적으로 검증된다. 이는 도15의 단계 448 에 대응할 수 있다. 모든 안쪽 워 드라인들이 검증된 이후에, 소거 동작은 말단 메모리 셀들에 대해서만 계속된다. 이러한 말단 메모리 셀들은 더 느리게 소거되며, 따라서 소거 전압 신호는 제 2 증분 스텝 사이즈인 △VERA2 에 의해 증가되는데, 이는 제 3 소거 전압 펄스인 pulse3 를 인가하기 위해서이다. 이는 도15의 단계 458에 대응한다. 본 발명의 일실시예에서는, 첫번째 소거 전압 펄스(예를 들면, pulse3)가 말단 메모리 셀들에만 인가된 이후에, 모든 말단 메모리 셀들이 쓰기/소거 싸이클의 전후 양쪽에서 소거될 수 있도록, △VERA2 가 선택되는 것이 바람직하다. 본 발명의 일실시예에서 △VERA2 는 약 2 볼트이다. pulse3 를 인가하는 것은 도15의 단계 464에 대응한다. 그후에 상기 펄스들은 제 3 스텝 사이즈인 △VERA3 에 의해 증가한다. 이는 도15의 단계 474에 대응한다. 본 발명의 일실시예에 따르면 △VERA3 는 △VERA1 과 대등하지만, 본 발명의 다른 실시예에서는 △VERA1 보다 더 크거나 또는 더 작을 수 있다.
도18B는 도15의 방법을 수행할 때에 이용될 수 있는 또 다른 소거 전압 신호의 일례를 도시한 도면이다. 이러한 실시예에서, 제 1 소거 전압 펄스는 제 2 소거 전압 펄스보다 더 큰 값을 갖도록 선택된다. 제 1 소거 전압 펄스인 pulse1 는 매우 큰 전압 쉬프트(예를 들면, 6 볼트)를 야기하도록 선택된다. 이러한 소거 전압 펄스는, 하나의 펄스가 인가된 이후에 안쪽 메모리 셀들이 소정 횟수의 쓰기/소거 싸이클 전후 양쪽에서 소거될 수 있도록, 여전히 이상적으로 선택된다. 하지만, 몇몇 경우에서는 모든 안쪽 메모리 셀들을 소거하기 위해서는 하나 이상의 펄스들이 필 요할 수도 있음을 유의해야 한다. 본 발명의 다른 실시예들에서는, 제 1 소거 전압 펄스가 인가된 이후에, 쓰기/소거 싸이클 전에서만 또는 제한된 횟수의 쓰기/소거 싸이클 동안에서만 안쪽 메모리 셀들이 소거될 수 있도록, 제 1 소거 전압 펄스가 선택될 수도 있다. 연장된 쓰기/소거 싸이클 이후에는, 더 많은 펄스들이 필요할 수도 있다. 도18B의 실시예에서는, 모든 안쪽 메모리 셀들이 소거되었다고 검증되기 전에, 제 2 펄스 및 제 3 펄스 모두가 필요하다. 제 2 소거 전압 펄스인 pulse2 는 pulse1 보다 스텝 사이즈 △VERA4 만큼 작다. 소거 전압 신호의 감소 또한, 도15의 단계 456 에 대응한다. 하지만, 소거 전압 펄스를 증가시키는 과정 대신에 소거 전압 신호는 △VERA4 에 의해 감소한다. 이는, 제 2 소거 전압 펄스가 인가된 이후에 안쪽 메모리 셀들이 과도 소거되지 않도록 한다. 제 2 펄스는, 메모리 셀들의 임계전압에서 더 작은 전압 천이가 야기되도록, 더 작게 만들어 진다. 만일, pulse3 로 도시된 바와같은 제 3 소거 전압 펄스가 필요하다면, 이후 제 2 펄스는 스텝 사이즈 △VERA1 에 의해 증가될 수도 있으며, 따라서 전자들이 이러한 메모리 셀들의 플로팅 게이트들로부터 여전히 전달되는 것이 보장된다.
제 3 소거 전압 펄스가 인가된 이후에, 안쪽 메모리 셀들은 소거되었다고 검증된다. 도18B의 나머지 펄스들은 도18A의 나머지 펄스들과 동일하다. 말단 메모리 셀들에만 인가되는 제 4 소거 전압 펄스인 pulse4 는, △VERA2 에 의해 이전 소거 전압 펄스보다 증가한다. 이는 도15의 단계 458에 대응한다. 도18B의 실시예에서는, 말단 메모리 셀들을 소거하기 위해서 추가의 소거 전압 펄스가 필요하다. 따라서 제 5 소거 전압 펄스인 pulse5 는 △VERA3 에 의해 pulse4 보다 증가한다. 본 발명의 일실시예에서는, 제 1 소거 전압 펄스인 pulse1 이 인가된 이후에, 제 2 소거 전압 펄스인 pulse2 는, 사이즈가 감소하는 대신에 pulse1 과 같은 크기를 가질 수도 있다. 이러한 실시예에서는, 그 이후에 안쪽 메모리 셀들을 소거하기 위해서 필요한 임의의 소거 전압 펄스들은 △VERA1 에 의해 증가할 것이다.
도19는, 도15의 단계 456를 수행하기 위한 본 발명의 일실시예에 따른 방법을 도시한 순서도이다. 도19에서, 단계 456는 도18B에서 도시된 소거 전압 펄스에 의해 수행된다. 도15의 단계 450 에서, 먼저, 검증 카운터(VC)가 0 과 동일한지가 단계 490 에서 판단되는바, 이는 메모리 셀들의 세트에 여태까지 단지 하나의 소거 전압 펄스만이 인가되었다는 점을 나타낸다. 만일, 검증 카운터가 0 과 같다면, 이는 곧 소거 전압 펄스의 사이즈가 처음으로 변하게 됨을 의미하며, 이후 방법은 단계 492 로 진행한다. 단계 492 에서, 소거 전압 펄스는 △VERA4 에 의해 감소된다. 그 결과, 다음번 반복(iteration) 동안에는 pulse2 와 같은 펄스가 인가될 것이다. 하지만, 만일 검증 카운터가 0이 아니라면, 이는 소거 전압 신호가 두번째, 세번째 또는 그 이상으로 변하게 됨을 의미하며, 이후 방법은 단계 494 로 진행한다. 단계 494 에서, 소거 전압 펄스는 △VERA1 에 의해 증가되는바, 그 결과 도18B에 도시된 pulse3 와 같은 펄스가 된다. 단계 492 및 단계494 로부터, 상기 방법은 도15의 단 계 440 으로 다시 진행한다.
용량성 결합은, 소위 소프트 프로그래밍 동작들 동안에, 낸드 스트링의 메모리 셀들 사이에서 서로 다른 행동을 야기할 수 있다. 일반적으로, 소프트 프로그래밍 동작은, 소프트 프로그래밍 펄스들을 선택된 블록의 모든 워드라인들에 동시에 인가함으로써 수행된다. 소프트 프로그래밍은 메모리 셀들의 세트가 소거된 이후에 수행된다. 소프트 프로그래밍 동작은 메모리 셀들의 세트의 소거된 임계전압 분포를 좁히기 위해서 수행되며, 또한 세트 내의 개별 메모리 셀들의 소거된 임계전압 분포를 표준화(normalization) 하기 위해서 수행된다. 소프트 프로그래밍 펄스들은 크기에 있어서 정규(regular) 프로그래밍 펄스들 보다 작은데(예를 들어 도6에 도시된 바와같이), 이는 상기 셀들이 프로그램된 상태에 도달하는 것을 방지하기 위함이다. 소프트 프로그래밍의 목적은, 셀들이 더 좁은 소거 임계전압 분포를 갖게하는 것이다. 그 결과, 임계전압들은 프로그래밍된 상태 범위내로 천이되지 않는다.
각각의 소프트 프로그래밍 펄스들을 인가한 이후에, 도10에 도시된 전형적인 소거 검증 동작과 유사한 검증 동작이 수행된다. 소프트 프로그래밍 동작에 대한 검증 동안에, 소거 검증 전압을 게이트에 인가받는 각 메모리 셀들에 대해서 낸드 스트링의 도통이 테스트 된다. 선택된 블록내의 소정 갯수의 낸드 스트링들이 소거 검증 동작 동안에 비-도통 상태에 도달하면(이는, 스트링의 적어도 하나의 셀이 소거 검증 레벨에 도달했다는 것을 의미함), 소프트 프로그래밍은 종료한다. 소프트 프로그래밍의 결과로, 스트링의 소거된 메모리 셀들의 임계전압 분포는 소거 검증 레벨로 더 가깝게 천이한다. 소프트 프로그래밍을 사용함으로써, 소거 임계전압 분포는 소거 검증 레벨에 가까운 소정 레벨로 천이할 수 있으며, 이는 메모리 셀들이 본래부터 과도 소거된 경우라도 상기 소정 레벨로 천이할 수 있다.
선택 게이트들로부터 낸드 스트링의 말단 워드라인들의 메모리 셀들로의 용량성 결합 때문에, 스트링의 메모리 셀들의 소프트 프로그래밍 행동은 서로 다르다. 선택 게이트들과 말단 메모리 셀들 사이의 용량성 결합은, 소프트 프로그래밍 동안에 말단 메모리 셀들을 느리게 한다. 따라서, 말단 워드라인들의 메모리 셀들이, 소프트 프로그래밍 이후에, 안쪽 워드라인들의 메모리셀들 보다 더 깊은 소거 상태에 있게 될 것이라고 예상할 수 있다.
도20은, 소프트 프로그래밍이 수행된 이후에, 낸드 스트링의 메모리 셀들에 대한 소거 임계전압 분포를 도시한 도면이다. 분포 430는, 소프트 프로그래밍이 수행된 이후에, 안쪽 워드라인의 메모리 셀들의 소거 임계전압 분포를 도시하고 있다. 소프트 프로그래밍으로 인해, 안쪽 워드라인의 메모리 셀들의 소거 임계전압 분포는 소거 검증 레벨에 더 가깝게 천이되었다. 소프트 프로그래밍에 대한 검증 동작에서는, 소거 검증 전압의 인가하에서 소정 갯수의 낸드 스트링이 비-도통 된 경우에, 셀들의 그룹이 성공적으로 소프트 프로그래밍 되었다고 검증하고 있기 때문에, 몇몇 셀들은 소거 검증 레벨 너머로 천이된 임계전압을 가질 것이다. 소거 검증 레벨 보다 더 높은 임계전압을 갖는 메모리 셀들의 실제 갯수는, 실제로 적용된 검증 방식(scheme)에 의존할 것이다. 예를 들면, 하나의 스트링이 비-도통된 때 소프트 프로그래밍이 완료되었다고 검증되는 검증 방식이 적용되고 있다면, 그룹 내의 오직 하나의 셀만이 소거 검증 레벨보다 더 큰 임계전압을 가질 수도 있을 것이다. 만일, 또 다른 검증 방식들이 적용된다면, 그룹내의 수천개의 메모리 셀들이 소거 검증 레벨 너머로 천이된 임계전압을 가질 수도 있다. 분포 432 는 말단 메모리 셀들의 임계전압들을 도시한다. 말단 메모리 셀들은 더 느리게 소프트 프로그래밍되기 때문에, 이들의 임계전압들은 소거 검증 레벨에 그렇게 가깝게 천이되지는 않는다.
본 발명의 일실시예에 따르면, 일 세트의 워드라인들의 메모리 셀들은 서브세트들로 다시 나뉘어질 수 있는바, 소프트 프로그래밍이 워드라인들의 개별 서브세트들의 요구에 따라 수행되도록 나뉘어질 수 있다. 이러한 방법은 도15에 도시된 소거 검증 방법과 유사하다. 소프트 프로그래밍되는 상기 세트의 모든 워드라인들은, 소정의 초기 소프트 프로그래밍을 경험한다. 메모리 셀들의 세트 또는 이들의 서브세트가 성공적으로 소프트 프로그래밍되었다는 것을 검증한 이후에, 추가 소프트 프로그래밍이 말단 워드라인들에만 수행될 수 있는바, 이는 더 깊은 소거상태로부터 말단 워드라인들을 천이시켜 소거 검증 레벨에 더 가깝에 이동시키기 위함이다.
도21은 본 발명의 일실시예에 따른 소프트 프로그래밍 방법을 도시한 도면이다. 예를 들어, 도21의 방법은 메모리 셀들의 블록의 복수의 낸드 스트링들을 소프트 프로그래밍하기 위해서 사용될 수 있다. 본 발명의 일실시예에서, 도21에 따른 소프트 프로그래밍은, 도7의 소프트 프로그래밍 단계 342 를 위해서 수행될 수 있 다. 단계 602 에서, 소프트 프로그래밍 전압 신호인 VSPGM 이 초기값으로 설정되며, 소프트 프로그래밍 카운터(SPC)가 0 으로 설정된다. 단계 604에서, 소스, 비트 및 소스 선택 게이트 라인들은 접지된다. 또한, VSG 가 드레인 선택 게이트 라인에 인가된다. 드레인 선택 게이트 라인 전압은, 소프트 프로그래밍 펄스가 인가되기 직전에 약 2.5 볼트로 낮아질 수도 있는바, 이는 소프트 프로그래밍 금지(단계 617)(만일, 필요하다면)를 위한 부스팅(boosting)을 허용하기 위함이다. 다른 실시예들에서는 이러하지 않을 수도 있다. 소프트 프로그래밍은, VDD로 바이어스될 예정인 채널(단계 617)에 의해서도 어느정도 까지는 여전히 금지될 수 있다. 단계 606에서, 소프트 프로그래밍되는 세트의 모든 워드라인들에게 제 1 소프트 프로그래밍 펄스가 인가된다. 단계 608 에서, 소거된 상태에 대해서 모든 워드라인들의 메모리 셀들이, 소거 검증 전압 레벨을 이용하여 검증된다. 본 발명에 따른 다른 실시예에서는, 단계 608 은, 말단 메모리 셀들의 도통을 보장하면서 안쪽 워드라인들의 메모리 셀들만을 검증하는 것을 포함할 수 있다. 하지만, 소거 검증 전압의 인가하에서도 대부분의 경우 말단 워드라인들의 메모리 셀들은 도통할 것인바, 이는 이들 말단 워드라인들의 메모리 셀들이 안쪽 워드라인들의 메모리 셀들보다 더 느리게 소프트 프로그래밍되기 때문이다.
단계 610 에서, 소프트 프로그래밍되는 블록내의 비-도통 낸드 스트링들의 갯수가 소정 숫자와 비교된다. 만일, 비-도통 스트링들의 갯수가 소정 숫자보다 크지 않다면, 단계 612 에서 소프트 프로그래밍 카운터(SPC)가 소정의 제한값(예를 들면, 20)과 비교된다. 만일, 소프트 프로그래밍 카운터(SPC)가 적어도 20 이상이라면, 소프트 프로그래밍 동작에 대한 "실패" 상태가 단계 614 에서 보고된다. 만일, 소프트 프로그래밍 카운터(SPC)가 20 보다 작다면, 상기 방법은 단계 616 으로 진행하며 단계 616 에서는, 소프트 프로그래밍 카운터(SPC)가 1 만큼 증가하며, 소프트 프로그래밍 전압 신호는 소정 값만큼 증가한다. 단계 617 에서, 단계 608 에서의 검증 동안에 비-도통되었던(성공적으로 소프트 프로그래밍된) 낸드 스트링들은, 후속 소프트 프로그래밍이 금지된다. 특정한 낸드 스트링에서의 소프트 프로그래밍은, 가령 VDD 같은 높은 전압을 대응하는 비트라인에 인가함으로써 금지될 수 있다. 금지된 낸드 스트링의 채널 영역은, 비트라인 전압을 상승시킴으로써, 다음번 소프트 프로그래밍 싸이클 동안에 고전압으로 부스트될 것이다. 메모리 셀들의 플로팅 게이트들과 금지된 낸드 스트링의 채널 영역 사이의 전압 차이는, 셀들에 대한 후속 소프트 프로그래밍이 야기될 수 없을 정도로 작아질 것이다. 이후, 상기 방법은 단계 604 로 진행하여 추가 소프트 프로그래밍 펄스를 메모리 셀들의 세트에 인가한다.
만일, 비-도통 스트링들의 갯수가 소정 숫자보다 크다면, 이는 메모리 셀들이 성공적으로 소프트 프로그래밍 되었다는 것을 나타내며, 단계 618 에서 소프트 프로그래밍 카운터(SPC)가 리셋된다. 본 발명의 다른 실시예에서는 단계 618 이, 소프트 프로그래밍 전압 신호를 증가하는 과정을 더 포함할 수 있다. 이러한 다른 실시예에서, 단계 618 에서 증가되는 사이즈는 단계 616 에서 증가되는 사이즈와 같을 수도 있으며, 또는 다른 값을 가질 수도 있다. 예를 들어 본 발명의 일실시예에서는, 단계 616 에서 스텝 사이즈 △Vspgm1 에 의해 소프트 프로그래밍 전압 신호가 증가할 수 있다. 단계 618 에서, 소프트 프로그래밍 전압 신호는 스텝 사이즈 △Vspgm2 에 의해 증가될 수 있으며, 여기서 △Vspgm2 는 △Vspgm1 보다 클 수 있다. 도18A에 도시된 소거 전압 신호와 유사한 소프트 프로그래밍 전압 신호가 본 발명의 일실시예에서 사용될 수 있다.
단계 620 에서, 소스, 비트 및 소스 선택 게이트 라인들이 접지되며, 드레인 측 선택 게이트 라인에는 VSG 가 인가된다. 단계 622 에서, 안쪽 워드라인들에 대한 소프트 프로그래밍이 금지된다. 약 0 볼트에서 약 3 볼트 정도의 작은 양의 전압을 안쪽 워드라인들에 인가함으로써, 안쪽 워드라인들에 대한 소프트 프로그래밍이 금지될 수 있다. 본 발명의 일실시예에서는, 안쪽 워드라인들에 인가되는 전압은 더 크며, 약 5 볼트에서 약 10 볼트 정도이다. 예를 들면, 상기 전압은 패스 전압(Vpass)이 될 수 있는바, 패스 전압은 프로그래밍 또는 소프트 프로그래밍을 금지하도록 스트링의 채널 영역의 전압을 부스트하기 위해 전형적으로 인가된다. 단계 618 내지 단계 634의 후속 반복들에서 더 이상의 소프트 프로그래밍이 금지되는 낸드 스트링들(즉, 소프트 프로그래밍되었다고 이미 검증된)에 대해서는, 후속 소프트 프로그래밍을 회피하도록, 금지된 낸드 스트링의 채널 영역이 충분히 부스트되는 것을 보장하기 위해서는 더 높은 전압이 필요할 것이다. 단계 624 에서, 소프트 프로그래밍 펄스가 소거되는 세트의 말단 워드라인들에만 인가되는바, 이는 말단 메모리 셀들을 추가로 소프트 프로그래밍하기 위함이다. 단계 626 에서는, 안쪽 워드라인들이 그들의 상태에 관계없이 도통되었다고 보장하는 동안에 (즉, 검증으로부터 안쪽 워드라인들을 배제함), 소거된 상태에 대하여 말단 워드라인들의 메모리 셀들이 검증된다. 전압 Vuse1(안쪽 워드라인들의 도통을 보장하기에 충분한 전압)이 안쪽 워드라인들에 인가되는 동안에, 소거 검증 전압 레벨이 말단 워드라인들에 인가될 수 있다. 이러한 방법을 통해, 안쪽 워드라인들은 검증으로부터 배제하는 동안에, 오직 말단 워드라인들에 대해서만 검증 동작이 수행될 수 있다. 단계 628 에서는, 단계 626 에서 결정된 비-도통 스트링들의 갯수가 소정 숫자와 비교된다. 만일, 비-도통 스트링들의 갯수가 소정 숫자보다 크다면, 이는 말단 워드라인들의 셀들이 이제 소거 검증 레벨로 가깝게 천이했음을 나타내며, 상기 방법은 단계 630 으로 진행한다. 단계 630 에서는 "패스" 라는 상태가 보고된다. 만일, 비-도통 스트링들의 갯수가 소정 숫자보다 크지 않다면, 이후 소프트 프로그래밍 카운터는 소정의 제한값과 비교된다. 만일, 소프트 프로그래밍 카운터가 소정의 제한값 보다 크다면, "실패" 라는 상태가 단계 614 에서 보고된다. 하지만, 만일 소프트 프로그래밍 카운터가 소정의 제한값보다 작다면, 소프트 프로그래밍 카운터는 1 만큼 증가하며, 소프트 프로그래밍 전압 신호는 단계 634 에서 증가된다. 단계 635 에서는, 단계 626 에서의 검증 동안에 비-도통 되었던 낸드 스트링들(즉, 성공적으로 소프트 프로그래밍된)에 대한 후속 소프트 프로그래밍이 금지된다. 이후, 상기 방법은, 말단 메모리 셀들에 대한 후속 소프트 프로그래밍을 위해서 단계 620 으로 진행한다.
본 발명의 일실시예에서는, 단계 616 에서의 스텝 사이즈와 동일한 스텝 사이즈에 의해서, 소프트 프로그래밍 전압 신호가 단계 634 에서 증가한다. 하지만 다른 실시예들에서는 다른 값들이 사용될 수도 있다. 예를 들면, 도18B에 도시된 소거 전압 신호와 유사한 소프트 프로그래밍 전압 신호가 사용된다면, 단계 634 는, 스텝 사이즈 △Vspgm3 (△VERA3 와 유사함)에 의해서 소프트 프로그래밍 전압 신호를 증가시키는 과정을 포함할 수 있다. 마찬가지로, 단계 618 은, 스텝 사이즈 △Vspgm2 (△VERA2 와 유사함)에 의해서 소프트 프로그래밍 전압 신호를 증가시키는 과정을 포함할 수 있으며, 단계 616 은 스텝 사이즈 △Vspgm1 (△VERA1 와 유사함)에 의해서 소프트 프로그래밍 전압 신호를 증가시키는 과정을 포함할 수 있다. 이러한 일실시예에서 단계 616 은, 첫번째 반복 동안에 스텝 사이즈 △Vspgm4 (△VERA4 와 유사함)에 의해서 소프트 프로그래밍 전압 신호를 감소시키는 과정 및 후속 반복들을 위해서 △Vspgm1 에 의해서 소프트 프로그래밍 전압 신호를 증가시키는 과정을 더 포함할 수 있다.
본 발명의 서로 다른 실시예들에서는, 소프트 프로그래밍을 위해서 낸드 스트링 내의 워드라인들을 서로 다른 방식으로 분리할 수 있다. 예를 들면, 낸드 스트링의 2개의 최말단 워드라인들(예를 들면, WL0, WL1, WLn-1 및 WLn)이 말단 워드라인들로서 함께 분류(grouping)될 수 있으며, 나머지 워드라인들(WL2 내지 WLn-2)이 안쪽 워드라인들로서 함께 분류(grouping)될 수 있다. 이러한 실시예에서, 도21의 단계 622는 워드라인 WL2 내지 WLn-2 를 금지시키는 것을 포함할 것이며, 단계 624 및 단계 626 은, 워드라인들 WL0, WL1, WLn-1, 및 WLn 을 후속으로 소프트 프로그래밍 및 검증하기 위해 수행될 것이다. 다른 실시예에서는, 여섯개 또는 그 이상의 워드라인들이 말단 워드라인들로서 함께 분류(grouping)될 수도 있다. 또한, 또 다른 방식으로 분류(grouping)하는 것 역시 구현 가능하다.
도22는 도21에 도시된 순서도의 다양한 동작들에 대한 바이어스 조건들을 나타낸 것이다. 컬럼 640 은, 소거되는 세트의 모든 메모리 셀들에 대한 소프트 프로그래밍 동작의 바이어스 조건들을 나타낸 것이다. 컬럼 640 은 도21의 단계 604 내지 단계 606 에 대응한다. 비트라인, 소스라인, 및 p-웰에는 소프트 프로그래밍에 대해서 0 볼트가 인가된다. 비트라인 전압에 대해서 괄호 안에 표기된 VDD 는, 소프트 프로그래밍이 금지된 이들 낸드 스트링들에는 VDD 가 인가됨을 나타낸다. 소스측 선택 게이트 라인은 0 볼트이며, 반면에 드레인측 선택 게이트 라인은 VSG 이다. 소프트 프로그래밍 펄스인 Vspgm 은 세트의 각 워드라인들에 인가되는바, 이는 이들 각 워드라인들에 연결된 각 메모리 셀들의 임계전압을 상승시키기 위함이다.
컬럼 642 는, 상기 세트의 모든 메모리 셀들의 소프트 프로그래밍을 검증하기 위한 바이어스 조건들을 나타낸 것이다. 컬럼 642 는, 도21의 단계 608에 대응한다. 이러한 바이어스 조건들은, 메모리 셀들의 세트 내의 모든 메모리 셀들의 소 거를 검증하기 위한 바이어스 조건들과 동일하다. 비트라인은 플로팅되며, p-웰에는 0 볼트가 인가되며, 소스 라인에는 VDD 가 인가된다. 선택 게이트들 둘다는 VSG 에 의해 턴온된다. 상기 스트링이 비-도통 상태에 있는지 즉, 소거 검증 레벨에 도달한 메모리 셀을 적어도 하나 가지고 있는지를 판단하기 위해서, 소거 검증 전압이 각 워드라인에 인가된다.
컬럼 644 는, 말단 워드라인들만을 소프트 프로그래밍하기 위한 바이어스 조건들을 나타낸다. 컬럼 644 는 도21의 단계 620 내지 단계 624에 대응한다. 드레인측 선택 게이트 라인에 VSG 를 인가함에 의해서 드레인측 선택 게이트 라인은 턴온되며, 소스측 선택 게이트 라인에 0 볼트를 인가함으로써 소스측 선택 게이트 라인은 턴 오프된다. 안쪽 워드라인들에는 작은 양의 전압인 Vuse1 (예를 들면, 0 볼트 내지 5 볼트)가 공급된다. 작은 양의 전압을 안쪽 워드라인들에 인가함에 의해서, 이들 안쪽 워드라인들에 연결된 메모리 셀들은, 소프트 프로그래밍 펄스들의 인가하에서 후속 프로그래밍이 금지될 수 있다. 말단 워드라인들은 소프트 프로그래밍 펄스인 VSPGM 을 인가받는바, 이는 후속 소프트 프로그래밍을 진행하기 위해서이다. 소프트 프로그래밍된 것으로 검증된 낸드 스트링에 대한 후속 소프트 프로그래밍이 금지될 때, 안쪽 워드라인들에 인가되는 Vuse1 값은, 상대적으로 높은 전압(예를 들어, Vpass = 5 내지 10 볼트) 일 수 있다. 금지된 스트링들의 비트라인에도 VDD 가 인가되기 때문에, 상기 상대적인 고전압은, 금지된 낸드 스트링의 채널 영역이 다음 번 소프트 프로그래밍 싸이클 동안에 고전압으로 부스트되도록 야기할 것이다. 이러한 점은, 메모리 셀들의 플로팅 게이트들과 금지된 낸드 스트링의 채널 영역 사이의 전압 차이를 충분히 작게 유지시켜 주며, 따라서, 상기 셀들에 대한 후속 소프트 프로그래밍이 수행되지 않는다.
컬럼 646 은, 말단 워드라인들만에 대한 소프트 프로그래밍 검증 바이어스 조건들을 나타낸 것이다. 컬럼 646 은, 도21의 단계 626 에 대응할 수 있다. 비트라인은 플로팅 되며, 소스라인은 VDD 에 연결된다. p-웰에는 0 볼트가 인가된다. 드레인 선택 게이트 라인 및 소스 선택 게이트 라인에 VSG 를 인가함으로써, 양쪽 선택 게이트들 모두가 턴온된다. 안쪽 워드라인들에는 Vuse1 이 인가된다. 앞서 논의된 바와같이, 몇몇 경우에서는 소프트 프로그래밍(컬럼 644) 동안에 이용되는 Vuse1 의 값은, 0 볼트 내지 3 볼트 보다 더 클 수도 있다. 검증을 위한 Vuse1 의 값은 0 볼트 내지 3 볼트 이다. 소프트 프로그래밍이 이미 완료된 안쪽 워드라인들의 메모리 셀들이 도통 상태에 있음을 보장하기 위해서는, 이 값은 오직 소거 검증 전압보다 더 크기만 하면 된다. 이러한 방식으로, 말단 워드라인들의 메모리 셀들의 상태는 독립적으로 판별될 수 있으며 그리고 검증될 수 있다. 따라서, 소프트 프로그래밍 동안에 사용되는 Vuse1 의 값(예를 들면, 5 볼트 내지 10 볼트)은, 소프트 프로그래밍 검증시에 사용되는 Vuse1 의 값(예를 들면, 0 볼트 내지 3 볼트)과 서로 다를 수도 있다. 소거 검증 전압 또는 0 볼트가 말단 워드라인들에 인가된다. 이러한 방식에 따라, 말단 워드라인들이 검증을 받게되는 동안에, 안쪽 워드라인들은 소프트 프로그래밍 검증으로부터 배제된다.
도23은, 도21 및 도22에 도시된 실시예에 따른 소프트 프로그래밍이 수행된 이후에, 메모리 셀들의 세트에 대한 임계전압 분포들을 도시한 도면이다. 도23에 도시된 바와같이, 안쪽 및 말단 워드라인들 대한 소거 임계전압 분포들은, 양자 모두 소거 검증 레벨에 더 가깝게 천이되었다. 안쪽 워드라인 임계전압 분포 430 는, 소거 검증 레벨에 더 가깝게 천이되었는바, 이는 통상적인 것이다. 말단 워드라인 임계전압 분포 432 역시, 소거 검증 레벨에 더 가깝게 천이되었는바, 이는 추가 소프트 프로그래밍(단계 618-635)에 의한 것이다.
전술한 실시예들은 NAND 플래시 메모리에 관해 제공되었다. 하지만, 본 발명의 원리들은 직렬 구조를 이용하는 다른 타입의 비휘발성 메모리들에도 응용될 수 있으며, 이러한 다른 타입의 비휘발성 메모리들에는 현존하는 메모리들 뿐만 아니라 현재 개발되고 있는 새로운 기술을 이용하기 위해 기획된 비휘발성 메모리들이 포함된다.
본 발명의 실시예들에 관한 전술한 내용들은 예시와 설명을 위해 제공되었을 뿐이며, 실시예에 대한 모든 것을 속속들이 규명한다던가 또는 개시된 실시예들 만으로 본 발명을 제한하고자 의도된 것이 아님을 유의해야 한다. 전술한 가르침에 비추어 볼때, 해당 기술분야의 당업자에게는 다양한 변형예와 수정예들이 자명할 것이다. 본 발명의 기술적 사상과 실질적인 응용을 최적으로 설명하기 위해, 본 발명의 실시예들이 선택되고 기술되었으며, 따라서 해당 기술분야의 당업자들은 본 발명, 다양한 실시예들 및 특정한 사용에 적합한 다양한 변형예들을 이해할 수 있을 것이다. 본 발명의 범위는 후속되는 청구항들 및 그들의 등가물들에 의해서 정의되어야 한다.

Claims (36)

  1. 비휘발성 메모리를 소거하는 방법에 있어서,
    비휘발성 저장소자들의 세트에 대한 소거를 인에이블하는 단계 -상기 인에이블하는 단계는, 비휘발성 저장소자들의 상기 세트의 제 1 서브세트 및 제 2 서브세트에 대한 소거를 인에이블하는 것을 포함하며- ;
    비휘발성 저장소자들의 상기 제 1 서브세트 및 제 2 서브세트에 대한 소거가 인에이블된 상태에서 상기 제 1 서브세트가 소거되었다고 검증될 때까지, 하나 이상의 소거 전압 펄스들을 상기 세트에 인가하는 단계;
    상기 제 1 서브세트가 소거되었다고 검증된 이후에, 상기 제 2 서브세트에 대한 소거가 인에이블된 상태에서 상기 제 1 서브세트에 대한 후속 소거를 금지하는 단계;
    상기 제 1 서브세트에 대한 소거가 금지되고 상기 제 2 서브세트에 대한 소거가 인에이블된 상태에서 상기 제 2 서브세트가 소거되었다고 검증될 때까지, 하나 이상의 추가 소거 전압 펄스들을 상기 세트에 인가하는 단계; 및
    비휘발성 저장소자들의 상기 제 1 서브세트가 소거되었는지를, 상기 하나 이상의 소거 전압 펄스들 각각을 인가하는 사이에서 검증하는 단계
    를 포함하여 이루어지며,
    상기 검증하는 단계는,
    비휘발성 저장소자들의 상기 제 2 서브세트를 검증으로부터 배제하는 것을 특징으로 하는 비휘발성 메모리를 소거하는 방법.
  2. 제 1 항에 있어서,
    비휘발성 저장소자들의 상기 세트를 소거한 이후에 비휘발성 저장소자들의 상기 세트를 소프트 프로그래밍하는 단계를 더 포함하며,
    상기 세트를 소프트 프로그래밍하는 단계는,
    상기 세트가 소프트 프로그래밍되었다고 검증될 때까지, 하나 이상의 소프트 프로그래밍 펄스들을 비휘발성 저장소자들의 상기 세트에 인가하는 단계;
    상기 세트가 소프트 프로그래밍되었다고 검증된 이후에, 비휘발성 저장소자들의 상기 세트의 상기 제 1 서브세트에 대한 소프트 프로그래밍을 금지하는 단계; 및
    상기 제 1 서브세트에 대한 소프트 프로그래밍이 금지된 상태에서 하나 이상의 추가 소프트 프로그래밍 펄스들을 비휘발성 저장소자들의 상기 제 2 서브세트에 인가하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 메모리를 소거하는 방법.
  3. 제 2 항에 있어서,
    상기 제 2 서브세트가 소프트 프로그래밍되었는지를, 상기 하나 이상의 추가 소프트 프로그래밍 펄스들 각각을 인가하는 사이에서 검증하는 단계를 더 포함하여 이루어지며,
    상기 검증하는 단계는,
    상기 제 1 서브세트를 검증으로부터 배제하는 것을 특징으로 하는 비휘발성 메모리를 소거하는 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 검증하는 단계는,
    상기 제 2 서브세트를 검증으로부터 배제한 상태에서 상기 제 1 서브세트를 검증하도록, 소거 검증 전압을 상기 제 1 서브세트에 인가하며 그리고 상기 소거 검증 전압보다 더 큰 전압을 상기 제 2 서브세트에 인가하는 것
    을 특징으로 하는 비휘발성 메모리를 소거하는 방법.
  6. 제 1 항에 있어서,
    비휘발성 저장소자들의 상기 제 2 서브세트가 소거되었는지를, 상기 하나 이상의 추가 소거 전압 펄스들 각각을 인가하는 사이에서 검증하는 단계를 더 포함하여 이루어지며,
    상기 검증하는 단계는,
    비휘발성 저장소자들의 상기 제 1 서브세트를 검증으로부터 배제하는 것을 특징으로 하는 비휘발성 메모리를 소거하는 방법.
  7. 제 1 항에 있어서,
    비휘발성 저장소자들의 상기 제 2 서브세트 및 상기 제 1 서브세트가 소거되었는지를, 상기 하나 이상의 추가 소거 전압 펄스들 각각을 인가하는 사이에서 검증하는 단계
    를 더 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리를 소거하는 방법.
  8. 제 1 항에 있어서,
    상기 하나 이상의 소거 전압 펄스들을 인가하는 단계는,
    상기 하나 이상의 소거 전압 펄스들 각각의 사이즈를 제 1 스텝 사이즈에 의해 증가시키는 것을 포함하며,
    상기 하나 이상의 추가 소거 전압 펄스들을 인가하는 단계는,
    상기 하나 이상의 추가 소거 전압 펄스들 각각의 사이즈를 제 2 스텝 사이즈에 의해 증가시키는 것
    을 포함하는 것을 특징으로 하는 비휘발성 메모리를 소거하는 방법.
  9. 제 8 항에 있어서,
    상기 하나 이상의 소거 전압 펄스들은, 상기 제 1 서브세트가 성공적으로 소 거되었다고 검증되기 전에 상기 세트에 인가되는 마지막 소거 전압 펄스를 포함하고 있으며, 그리고
    상기 하나 이상의 추가 소거 전압 펄스들을 인가하는 단계는,
    상기 하나 이상의 추가 소거 전압 펄스들 중 제 1 펄스를 인가하기 전에, 상기 하나 이상의 추가 소거 전압 펄스들 중 상기 제 1 펄스를 위해서 상기 마지막 소거 전압 펄스를 제 3 스텝 사이즈에 의해 증가시키는 것을 특징으로 하는 비휘발성 메모리를 소거하는 방법.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 스텝 사이즈는 동일한 스텝 사이즈인 것을 특징으로 하는 비휘발성 메모리를 소거하는 방법.
  11. 제 1 항에 있어서,
    상기 하나 이상의 소거 전압 펄스들을 인가하는 단계는,
    제 1 소거 전압 펄스를 인가한 이후에 상기 제 1 서브세트가 소거되었다고 검증되지 않는다면, 상기 하나 이상의 소거 전압 펄스들의 사이즈를 제 1 스텝 사이즈에 의해서 감소시키는 단계; 및
    제 2 소거 전압 펄스를 인가한 이후에 상기 제 1 서브세트가 소거되었다고 검증되지 않는다면, 상기 하나 이상의 소거 전압 펄스들의 사이즈를 제 2 스텝 사이즈에 의해서 증가시키는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 메모리를 소거하는 방법.
  12. 제 11 항에 있어서,
    상기 하나 이상의 추가 소거 전압 펄스들을 인가하는 단계는,
    상기 하나 이상의 추가 소거 전압 펄스들의 사이즈를 제 3 스텝 사이즈에 의해서 증가시키는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 메모리를 소거하는 방법.
  13. 제 12 항에 있어서,
    상기 하나 이상의 소거 전압 펄스들은, 상기 제 1 서브세트가 성공적으로 소거되었다고 검증되기 전에 상기 세트에 인가되는 마지막 소거 전압 펄스를 포함하고 있으며, 그리고
    상기 하나 이상의 추가 소거 전압 펄스들을 인가하는 단계는,
    상기 하나 이상의 추가 소거 전압 펄스들 중 제 1 펄스를 인가하기 전에, 상기 하나 이상의 추가 소거 전압 펄스들 중 상기 제 1 펄스를 위해서 상기 마지막 소거 전압 펄스를 제 4 스텝 사이즈에 의해 증가시키는 것을 특징으로 하는 비휘발성 메모리를 소거하는 방법.
  14. 제 13 항에 있어서,
    상기 제 2 스텝 사이즈 및 상기 제 3 스텝 사이즈는 동일한 사이즈인 것을 특징으로 하는 비휘발성 메모리를 소거하는 방법.
  15. 삭제
  16. 제 1 항에 있어서,
    상기 제 2 서브세트는,
    상기 세트의 제 1 선택 게이트에 인접한 제 1 비휘발성 저장소자 및 상기 세트의 제 2 선택 게이트에 인접한 제 2 비휘발성 저장소자를 포함하는 것을 특징으로 하는 비휘발성 메모리를 소거하는 방법.
  17. 제 16 항에 있어서,
    상기 제 2 서브세트는,
    상기 제 1 비휘발성 저장소자에 인접한 제 3 비휘발성 저장소자를 더 포함하며 그리고 상기 제 2 비휘발성 저장소자에 인접한 제 4 비휘발성 저장소자를 더 포함하는 것을 특징으로 하는 비휘발성 메모리를 소거하는 방법.
  18. 제 1 항에 있어서,
    비휘발성 저장소자들의 상기 세트는, 낸드 스트링인 것을 특징으로 하는 비휘발성 메모리를 소거하는 방법.
  19. 제 1 항에 있어서,
    비휘발성 저장소자들의 상기 세트는, 다중-상태 플래시 메모리 디바이스들의 세트인 것을 특징으로 하는 비휘발성 메모리를 소거하는 방법.
  20. 비휘발성 메모리 시스템에 있어서,
    비휘발성 저장소자들의 제 1 서브세트 및 제 2 서브세트를 포함하는 비휘발성 저장소자들의 세트; 및
    비휘발성 저장소자들의 상기 세트와 통신하는 관리회로를 포함하여 이루어지며,
    상기 관리회로는,
    비휘발성 저장소자들의 상기 제 1 서브세트 및 제 2 서브세트에 대한 소거를 인에이블하는 단계;
    비휘발성 저장소자들의 상기 제 1 서브세트 및 제 2 서브세트에 대한 소거가 인에이블된 상태에서 상기 제 1 서브세트가 소거되었다고 검증될 때까지, 하나 이상의 소거 전압 펄스들을 상기 세트에 인가하는 단계;
    상기 제 1 서브세트가 소거되었다고 검증된 이후에, 상기 제 2 서브세트에 대한 소거가 인에이블된 상태에서 상기 제 1 서브세트에 대한 후속 소거를 금지하는 단계; 및
    상기 제 1 서브세트에 대한 소거가 금지되고 상기 제 2 서브세트에 대한 소거가 인에이블된 상태에서 상기 제 2 서브세트가 소거되었다고 검증될 때까지, 하나 이상의 추가 소거 전압 펄스들을 상기 세트에 인가하는 단계
    에 의해서 상기 세트를 소거하며,
    상기 관리회로는,
    비휘발성 저장소자들의 상기 제 1 서브세트가 소거되었는지를, 상기 하나 이상의 소거 전압 펄스들 각각을 인가하는 사이에서 검증하며,
    상기 제 1 서브세트가 소거되었는지를 검증할 때에 비휘발성 저장소자들의 상기 제 2 서브세트를 검증으로부터 배제하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  21. 제 20 항에 있어서,
    상기 관리회로는, 비휘발성 저장소자들의 상기 세트를 소거한 이후에 비휘발성 저장소자들의 상기 세트를 소프트 프로그래밍하며,
    상기 세트를 소프트 프로그래밍하는 것은,
    상기 세트가 소프트 프로그래밍되었다고 검증될 때까지, 하나 이상의 소프트 프로그래밍 펄스들을 비휘발성 저장소자들의 상기 세트에 인가하는 단계;
    상기 세트가 소프트 프로그래밍되었다고 검증된 이후에, 비휘발성 저장소자들의 상기 세트의 상기 제 1 서브세트에 대한 소프트 프로그래밍을 금지하는 단계; 및
    상기 제 1 서브세트에 대한 소프트 프로그래밍이 금지된 상태에서 하나 이상의 추가 소프트 프로그래밍 펄스들을 비휘발성 저장소자들의 상기 제 2 서브세트에 인가하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  22. 제 21 항에 있어서,
    상기 관리회로는,
    상기 제 2 서브세트가 소프트 프로그래밍되었는지를, 상기 하나 이상의 추가 소프트 프로그래밍 펄스들 각각을 인가하는 사이에서 검증하며,
    상기 제 2 서브세트가 소프트 프로그래밍되었는지를 검증하는 것은, 상기 제 1 서브세트를 검증으로부터 배제하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  23. 삭제
  24. 제 20 항에 있어서,
    상기 관리회로는,
    상기 제 2 서브세트를 검증으로부터 배제한 상태에서 상기 제 1 서브세트를 검증하기 위해서, 소거 검증 전압을 상기 제 1 서브세트에 인가하며 그리고 상기 소거 검증 전압보다 더 큰 전압을 상기 제 2 서브세트에 인가하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  25. 제 20 항에 있어서,
    상기 관리회로는,
    비휘발성 저장소자들의 상기 제 2 서브세트가 소거되었는지를, 상기 하나 이상의 추가 소거 전압 펄스들 각각을 인가하는 사이에서 검증하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  26. 제 25 항에 있어서,
    상기 관리회로는,
    상기 제 2 서브세트가 소거되었는지를 검증할 때에 비휘발성 저장소자들의 상기 제 1 서브세트를 검증으로부터 배제하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  27. 제 20 항에 있어서,
    상기 하나 이상의 소거 전압 펄스들을 인가하는 단계는,
    제 1 소거 전압 펄스를 인가한 이후에 상기 제 1 서브세트가 소거되었다고 검증되지 않는다면, 상기 하나 이상의 소거 전압 펄스들의 사이즈를 제 1 스텝 사 이즈에 의해서 감소시키는 단계; 및
    제 2 소거 전압 펄스를 인가한 이후에 상기 제 1 서브세트가 소거되었다고 검증되지 않는다면, 상기 하나 이상의 소거 전압 펄스들의 사이즈를 제 2 스텝 사이즈에 의해서 증가시키는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  28. 제 27 항에 있어서,
    상기 하나 이상의 추가 소거 전압 펄스들을 인가하는 단계는,
    상기 하나 이상의 추가 소거 전압 펄스들을 각각 인가하는 사이에서, 상기 하나 이상의 추가 소거 전압 펄스들의 사이즈를 제 3 스텝 사이즈에 의해서 증가시키는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  29. 제 28 항에 있어서,
    상기 하나 이상의 소거 전압 펄스들은, 상기 제 1 서브세트가 성공적으로 소거되었다고 검증되기 전에 상기 세트에 인가되는 마지막 소거 전압 펄스를 포함하고 있으며, 그리고
    상기 하나 이상의 추가 소거 전압 펄스들을 인가하는 단계는,
    상기 하나 이상의 추가 소거 전압 펄스들 중 제 1 펄스를 인가하기 전에, 상기 하나 이상의 추가 소거 전압 펄스들 중 상기 제 1 펄스를 위해서 상기 마지막 소거 전압 펄스를 제 4 스텝 사이즈에 의해 증가시키는 것을 특징으로 하는 비휘발성 메모리 시스템.
  30. 제 29 항에 있어서,
    상기 제 2 스텝 사이즈 및 상기 제 3 스텝 사이즈는 동일한 사이즈인 것을 특징으로 하는 비휘발성 메모리 시스템.
  31. 삭제
  32. 제 20 항에 있어서,
    상기 제 2 서브세트는,
    상기 세트에 대한 제 1 선택 게이트에 인접한 제 1 비휘발성 저장소자 및 상기 세트에 대한 제 2 선택 게이트에 인접한 제 2 비휘발성 저장소자를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  33. 제 32 항에 있어서,
    상기 제 2 서브세트는,
    상기 제 1 비휘발성 저장소자에 인접한 제 3 비휘발성 저장소자 그리고 상기 제 2 비휘발성 저장소자에 인접한 제 4 비휘발성 저장소자를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  34. 제 20 항에 있어서,
    비휘발성 저장소자들의 상기 세트는 다중-상태 플래시 메모리 디바이스들의 세트인 것을 특징으로 하는 비휘발성 메모리 시스템.
  35. 제 20 항에 있어서,
    비휘발성 저장소자들의 상기 세트는 낸드 스트링인 것을 특징으로 하는 비휘발성 메모리 시스템.
  36. 제 20 항에 있어서,
    상기 관리회로는 제어기, 상태머신 및 로우 제어회로 중 적어도 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
KR1020077022606A 2005-03-31 2006-03-29 메모리 셀들의 서브세트들에 대한 개별 검증 및 추가소거를 이용한 비휘발성 메모리의 소거 KR100921014B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US66704305P 2005-03-31 2005-03-31
US60/667,043 2005-03-31
US11/296,055 US7403424B2 (en) 2005-03-31 2005-12-06 Erasing non-volatile memory using individual verification and additional erasing of subsets of memory cells
US11/296,028 US7400537B2 (en) 2005-03-31 2005-12-06 Systems for erasing non-volatile memory using individual verification and additional erasing of subsets of memory cells
US11/296,055 2005-12-06
US11/296,028 2005-12-06

Publications (2)

Publication Number Publication Date
KR20080007553A KR20080007553A (ko) 2008-01-22
KR100921014B1 true KR100921014B1 (ko) 2009-10-09

Family

ID=36615715

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077022606A KR100921014B1 (ko) 2005-03-31 2006-03-29 메모리 셀들의 서브세트들에 대한 개별 검증 및 추가소거를 이용한 비휘발성 메모리의 소거

Country Status (8)

Country Link
EP (1) EP1864293B1 (ko)
JP (1) JP4796125B2 (ko)
KR (1) KR100921014B1 (ko)
CN (1) CN101213614B (ko)
AT (1) ATE476740T1 (ko)
DE (1) DE602006015930D1 (ko)
TW (1) TWI306606B (ko)
WO (1) WO2006105120A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9733864B2 (en) 2014-01-21 2017-08-15 Samsung Electronics Co., Ltd. Memory system including nonvolatile memory device and erase method thereof
KR20180052814A (ko) * 2016-11-10 2018-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7499338B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation Partitioned soft programming in non-volatile memory
JP4990978B2 (ja) * 2006-10-13 2012-08-01 サンディスク コーポレイション 不揮発性記憶素子における部分的な消去と消去の検証
KR100908562B1 (ko) * 2007-11-29 2009-07-21 주식회사 하이닉스반도체 불휘발성 메모리 소자의 소거 방법
KR100954946B1 (ko) * 2008-05-20 2010-04-27 주식회사 하이닉스반도체 불휘발성 메모리 소자의 소거 방법
KR100953063B1 (ko) * 2008-05-23 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 장치의 소거 방법
US7839690B2 (en) * 2008-12-11 2010-11-23 Sandisk Corporation Adaptive erase and soft programming for memory
CN102376367B (zh) * 2010-08-10 2015-05-27 旺宏电子股份有限公司 于一存储集成电路上进行擦除操作的方法与装置
JP5259666B2 (ja) * 2010-09-22 2013-08-07 株式会社東芝 不揮発性半導体記憶装置
KR101281706B1 (ko) * 2011-02-28 2013-07-03 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그의 소거 동작 제어 방법
US8488382B1 (en) * 2011-12-21 2013-07-16 Sandisk Technologies Inc. Erase inhibit for 3D non-volatile memory
US8787094B2 (en) 2012-04-18 2014-07-22 Sandisk Technologies Inc. Soft erase operation for 3D non-volatile memory with selective inhibiting of passed bits
US9019775B2 (en) 2012-04-18 2015-04-28 Sandisk Technologies Inc. Erase operation for 3D non-volatile memory with controllable gate-induced drain leakage current
JP6088602B2 (ja) * 2015-08-12 2017-03-01 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
KR102384959B1 (ko) * 2015-10-30 2022-04-11 에스케이하이닉스 주식회사 저장 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
KR102377469B1 (ko) * 2015-11-02 2022-03-23 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 동작 방법
CN106326780B (zh) * 2016-08-18 2019-05-17 佛山中科芯蔚科技有限公司 一种物理芯片指纹生成方法及系统
CN107507645A (zh) * 2017-07-28 2017-12-22 东芯半导体有限公司 一种避免数据擦除出错的闪存装置
US10877687B2 (en) 2018-06-29 2020-12-29 Micron Technology, Inc. Erasure of multiple blocks in memory devices
US10916310B2 (en) * 2019-05-10 2021-02-09 Macronix International Co., Ltd. Memory system, memory controller, and memory control method
US11037632B1 (en) * 2020-03-25 2021-06-15 Macronix International Co., Ltd. Multi-tier 3D memory and erase method thereof
CN113409872B (zh) * 2021-06-30 2024-03-12 芯天下技术股份有限公司 一种抑制闪存过擦除的方法、装置、电子设备及存储介质

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004013864A1 (en) 2002-07-31 2004-02-12 Advanced Micro Devices, Inc A system and method for erase voltage control during multiple sector erase of a flash memory device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306196A (ja) * 1995-04-28 1996-11-22 Toshiba Corp 不揮発性半導体記憶装置
JPH09320282A (ja) * 1996-05-27 1997-12-12 Sharp Corp 不揮発性半導体記憶装置の消去制御方法
JP2000236031A (ja) * 1999-02-16 2000-08-29 Toshiba Corp 不揮発性半導体記憶装置
US6381174B1 (en) * 2001-03-12 2002-04-30 Micron Technology, Inc. Non-volatile memory device with redundant columns
JP2003178590A (ja) * 2001-12-11 2003-06-27 Toshiba Corp 不揮発性半導体記憶装置
JP4005895B2 (ja) * 2002-09-30 2007-11-14 株式会社東芝 不揮発性半導体メモリ装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004013864A1 (en) 2002-07-31 2004-02-12 Advanced Micro Devices, Inc A system and method for erase voltage control during multiple sector erase of a flash memory device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9733864B2 (en) 2014-01-21 2017-08-15 Samsung Electronics Co., Ltd. Memory system including nonvolatile memory device and erase method thereof
KR20180052814A (ko) * 2016-11-10 2018-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102643658B1 (ko) * 2016-11-10 2024-03-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법

Also Published As

Publication number Publication date
JP2008536247A (ja) 2008-09-04
KR20080007553A (ko) 2008-01-22
WO2006105120A1 (en) 2006-10-05
ATE476740T1 (de) 2010-08-15
CN101213614A (zh) 2008-07-02
JP4796125B2 (ja) 2011-10-19
TWI306606B (en) 2009-02-21
EP1864293B1 (en) 2010-08-04
DE602006015930D1 (de) 2010-09-16
EP1864293A1 (en) 2007-12-12
TW200703342A (en) 2007-01-16
CN101213614B (zh) 2012-05-16

Similar Documents

Publication Publication Date Title
KR100921014B1 (ko) 메모리 셀들의 서브세트들에 대한 개별 검증 및 추가소거를 이용한 비휘발성 메모리의 소거
KR100892405B1 (ko) 메모리 셀들의 서브세트들에 대한 개별 검증 및 추가소거를 이용한 비휘발성 메모리의 소프트 프로그래밍
KR100897415B1 (ko) 비휘발성 메모리의 소거 동작들의 워드 라인 보상
US7768826B2 (en) Methods for partitioned erase and erase verification in non-volatile memory to compensate for capacitive coupling effects
US7457166B2 (en) Erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US7606100B2 (en) Erasing non-volatile memory using individual verification and additional erasing of subsets of memory cells
US7522457B2 (en) Systems for erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
KR100909720B1 (ko) 소거 속도가 느린 메모리 셀들을 보상하도록 워드라인 조건들을 변경함으로써 비휘발성 메모리를 소거하는 방법
WO2008083131A2 (en) Method for programming with initial programming voltage based on trial
KR101062032B1 (ko) 비휘발성 메모리에서의 분할된 소거 및 소거 검증
KR101047168B1 (ko) 비휘발성 메모리에서의 분할된 소프트 프로그래밍
WO2009006485A1 (en) Erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130926

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150918

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160921

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170919

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180903

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190917

Year of fee payment: 11