KR100897415B1 - 비휘발성 메모리의 소거 동작들의 워드 라인 보상 - Google Patents

Abstract

소거 동작 동안에 메모리 셀들의 소거 행동을 정규화하기 위해서 보상전압(들)이 비휘발성 메모리 시스템에 인가된다. 보상 전압은, 다른 메모리 셀들 및/또는 선택 게이트들로부터 낸드 스트링의 메모리 셀들에 용량적으로 결합되는 전압들을 보상할 수 있다. 보상 전압은 메모리 셀들의 소거 행동을 실질적으로 정규화하기 위해서 하나 이상의 메모리 셀들에 인가될 수 있다. 보상 전압은 낸드 스트링의 말단 메모리 셀들에 인가될 수 있는데, 이는 이들의 소거 행동을 낸드 스트링의 안쪽 메모리 셀들의 행동과 동등하게 하기 위해서이다. 또한, 보상 전압은 낸드 스트링의 안쪽 메모리 셀들에 인가될 수 있는데, 이는 이들의 소거 행동을 낸드 스트링의 말단 메모리 셀들의 행동과 동등하게 하기 위해서이다. 또한, 보상전압은 낸드 스트링의 하나 이상의 선택 게이트들에도 인가될 수 있는데, 이는 선택 게이트들로부터 하나 이상의 메모리 셀들로 결합하는 전압을 보상하기 위해서이다. 다양한 보상 전압들이 사용가능하다.

보상전압, 비휘발성, 말단 메모리, 안쪽 메모리, 임계전압 분포

Description

비휘발성 메모리의 소거 동작들의 워드 라인 보상{WORD LINE COMPENSATION IN NON-VOLATILE MEMORY ERASURE OPERATION}

본 발명은 일반적으로 비휘발성 메모리 디바이스를 소거하는 반도체 기술에 관한 것이다.

반도체 메모리 장치는 다양한 전자 장치에서 더욱더 일반적으로 사용되어 왔다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대정보 단말기(PDA), 휴대용 연산 장치, 비-휴대용 연산 장치 및 기타 장치에서 사용된다. 전기적으로 소거가능하고 프로그램가능한 읽기 전용 메모리(Electrical Erasable Programmable Read Only Memory : EEPROM) 및 플래시 메모리가 가장 일반적인 비휘발성 반도체 메모리이다.

플래시 메모리 시스템의 일례는 NAND 구조를 사용하는 바, 두개의 선택 게이트들 사이에서 샌드위치되어 있는 직렬로 연결된 복수개 트랜지스터들의 정렬을 포함한다. 상기 직렬로 된 트랜지스터들과 선택 게이트들은 '낸드 스트링(NAND string)' 이라고 일컬어 진다. 도1은 하나의 낸드 스트링을 도시한 평면도이다. 도2는 도1에 도시된 구조의 등가회로이다. 도1과 도2에 도시된 낸드 스트링은, 직렬로 연결되어 있으며 제 1 선택 게이트(120)과 제 2 선택 게이트(122) 사이에서 샌 드위치된 4개의 트랜지스터(100, 102, 104, 106)를 포함한다. 선택 게이트(120)는 낸드 스트링을 비트라인(126)에 연결한다. 선택 게이트(122)는 낸드 스트링을 소스라인(128)에 연결한다. 선택 게이트(120)는, 선택 게이트(120)의 제어 게이트(120CG)에 적절한 전압을 인가함으로서 제어할 수 있다. 선택 게이트(122)는, 선택 게이트(122)의 제어 게이트(122CG)에 적절한 전압을 인가함으로서 제어할 수 있다. 각각의 트랜지스터(100, 102, 104, 106)들은 제어 게이트와 플로팅 게이트를 포함하며, 메모리 셀의 게이트 엘리먼트들을 형성한다. 예를 들면, 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 갖는다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 갖는다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 갖는다. 제어 게이트(100CG)는 워드라인(WL3)에 연결되어 있고, 제어 게이트(102CG)는 워드라인(WL2)에 연결되어 있고, 제어 게이트(104CG)는 워드라인(WL1)에 연결되어 있고, 제어 게이트(106CG)는 워드라인(WL0)에 연결되어 있다.

비록, 도1 및 도2는 하나의 낸드 스트링 내의 4개의 메모리 셀들을 도시하고 있지만, 4개의 트랜지스터를 사용하는 것은 다만 일례일 뿐이다. 낸드 스트링은 4개보다 더 적은 메모리 셀들을 가질 수 있거나 또는 4개 보다 더 많은 메모리 셀들을 가질 수 있다. 예를 들면, 어떤 낸드 스트링들은 8개의 메모리 셀들을 포함할 수 있으며, 16개, 32개 등등의 메모리 셀들을 포함할 수도 있다. 이상에서 논의된 바는 하나의 낸드 스트링 내의 메모리 셀들의 갯수를 특정하게 한정하는 것이 아니 다.

낸드 구성을 사용하는 플래시 메모리 시스템의 전형적인 구조는 복수개의 낸드 스트링들을 포함할 것이다. 예를 들어 도3은, 더 많은 낸드 스트링들을 보유하고 있는 메모리 어레이에서, 3개의 낸드 스트링(202, 204, 206)을 도시한 도면이다. 도3에 도시된 각각의 낸드 스트링은 4개의 메모리 셀과 2개의 선택 트랜지스터를 포함한다. 예를 들어, 낸드 스트링(202)는 선택 트랜지스터들(220, 230)과 메모리 셀들(222, 224, 226, 228)을 포함한다. 낸드 스트링(204)는 선택 트랜지스터들(240, 250)과 메모리 셀들(242, 244, 246, 248)을 포함한다. 각각의 스트링은 선택 트랜지스터(예를 들면, 선택 트랜지스터 230과 선택 트랜지스터 250)에 의해 소스라인에 연결된다. 선택 라인(SGS)은 소스측 선택 게이트들을 제어하기 위해서 사용된다. 다양한 낸드 스트링들은, 선택 라인 SGD에 의해 제어되는 선택 트랜지스터들220, 240, 등등)에 의해 각각의 비트라인들에 연결된다. 다른 실시예들에서는, 상기 선택 라인들은 공통일 필요는 없다. 워드라인(WL3)은 메모리 셀(222)과 메모리 셀(242)의 제어 게이트들에 연결된다. 워드라인(WL2)은 메모리 셀(224)과 메모리 셀(244)의 제어 게이트들에 연결된다. 워드라인(WL1)은 메모리 셀(226)과 메모리 셀(246)의 제어 게이트들에 연결된다. 워드라인(WL0)은 메모리 셀(228)과 메모리 셀(248)의 제어 게이트들에 연결된다. 도시된 바와같이, 비트라인과 각각의 낸드 스트링은 메모리 셀 어레이의 컬럼들(columns)을 구성한다. 워드라인들(WL3, WL2, WL1, WL0)은 어레이의 로우(rows)를 구성한다. 각각의 워드라인은, 로우에 있는 각각의 메모리 셀의 제어 게이트들을 연결한다. 예를 들면, 워드라인(WL2)은 메모리 셀들(224, 244, 252)의 제어 게이트들에 연결된다.

각각의 메모리 셀은 데이터(디지탈 또는 아날로그)를 저장할 수 있다. 디지탈 데이터 1 비트를 저장할 때에, 메모리 셀의 가능한 임계전압의 범위는, 논리 데이터 "1" 과 "0"에 할당되는 2개의 범위로 나뉜다. 낸드 타입의 플래시 메모리에 관한 일 실시예에서, 메모리 셀이 소거된 이후에 임계전압은 음의 값을 갖으며, 이는 논리 "1" 로 정의된다. 프로그램 동작 이후에 임계전압은 양의 값을 갖으며, 이는 논리 "0" 로 정의된다. 임계전압이 음(negative)이며 제어 게이트에 0 볼트가 인가되어 읽기(read) 동작이 시도될 때, 논리 "1"이 저장되는 것을 표시하도록 메모리 셀은 턴온될 것이다. 임계전압이 양(positive)이며 제어 게이트에 0 볼트가 인가되어 읽기(read) 동작이 시도될 때, 메모리 셀은 턴온되지 않는 바, 이는 논리 "0"이 저장되었음을 나타낸다. 또한, 하나의 메모리 셀은 복수 레벨의 정보를 저장할 수 있는데, 예를 들면, 디지털 데이터의 복수 비트들을 저장할 수 있다. 복수 레벨들의 데이터를 저장하는 경우에, 가능한 임계전압의 범위는 데이터의 레벨 갯수만큼 나뉘어 진다. 예를 들면, 네 개 레벨의 정보가 저장되는 경우, 데이터 값 "11", "10", "01", "00" 에 할당되는 네 개의 임계전압 범위들이 존재할 것이다. 낸드 타입 메모리에 관한 일 실시예에서, 소거 동작 이후의 임계전압은 음이며 "11"로 정의된다. 3개의 서로 다른 양의 임계전압들은 상태 "10", "01", "00"를 위해 사용된다.

낸드 타입 플래시 메모리에 관련된 실시예들과 그들의 동작은 다음의 미국 등록특허들/미국 특허출원들에서 제공되며, 이들 모든 등록특허들과 특허출원들은 참조로서 본 명세서에 편입된다. 미국 등록특허 US 5,570,315, US 5,774,397, US 6,046,935, US 6,456,528, 미국 특허출원 09/893,277(공개번호 US2003/0002348).

플래시 메모리 셀을 프로그래밍할 때에, 프로그램 전압이 제어 게이트에 인가되며(선택된 워드라인을 통해) 비트라인은 접지된다. P-웰로부터의 전자들은 플로팅 게이트로 주입된다. 플로팅 게이트에 전자들이 집적될 때, 플로팅 게이트는 음으로 충전되며 셀의 임계전압은 상승된다. 플로팅 게이트 전하 및 셀의 임계전압은 저장된 데이터에 대응하는 특정 상태를 나타낼 수 있다.

낸드 타입 플래시 메모리의 메모리 셀들을 소거하기 위해서, 전자들은 각 메모리 셀의 플로팅 게이트로부터 웰 영역 및 기판으로 옮겨진다. 각각의 메모리 셀의 플로팅 게이트로부터 웰 영역으로 전자들을 끌어당기기 위해서, 전형적으로 하나 이상의 고전압(예를 들면, 16V ∼ 20V) 소거 펄스들이 웰 영역에 인가된다. 각 메모리 셀의 워드라인은 접지되거나 또는 0V 가 인가되어 터널 산화막 영역의 양단에 높은 전위를 생성하는 바, 이는 전자들을 끌어당기기 위함이다. 만일, 소거 전압 펄스의 인가 이후에도, 낸드 스트링의 각 메모리 셀이 소거되지 않는다면, 상기 펄스의 사이즈는 증가될 수 있으며, 각 메모리 셀이 소거될때 까지 낸드 스트링에 재인가될 수 있다.

종래 기술들을 사용하는 전형적인 소거 동작들은, 하나의 낸드 스트링 내의 메모리 셀들 사이에서 서로 다른 소거 상태들을 야기할 수 있다. 다른 셀들에 비하여, 몇몇 메모리 셀들은, 소거 상태에 대한 목적 임계전압 레벨에 더 빠르게 또는 더 늦게 도달할 수도 있다. 이러한 점은, 더 빨리 소거되는 메모리 셀들의 과소 거(over-erasure)를 야기할 수도 있는데, 이는 낸드 스트링에서 더 늦게 소거되는 메모리 셀들을 충분히 소거하기 위해 인가되는 소거 전압들이, 더 빨리 소거되는 메모리 셀들에 대해 계속해서 영향을 미치기 때문이다. 또한, 전형적인 소거 동작들은, 하나의 낸드 스트링의 메모리 셀들 사이에서 서로 다른(disparate) 임계전압들을 야기할 수 있다. 즉, 하나 이상의 소거 전압 펄스들이 인가된 이후에, 낸드 스트링의 하나 이상의 메모리 셀들은, 상기 스트링의 다른 메모리 셀들 또는 디바이스의 다른 메모리 셀들과 비교했을 때, 서로 다른 임계전압을 가질 수도 있다. 이러한 효과를 극복하기 위해서, 소거 이후에 하나 이상의 메모리 셀들의 임계전압들을 조정하는 소프트 프로그래밍이 사용되어 왔다. 예를 들면, 하나 이상의 메모리 셀들의 임계전압들을 상승시키는 작은 프로그램 전압이 하나 이상의 메모리 셀들에 인가될 수도 있는바, 이는 소거된 메모리 셀들 집단의 임계전압 분포를 좁히거나 및/또는 상승시키기 위함이다. 하지만, 소프트 프로그래밍은 프로그램 시간 및 소거 시간을 증가시킬 수도 있다. 더 나아가, 서로 다른 소거 속도(rate)들은 메모리 스트링의 사이클링 수명(cycling life)을 감축할 수도 있다.

따라서, 종래의 소거 기술들에 따른 전술한 문제점들을 해결할 수 있는 비 휘발성 메모리 시스템 및 이와 관련된 소거 기술이 요구되고 있다.

대체적으로 말해 본 발명은, 좀더 효율적이며 좀더 일관되게 메모리 셀들을 소거하는 방식을 이용하여 메모리 디바이스를 소거하는 기술에 관한 것이다. 본 발명의 일실시예에 따르면, 소거 동작 동안에 낸드 스트링의 하나 이상의 메모리 셀들의 소거 행동(behavior) 및 개별적인 특성들을 고려한 시스템 및 방법이 제공된다.

본 발명의 일실시예에 따르면, 소거 동작 동안에, 낸드 스트링의 하나 이상의 메모리 셀들의 소거 행동을 적어도 부분적으로 정규화(normalize) 하기 위해, 하나 이상의 보상 전압들이 낸드 스트링의 하나 이상의 부분들에 인가될 수 있다. 보상 전압은, 하나 이상의 소거 전압 펄스들이 인가된 이후에 메모리 셀이 소거되는 속도(rate) 및/또는 양을, 낸드 스트링 내의 다른 메모리 셀들의 속도(rate) 및/또는 양과 실질적으로 동등해지도록 할 수 있다.

소거 전압 펄스가 인가된 이후에 메모리 셀의 플로팅 게이트로부터 이동된 전하의 양 및 결과적으로 상기 메모리 셀을 소거하는데 필요한 시간은, 낸드 스트링의 용량적으로 결합(couple : 이하 '결합' 이라함)된 전압들에 의해 영향을 받을 수 있다. 예를 들면, 낸드 스트링의 말단 메모리 셀들[가령, 도3의 낸드 스트링(202) 의 메모리 셀들(222 및 228)]은, 이들 각각의 플로팅 게이트들에서, 인접한 선택 게이트들로부터 결합된 전압에 의해 순(net) 전하가 상승될 수 있다. 고 전위의 소거 전압 펄스가 상기 스트링의 웰 영역에 인가될 때, 이러한 상승된 전압은 이번에는 메모리 셀의 터널 산화층 양단의 유효 전위를 감소시킬 수 있다. 말단 메모리 셀들의 터널 산화층 양단의 전위는 다른 메모리 셀들의 그것보다 더 낮기 때문에, 이들 말단 메모리 셀들은 스트링의 다른 메모리 셀들 보다 더 천천히 소거되거나 또는 더 적은 정도로(less degree) 소거될 것이다. 또한, 다른 메모리 셀들 사이에서 용량적으로 결합된 추가적인 전압들은, 낸드 스트링의 다른 메모리 셀들 사이에서 소거 행동 및 시간들을 서로 다르게(disparate) 야기할 수 있다. 소거 동작 동안에, 용량적으로 결합된 하나 이상의 이러한 전압들을 보상하기 위해서, 다양한 보상 전압들이 낸드 스트링의 다양한 부분들에 인가될 수 있다.

본 발명의 일 실시예에서는, 비휘발성 저장 소자를 소거하는 방법이 제공되는바, 상기 방법은, 비휘발성 저장소자들의 스트링의 적어도 하나의 트랜지스터로부터 상기 스트링의 하나 이상의 비휘발성 저장소자들로 결합된 전압을 적어도 부분적으로 보상하기 위해서, 적어도 하나의 보상전압을 상기 비휘발성 저장소자들의 스트링의 일부분에 인가하는 단계와; 그리고 상기 비휘발성 저장소자들의 스트링을 소거하기 위해, 상기 적어도 하나의 보상전압을 인가하면서, 상기 스트링의 비휘발성 저장소자들의 적어도 하나의 서브세트의 플로팅 게이트로부터 전하를 전달하는 단계를 포함하며 이루어진다. 상기 보상 전압은 더 빠르거나 또는 더 느리게 소거되는 메모리 셀들을 보상할 수 있다. 일 실시예에서, 보상 전압을 인가한다는 것은, 스트링의 제 1 비휘발성 저장소자의 제어 게이트에 제 1 전압을 인가하는 것 및 스트링의 제 2 비휘발성 저장소자의 제어 게이트에 제 2 전압을 인가하는 것을 포함할 수 있다. 제 1 및 제 2 비휘발성 저장소자에 보상 전압을 인가함으로써, 소거 전압 펄스의 인가 동안에, 각각의 저장소자의 터널 산화층 양단의 전위가 동등해질 수 있다.

일 실시예에서는, 인접한 선택 게이트로부터 셀들에 결합된 포지티브(positive : 이하에서는 포지티브 또는 양성 이라 한다) 전압을 적어도 부분적으로 보상하기 위해서, 네가티브(negative : 이하에서는 네가티브 또는 음성 이라 한다) 보상 전압이 낸드 스트링의 하나 이상의 말단 메모리 셀들에 인가된다. 이러한 네가티브 보상 전압은 선택 게이트로부터 용량적으로 결합된 포지티브 전압을 상쇄(offset)할 수 있으며, 소거 전압이 인가되었을 때 메모리 셀의 터널 산화막의 양단에서 고전위가 생성될 수 있도록 하며, 그리고 이러한 영향을 받은 메모리 셀의 소거 속도(rate)를 증가시킬 수 있다.

본 발명의 다른 실시예에서는, 낸드 스트링의 하나 이상의 메모리 셀들에 결합된 전압을 적어도 부분적으로 보상하기 위해서, 낸드 스트링의 하나 이상의 안쪽(interior) 메모리 셀에 포지티브 보상 전압이 인가된다. 안쪽 메모리 셀에 인가되는 이러한 포지티브 보상 전압은, 소거 전압이 인가되었을 때, 안쪽 메모리 셀의 터널 산화층 양단의 전위를 감소시킬 수 있으며, 이에 따라 낸드 스트링의 다른 메모리 셀들의 소거 속도와 실질적으로 동등해지도록 상기 셀의 소거 속도(rate)를 감소시킬 수 있다.

일 실시예에서, 보상전압을 인가한다는 것은, 하나 이상의 인접한 트랜지스터들로부터 각각의 메모리 셀에 결합된 전압을 적어도 부분적으로 보상하기 위해서, 낸드 스트링의 각 메모리 셀에 하나 이상의 보상 전압들을 인가하는 것을 포함할 수 있다. 일 실시예에서는, 선택된 메모리 셀의 소거 행동을 기준 메모리 셀과 비교함으로써, 메모리 셀에 인가되는 보상 전압값이 선택될 수 있다.

일 실시예에서는, 선택 게이트로부터 인접한 메모리 셀에 결합된 전압을 적어도 부분적으로 보상하기 위해서, 보상 전압이 낸드 스트링의 하나 이상의 선택 게이트들에 인가될 수 있다. 소거 전압 펄스보다도 더 적은 전압이 선택 게이트에 인가될 수 있는바, 따라서 더 큰 소거 전압 대신에, 상기 더 적은 인가 전압의 일부분이 인접한 메모리 셀에 결합할 것이다.

본 발명의 일실시예에 따르면, 비휘발성 저장 소자들의 스트링을 포함하는 비휘발성 메모리 시스템이 제공된다. 상기 시스템은, 비휘발성 저장소자들의 스트링과 통신하는 관리 회로를 더 포함한다.

비휘발성 저장소자 스트링의 셀들을 소거하는 동안에, 스트링의 적어도 하나의 트랜지스터로부터 하나 이상인 비휘발성 저장소자에 결합된 전압을 적어도 부분적으로 보상하기 위해서, 상기 관리 회로는 적어도 하나의 보상 전압을 스트링의 일부분에 인가하며, 복수개의 비휘발성 저장소자들의 적어도 하나의 서브세트의 플로팅 게이트로부터 전하가 전달된다.

본 발명의 일 실시예에 따른 시스템은, 저장소자들의 어레이(array)와 관리 회로를 포함할 수 있다. 상기 관리회로는 전용 하드웨어를 포함할 수 있다. 또한, 상기 관리회로는 비휘발성 메모리(예를들면, 플래시 메모리, EEPROM 등등) 또는 다른 메모리 디바이스와 같은 하나 이상의 저장소자에 저장된 소프트웨어에 의해 프로그램되는 하드웨어를 포함할 수도 있다. 일 실시예에서, 상기 관리회로는 제어기와 상태머신을 포함한다. 다른 실시예에서, 관리회로는 상태머신만을 포함하며 제어기는 포함하지 않는다. 관리회로는 다양한 실시예들에 있어서, 전술한 기술들을 수행할 수 있다. 본 발명의 몇몇 실시예에 따른 방법은 상태머신에 의해 수행된다. 다른 구현예들에서는, 상태머신은 저장소자들의 어레이와 함께 동일한 집적회로에 형성된다.

본 발명의 다른 특징들, 양상들, 목적들은 발명의 상세한 설명, 도면, 청구항들을 참조하여 설명된다.

도1은 낸드 스트링의 평면도이다.

도2는 도1에 도시된 낸드 스트링의 등가회로를 도시한 도면이다.

도3은 3개의 낸드 스트링에 관한 회로도이다.

도4는 본 발명에 따른 다양한 양상들이 구현될 수 있는 비휘발성 메모리 시스템의 일 실시예에 관한 블록도면이다.

도5는 메모리 어레이의 예시적인 구조를 도시한 도면이다.

도6은 본 발명의 다양한 실시예들에 따라, 선택된 워드라인에 인가될 수 있는 예시적인 프로그램 전압신호, 검증 전압신호를 도시한 도면이다.

도7은 프로그램 동작을 수행하는 예시적인 순서도이다.

도8은 메모리 셀들 그룹의 예시적인 임계전압 분포들을 도시한 도면이다.

도9는 2 비트의 데이터를 저장하는 메모리 셀들 그룹의 예시적인 임계전압 분포들을 도시한 도면이다.

도10은 종래기술에 따른 소거 동작을 수행하기 위한 예시적인 바이어스 조건들을 도시한 테이블이다.

도11은 낸드 스트링의 절단면을 도시한 도면으로 낸드 스트링내에서 용량적으로 결합된 다양한 전압들을 도시한 도면이다.

도12는 종래기술에 따른 소거 전압 펄스를 수신한 이후에, 낸드 스트링의 선 택된 메모리 셀들의 예시적인 임계전압 분포들을 도시한 도면이다.

도13은 낸드 스트링의 선택된 메모리 셀들의 평균적인 임계전압들을 인가된 소거 전압 펄스 크기(magnitude)의 함수로서 도시한 그래프이다.

도14는 본 발명의 일실시예에 따라 비휘발성 저장소자를 소거하는 방법을 도시한 순서도이다.

도15a는 본 발명의 일실시예에 따라 소거 바이어스 조건들 및 하나 이상의 보상 전압들을 인가하는 방법을 도시한 순서도이다.

도15b는 본 발명의 일실시예에 따른 소거 바이어스 조건들 및 보상 전압들을 포함하는 테이블이다.

도16은 낸드 스트링의 선택된 메모리 셀들의 예시적인 평균 임계전압들을 도시한 그래프로서, 소거 동작 동안에 본 발명의 일실시예에 따른 다양한 보상 전압들이 인가된 경우이다.

도17a는 본 발명의 일실시예에 따라 소거 바이어스 조건들 및 하나 이상의 보상 전압들을 인가하는 방법을 도시한 순서도이다.

도17b는 본 발명의 일실시예에 따른 소거 바이어스 조건들 및 보상 전압들을 포함하는 테이블이다.

도18a는 본 발명의 일실시예에 따라 소거 바이어스 조건들 및 하나 이상의 보상 전압들을 인가하는 방법을 도시한 순서도이다.

도18b는 본 발명의 일실시예에 따른 소거 바이어스 조건들 및 보상 전압들을 포함하는 테이블이다.

도19a는 본 발명의 일실시예에 따라 소거 바이어스 조건들 및 하나 이상의 보상 전압들을 인가하는 방법을 도시한 순서도이다.

도19b는 본 발명의 일실시예에 따른 소거 바이어스 조건들 및 보상 전압들을 포함하는 테이블이다.

도4는 본 발명을 구현하기 위해 사용될 수 있는 플래시 메모리 시스템의 일 실시예에 관한 블록도이다. 메모리 셀 어레이(302)는 컬럼 제어회로(304), 로우 제어회로(306), C-소스 제어회로(310) 그리고 P-웰 제어회로(308)에 의해 제어된다. 컬럼 제어회로(304)는 메모리 셀 어레이(302)의 비트라인들에 연결되어 있는 바, 이는 메모리 셀들에 저장된 데이터를 읽고, 프로그램 동작 동안에 메모리 셀들의 상태를 결정하고, 그리고 프로그래밍 및 소거를 증진시키거나 또는 프로그래밍 및 소거를 방해하기 위해 비트라인들의 전위 레벨들을 제어하기 위해서이다. 로우 제어회로(306)는 워드라인들에 연결되어 있는 바, 이는 워드라인들에서 하나를 선택하고, 읽기 전압을 인가하고, 컬럼 제어회로(304)에 의해 제어되는 비트라인의 전위레벨들과 결합된 프로그램 전압들을 인가하고, 그리고 소거전압을 인가하기 위해서이다. C-소스 제어회로(310)는, 메모리 셀에 연결된 공통 소스 라인(Common source line)(도5에서 'C-소스' 라고 표기됨)을 제어한다. P-웰 제어회로(308)는 P-웰 전압을 제어한다.

메모리 셀들에 저장된 데이터는 컬럼 제어회로(304)에 의해 읽혀지며 그리고 데이터 입출력 버퍼(312)를 통해 외부 입출력 라인(External I/O Line)들로 출력된다. 메모리 셀에 저장될 프로그램 데이터는 외부 입출력 라인들을 통해 데이터 입 출력 버퍼(312)로 입력되며 그리고 컬럼 제어회로(304)로 전달된다. 외부 입출력 라인들은 제어기(318)에 연결된다.

플래시 메모리 디바이스를 제어하기 위한 명령 데이터는 제어기(318)로 입력된다. 명령 데이터는 어떤 동작이 요구되고 있는지를 플래시 메모리에게 알려준다. 입력 명령은 상태머신(316)으로 전달되는 바, 상태머신(316)은 컬럼 제어회로(304), 로우 제어회로(306), C-소스 제어회로(310), P-웰 제어회로(308) 그리고 데이터 입출력 버퍼(312)를 제어한다. 상태머신(316)은 또한, READY/BUSY, PASS/FAIL 과 같은 플래시 메모리의 상태 데이터를 출력할 수 있다.

제어기(318)는 개인 컴퓨터, 디지털 카메라, PDA(Personal Digital Assistant) 등등과 같은 호스트 시스템과 연결되어 있거나 또는 연결될 수 있다. 제어기(318)는, 메모리 어레이(302)에 데이터를 저장하라는 명령 또는 메모리 어레이(302)로부터 데이터를 독출하라는 명령과 같은 명령들을 시동하는 호스트와 통신하거나 또는 이러한 데이터를 제공하거나 수신한다. 제어기(318)는 이러한 명령들을 명령회로들(314)에 의해 해석되거나 수행될 수 있는 명령 신호들로 변환하는 바, 명령회로들(314)은 상태머신(316)과 연결되어 있다. 제어기(318)는 전형적으로 버퍼 메모리를 포함하고 있는데 이는, 메모리 어레이에 사용자 데이터를 겹쳐쓰거나 또는 메모리 어레이부터 사용자 데이터를 읽기 위해서이다.

예시적인 메모리 시스템은 하나의 집적회로를 포함하여 이루어지는데, 상기 집적회로는 제어기(318)와 하나 또는 이상의 집적회로 칩들을 포함하며, 이들 각각은 메모리 어레이와 연관된 제어 입출력 그리고 상태머신 회로들을 포함한다. 메모 리 어레이들과 시스템의 제어 회로들을 하나 이상의 집적회로 칩들에 함께 집적하는 것이 요즘 추세이다. 메모리 시스템은 호스트 시스템의 일부로서 내장될 수도 있으며, 호스트 시스템들에 착탈 가능하게 삽입되는 메모리 카드(또는 다른 패키지)내에 포함될 수도 있다. 이러한 카드는 전체 메모리 시스템(예를 들면, 상기 제어기를 포함하는)을 포함할 수도 있으며 또는 주변회로들과 관련된(제어기가 호스트내에 내장된) 메모리 어레이만을 포함할 수도 있다. 따라서, 상기 제어기는 호스트에 내장될 수도 있으며 또는 착탈식 메모리 시스템에 포함될 수도 있다.

도5를 참조하면, 메모리 셀 어레이(302)의 예시적인 구조가 도시되어 있다. 일 실시예에서는, 1024 개의 블록들로 나뉘어진 하나의 낸드 플래시 EEPROM 이 설명된다. 각 블록에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에서 상기 블록은, 동시에 소거되는 셀들의 가장 작은 단위가 된다. 이러한 실시예에서, 각각의 블록내에는 짝수 컬럼들과 홀수 컬럼들로 구분된 8512 개의 컬럼들이 존재한다. 비트라인들 역시 짝수 비트라인들(BLe)과 홀수 비트라인들(BLo)로 구분된다. 도5를 참조하면, 직렬로 연결된 4개의 메모리 셀들이 하나의 낸드 스트링을 구성하고 있음을 알 수 있다. 비록, 4개의 셀들이 각각의 낸드 스트링에 포함되어 있다고 도시되어 있지만, 4개보다 더 많거나 더 적은 갯수(예를 들면, 16, 32 등)의 셀들이 사용될 수 있다. 낸드 스트링의 한쪽 터미널은 제 1 선택 트랜지스터(또는, 선택 게이트라고 지칭되기도 함)(SGD)를 통해 대응하는 비트라인에 연결되어 있으며, 다른 한쪽 터미널은 제 2 선택 트랜지스터(SGS)를 통해 C-소스에 연결되어 있다.

본 발명의 일실시예에 따른 읽기 동작과 프로그래밍 동작 동안에, 4256 개의 메모리 셀이 동시에 선택된다. 선택된 메모리 셀들은 동일한 워드라인(예를 들면, WL2-i)을 가지며 그리고 같은 종류(예를 들면, 짝수 비트라인들)의 비트라인을 갖는다. 따라서, 532 바이트의 데이터가 동시에 읽혀지거나 프로그램될 수 있다. 동시에 읽혀지거나 프로그램될 수 있는 이러한 532 바이트의 데이터는 논리 페이지(logical page)를 구성한다. 그러므로, 이러한 실시예에서는, 하나의 블록은 적어도 8개의 페이지들을 저장할 수 있다. 각각의 메모리 셀이 2 비트의 데이터(예를 들면, 다중-레벨 셀)를 저장할 때, 하나의 블록은 16 페이지들을 저장한다.

읽기 동작과 검증 동작에서, 선택된 블록의 선택 게이트들(SGD 와 SGS)은 하나 이상의 선택 전압들로 상승되며 그리고 선택된 블록의 선택되지 못한 워드라인들(예를 들면, WL0, WL1, WL3)은 읽기 통과 전압(예를 들면, 4.5 볼트)으로 상승되어 트랜지스터들을 통과 게이트와 같이 동작하도록 만든다. 선택된 블록의 선택된 워드라인(예를 들면, WL2)은 기준 전압에 연결되며, 이 기준 전압 레벨은 각각의 읽기 동작과 검증 동작에 특정된 레벨로서, 관심있는 메모리 셀의 임계전압이 이러한 기준 전압 레벨보다 높은지 낮은지를 결정하기 위해서이다. 예를 들면, 1 비트 메모리 셀의 읽기 동작에서, 선택된 워드라인(WL2)이 접지되면, 임계전압이 0 볼트보다 높은지 아닌지가 검출된다. 1 비트 메모리 셀의 검증 동작에서, 선택된 워드라인(WL2)이 예를 들어, 2.4 볼트에 연결되면, 프로그래밍 프로세스로서 임계전압이 2.4 볼트에 도달하였는지 아닌지가 검증된다. 소스와 P-웰은, 읽기와 검증 동작동안에 0 볼트이다. 선택된 비트라인들(BLe)은 예를 들어 0.7 볼트로 선행 충전된다. 만일, 임계전압이 읽기 또는 검증 레벨보다 높다면, 관심있는 비트라인(BLe)의 전위 레벨은 하이(high) 레벨을 유지하는 바, 이는 도통되지 않은(non-conductive) 관련 메모리 셀 때문이다. 다른 한편으로는, 만일 임계전압이 읽기 또는 검증 레벨보다 낮다면, 관심있는 비트라인(BLe)의 전위는 낮은(low) 레벨(예를 들면, 0.5 볼트 이하)로 감소하는 바, 이는 도통된(conductive) 메모리 셀 때문이다. 메모리 셀의 상태는, 비트라인에 연결되어 있으며 비트라인의 결과적인 전압을 감지하는 감지 증폭기에 의해 검출된다. 메모리 셀이 소거되느냐 또는 프로그램되느냐의 차이점은, 음의 순(net) 전하가 플로팅 게이트에 저장되었느냐 아니냐에 의존한다. 예를 들어 만일, 음의 전하가 플로팅 게이트에 저장되면, 임계전압은 더 높아지게 되며 트랜지스터는 증가형 동작 모드(enhancement mode of operation)에 있게 된다.

본 발명의 일 실시예에서 메모리 셀을 프로그래밍할 때에, 드레인과 P-웰은 0 볼트를 인가받는 반면에 제어 게이트는, 증가된 크기를 갖는 일련의 프로그래밍 펄스들을 입력받는다. 일실시예에서, 펄스들의 크기는 7 볼트에서 20 볼트 사이의 일련의 범위를 갖는다. 다른 실시예에서는, 펄스들의 일련의 범위는 변할 수 있으며, 예를 들면, 7 볼트 이상의 시작 레벨을 가질 수 있다. 메모리 셀을 프로그래밍 하는 동안에, 프로그래밍 펄스들 사이의 기간들(periods)에서 검증동작들이 수행된다. 즉, 병렬로 프로그래밍되는 셀들의 그룹에 속한 각각의 셀들의 프로그래밍 레벨은, 각각의 프로그래밍 펄스 사이에서 읽혀져서 그것이 검증레벨에 도달했는가 또는 검증레벨보다 더 큰가가 판별되는데, 검증레벨은 셀들이 프로그래밍되어질 레벨이다. 프로그래밍을 검증하는 하나의 수단은, 특정한 비교 지점에서의 도통을 테스트 하는 것이다. 충분히 프로그램되었다고 검증된 셀들은 록 아웃(lock out)되는 바, NAND 셀에서 예를 들면, 모든 후속 프로그래밍 펄스들에 대해서 비트라인 전압을 0 부터 Vdd(예를 들면, 2.5 볼트)까지 증가시킴으로써, 이러한 셀들에 대한 프로그래밍 프로세스를 종료한다. 몇몇 케이스에서는, 펄스들의 갯수가 제한될 것이며(일례로 20개의 펄스들) 그리고 마지막 펄스에 의해서 주어진 메모리 셀이 충분히 프로그램되지 않는다면, 에러가 추정된다. 몇몇 구현예에서는, 메모리 셀들은 프로그래밍전에 소거된다(블록단위 또는 다른 단위로).

도6에는 본 발명의 일실시예에 따른 프로그램 전압 신호가 도시되어 있다. 이 신호는 증가하는 크기를 갖는 펄스들의 세트를 가지고 있다. 펄스들의 크기는, 기 설정된 스텝 사이즈에 의해 각 펄스마다 증가한다. 복수 비트들의 데이터를 저장하는 메모리 셀들을 포함하는 일 실시예에서, 예시적인 스텝 사이즈는 0.2 볼트(또는 0.4 볼트)이다. 각각의 프로그램 펄스들 사이에 검증 펄스들이 존재한다. 도6의 신호는 4개의 상태를 갖는 메모리셀을 가정한 것이며, 따라서, 3개의 검증 펄스들이 도시되어 있다. 예를 들면, 프로그래밍 펄스들(330과 332) 사이에는 3개의 연속적인 검증 펄스들이 있다. 첫번째 검증 펄스(334)는 0 볼트의 검증 전압 레벨로 도시되어 있다. 두번째 검증 펄스(336)는 두번째 검증 전압 레벨에서 상기 첫번째 검증 펄스를 후속한다. 세번째 검증 펄스(338)는 세번째 검증 전압 레벨에서 두번째 검증 펄스를 후속한다. 8개 상태의 데이터를 저장할 수 있는 다중 상태 메모리 셀은, 7개의 비교 지점들에 대한 검증 동작들의 수행을 필요로 할 수도 있다. 따라서, 2개의 연속적인 프로그래밍 펄스들 사이에서 7개의 검증동작들을 수행하기 위해 7개의 검증 펄스들이 인가된다. 7개의 검증 동작들에 기초하여, 시스템은 메 모리 셀들의 상태를 판단할 수 있다. 검증에 관한 시간 부담을 줄이는 한가지 방법으로 좀 더 효율적인 검증 프로세스를 사용할 수 있으며, 예를 들어, 2002년 12월 5일자로 출원된 미국 특허출원번호 10/314055, "Smart Verify for Multi-State Memories" 에 개시된 내용이 그러하며, 상기 출원은 본 발명에 대한 참조로서 본 명세서에 전체로서 편입된다.

전술한 읽기 동작 및 검증 동작은 해당 기술분야에서 공지된 기술에 따라서 수행된다. 따라서, 상세히 설명된 많은 부분들이 당업자에 의해 변경될 수 있다.

도7는 본 발명의 일실시예에 따른 메모리 시스템을 프로그래밍 하는 방법을 서술한 순서도이다. 특정한 어플리케이션에 따라 또는 구현예에 따라 다양한 단계들이 수정되거나, 추가되거나, 또는 제거될 수 있지만, 이러한 것들이 여전히 본 명세서에서 개시된 발명의 범위와 사상내에 있음은 해당 기술분야의 당업자에게는 자명할 것이다. 다양한 구현예들에서, 메모리 셀들은 프로그래밍 전에 소거된다(블록단위 또는 다른 단위로). 도7의 단계 350에서 (도4를 또한 참조하면), 데이터 로드 명령(data load command)은 제어기(318)에 의해 발행되며 명령회로(314)로 입력되어, 데이터가 데이터 입력/출력 버퍼(312)로 입력되도록 한다. 상기 입력 데이터는 명령으로서 인식되며 상태 머신(316)에 의해 래치되는데, 이는 명령 래치 신호(미도시)가 명령회로(314)로 입력되기 때문이다. 단계 352에서, 페이지 어드레스를 가리키는 어드레스 데이터가, 제어기(318)로부터 로우 제어회로(306)로 입력된다. 상기 입력된 데이터는 페이지 어드레스로 인식되며 상태 머신(316)을 통해 래치되는데, 명령회로(314)로 입력되는 어드레스 래치 신호의 영향을 받는다. 단계 354에서, 532 바이트의 프로그램 데이터가 데이터 입력/출력 버퍼(312)로 입력된다. 주목할만한 점으로, 532 바이트의 프로그램 데이터는 서술된 특정한 실시예에 대해 특별한 것이며, 다른 구현예들에서는 다양한 사이즈의 프로그램 데이터가 요구되거나 사용될 수도 있다는 점을 유의해야 한다. 이 데이터는, 선택된 비트라인에 대해 레지스터에서 래치될 수 있다. 어떤 실시예들에서는, 상기 데이터는 또한, 검증 동작들에 사용되는 선택된 비트라인들을 위해 제 2 레지스터에서 래치된다. 단계 356에서, 프로그램 명령이 제어기(318)에 의해 발행되어 데이터 입력/출력 버퍼(312)로 입력된다. 상기 명령은, 명령 회로들(314)로 입력되는 명령 래치 신호를 통해 상태 머신(316)에 의해 래치된다.

단계 358에서, 선택된 워드라인에 인가되는 프로그래밍 펄스 전압 레벨인 Vpgm은, 시작 펄스(예를 들어, 12 볼트)로 초기화되며 그리고 상태 머신(316)에 의해 유지되는 프로그램 카운터 PC는 0으로 초기화된다. 단계 360에서, 프로그램 전압 펄스(Vpgm)가 선택된 워드라인(예를 들면, 도3의 WL2)에 인가된다. 프로그램될 메모리 셀들을 포함하는 비트라인들은 프로그래밍이 가능하도록 접지되어 있는 반면에, 다른 비트라인들은 프로그램 펄스가 인가 동안에 프로그래밍을 방지하기 위하여 Vdd에 연결되어 있다.

단계 362에서, 선택된 메모리 셀들의 상태들이 검증된다. 만일, 선택된 셀의 타겟 임계전압이 적절한 레벨(예를 들면, 논리 0 을 위해 프로그램된 레벨 또는 다중 상태 셀의 특정한 상태)에 도달하였음이 검출된다면, 상기 선택된 셀은 그 목적 상태로 프로그램되었다고 검증된다. 만일, 선택된 셀의 타겟 임계전압이 적절한 레벨에 도달하지 못했음이 검출된다면, 상기 선택된 셀은 그 목적 상태로 프로그램되었다고 검증되지 않는다. 단계 362에서 목적 상태로 프로그램되었다고 검증된 이러한 셀들은 후속 프로그래밍에서 제외될 것이다. 단계 364에서, 프로그램될 모든 셀들이 이들의 대응하는 상태들로 프로그램되었다고 검증되었는지 아닌지가 결정되는바, 가령, 이러한 상태(status)를 검출하고 신호하도록 디자인된 적절한 데이터 저장 레지스터를 체크하는 것과 같은 방법을 통해 결정된다. 만일 그렇다면, 선택된 모든 메모리 셀들이 타겟 상태들로 프로그램되었고 검증되었기 때문에, 상기 프로그래밍 프로세스는 종료되며 성공한 것이 된다. 패스 상태(pass status)가 단계 366 에서 보고된다. 만일, 단계 364 에서, 모든 메모리 셀들이 전부 검증된 것은 아니다 라고 판단되면, 프로그래밍 프로세스는 계속된다. 단계 368에서, 상기 프로그램 카운터(PC)는 프로그램 제한 값에 대해서 체크된다. 프로그램 제한 값에 대한 일례는 20 이다. 만일, 프로그램 카운터(PC)가 20 보다 작지 않다면, 프로그램 프로세스는 실패한 것으로 플래그되며, 실패 상태(fail status)가 단계 370에서 보고된다. 만일, 프로그램 카운터(PC) 가 20 보다 작다면, 상기 Vpgm 레벨은 스텝 사이즈만큼 증가하게 되며, 프로그램 카운터(PC)는 단계 372에서 증가된다. 단계 372 이후에, 상기 프로세스 루프는 단계 360으로 돌아가 다음번 Vpgm 펄스를 인가한다.

도7의 순서도는 이진 저장소자에 적용가능한 싱글-패스(single-pass) 프로그래밍 방법을 도시하고 있다. 다중 레벨 저장소자에 적용가능한 투 패스(two-pass)에서는, 예를 들면, 상기 순서도의 단일 반복(single-iteration)내에서 다중 프로그래밍 또는 검증 단계들이 사용될 수도 있다. 단계들(360-372)은 프로그래밍 동작의 각각의 패스에 대해서 수행될 수도 있다. 첫번째 패스(pass)에서, 하나 이상의 프로그래밍 펄스들이 인가될 수도 있으며, 이들 인가의 결과들은 셀이 적절한 중간 상태에 있는지를 결정하기 위해 검증될 수 있다. 두번째 패스(pass)경로에서, 하나 이상의 프로그래밍 펄스들이 인가될 수도 있으며, 이들 인가의 결과들은 셀이 적절한 마지막 상태에 있는지를 결정하기 위해 검증될 수 있다.

프로그래밍 프로세스가 성공적으로 종료하면, 메모리 셀들의 임계전압들은, 프로그램된 메모리 셀들에 대해서는 하나 이상의 임계전압 분포들내에 존재하여야 하며, 소거된 메모리 셀들에 대해서는 하나의 임계전압 분포내에 존재하여야 한다.

도8은 각각의 메모리 셀이 1비트의 데이터를 저장하는 경우에 메모리 셀 어레이에 대한 임계전압 분포들을 도시하고 있다. 도8에는 소거된 메모리 셀들에 대한 임계전압들의 제 1 분포(380)가 도시되어 있으며, 프로그램된 메모리 셀들에 대한 임계전압들의 제 2 분포(382)가 도시되어 있다. 일 실시예에서, 제 1 분포(380)의 임계전압 레벨들은 네가티브이며 논리 "1"에 대응한다. 반면에 제 2 분포(380)의 임계전압 레벨들은 포지티브이며 논리 "0"에 대응한다.

도9는 각각의 메모리 셀이 4개의 물리적인 상태인 2 비트의 데이터를 저장할 때, 메모리 셀 어레이의 예시적인 임계전압 분포들을 도시하고 있다. 분포(384)는 소거된 상태("11" 을 저장)에 있는 셀들의 임계전압들의 분포를 나타내는 바, 네가티브 임계전압 레벨을 갖는다. 분포(386)는 제 1 프로그램 상태("10" 을 저장)에 있는 셀들의 임계전압들의 분포를 나타낸다. 분포(388)는 제 2 프로그램 상태("00" 을 저장)에 있는 셀들의 임계전압들의 분포를 나타낸다. 분포(390)는 제 3 프로그램 상태("01" 을 저장)에 있는 셀들의 임계전압들의 분포를 나타낸다. 이러한 실시예에서 하나의 메모리 셀에 저장된 2 비트들 각각은, 서로 다른 논리 페이지로부터 비롯된다. 즉, 각 메모리 셀에 저장된 2 비트들 중 각각의 비트는 서로 다른 논리 페이지의 주소를 운반한다. 사각형 안에 표시된 비트는 아래쪽(lower) 페이지에 대응한다. 원안에 표시된 비트는 위쪽(upper) 페이지에 대응한다. 어떤 실시예에서는, 그레이 코드(gray code) 시퀀스를 이용하여 논리적 상태들이 메모리 셀들의 연속적인 물리적 상태들에 할당되는 바, 만일 플로팅 게이트의 임계전압이 오류로 인해 가장 인접한 임계전압 상태 범위로 이동하여도, 오직 단 하나의 비트만이 영향을 받을 것이다. 향상된 신뢰성을 제공하기 위해, 물리적 상태들에 대한 개별적인 임계분포들은 조밀해지는 것(분포가 좁아짐)이 바람직한데, 왜나하면 좀더 조밀한 분포가 좀 더 넓은 판독 마진(인접한 임계전압 분포 상태들간의 거리)을 얻을 수 있기 때문이다.

물론, 만일 메모리가 4개 이상의 물리적 상태를 갖고 동작된다면, 메모리 셀들의 정의된 전압 임계 윈도우내에는 복수개의 임계전압 분포들이 존재할 것이며 이는 상태들의 갯수와 동일하다. 더 나아가, 비록 특정한 비트 패턴들이 각각의 분포들 또는 각각의 물리적 상태들에 할당되었다 하여도, 이와 다른 비트 패턴들이 할당될 수도 있으며, 이와같은 경우 프로그래밍이 실행되는 사이의 상태들은 도8 내지 도9에 도시된 바와 다를 수 있다.

통상적으로, 병렬로 프로그램되는 셀들은 하나의 워드라인을 따라 교변하는 셀들이다. 예를 들어, 도3은 하나의 워드라인(WL2) 상의 수 많은 셀들 중에서 3개의 메모리 셀(224, 244, 252)을 도시하고 있다. 교변하는 셀들 중 하나의 세트(224와 252를 포함하는)는 논리 페이지 0 및 2(짝수 페이지)로부터의 비트들을 저장하는 반면에, 교변하는 셀들의 다른 하나의 세트(244를 포함하는)는 논리 페이지 1 및 3(홀수 페이지)으로부터의 비트들을 저장한다.

일 실시예에서, 소스 및 비트 라인들은 플로팅 시키는 반면에, p-웰을 소거 전압(예를 들면, 20 볼트)으로 상승시키고 선택된 블록의 워드라인들을 접지하거나 또는 0 볼트를 인가함으로서, 메모리 셀들이 소거되는바, 이는 소거 동작을 수행하기 위한 예시적인 바이어스 조건들을 나타내는 도10의 테이블에 나타난 바와같다. 용량성 결합 때문에, 선택되지 않은 워드라인들(예를 들면, 소거될 블록들이 아니라 선택되지 않은 블록들 내의 워드라인들), 비트라인들, 선택 라인들, 및 C-소스는 또한 포지티브 고전위(예를 들면, 20 볼트)로 상승된다. 따라서, 선택된 블록의 메모리 셀들의 터널 산화층들에는 강력한 전기장이 인가되며, 전자들이 플로팅 게이트들로부터 기판으로 방사(emit)됨에 따라, 선택된 메모리 셀들의 데이터가 소거된다. 플로팅 게이트로부터 p-웰 영역으로 충분한 전자들이 전달됨에 따라, 선택된 셀의 임계전압은 네가티브가 된다. 소거 동작은, 전체 메모리 어레이에 대해, 어레이의 하나 이상의 블록들에 대해, 또는 셀들의 다른 단위로 수행될 수 있다.

도11은 8개의 메모리 셀들을 포함하고 있는 낸드 스트링의 단면을 도시한 도면이다. 비록 실시예들이 도11 및 8 셀 낸드 구조에 관해서 제공되었지만, 본 발명은 이에 제한되지 않으며, 8개 보다 많거나 적은(예를 들면, 4, 12, 16 또는 그 이 상) 메모리 셀을 포함하는 다양한 낸드 구조에 따라 사용될 수도 있다. 도11에 도시된 바와같이, 낸드 스트링의 트랜지스터들(셀들 또는 메모리 셀들)은 p-웰 영역(440)에 형성된다. 각각의 트랜지스터(402, 404, 406, 408, 410, 412, 및 414)는 스택 게이트 구조를 포함하는바, 이 구조는 제어 게이트(402c, 404c, 406c, 408c, 410c, 412c, 및 414c) 및 플로팅 게이트(402f, 404f, 406f, 408f, 410f, 412f, 및 414f)를 포함하여 구성된다. 플로팅 게이트들은 p-웰 표면 상의 산화물 또는 또 다른 유전 합성 필름(dielectric composite film)의 최상면에 형성된다. 제어 게이트는 플로팅 게이트 위에 있으며, 산화물 또는 다른 절연성 유전층이 제어 게이트와 플로팅 게이트를 분리한다. 메모리 셀들의 제어 게이트들은 워드라인에 연결되거나 또는 워드라인(WL0, WL1, WL2, WL3, WL4, WL5, WL6, 및 WL7)들을 형성한다. N+ 확산 영역(442)은 인접한 셀들 사이에서 공유되어 이에 의해 상기 셀들은 직렬로 서로 서로 연결되어 낸드 스트링을 형성한다. 이러한 N+ 확산 영역들은 각 셀들의 소스 및 드레인을 형성한다. N+ 확산 영역(426)은 낸드 스트링의 비트라인에 연결되는 반면에, N+ 확산 영역(428)은 복수개의 낸드 스트링을 위한 공통 소스라인에 연결된다.

용량성 결합때문에, 소거 동작 동안에 높은 소거 전압이 p-웰에 인가될 때에, 선택 게이트들(SGD 및 SGS)은 포지티브 고전위로 상승된다. p-웰 또는 p-웰의 소정 부분에 인가된 소거 전압은, 웰 영역으로부터 각각의 선택 게이트들로 결합한다. 예를 들면, 낸드 구조를 포함하는 많은 비휘발성 메모리 시스템들에서, 대략 100％의 p-웰 전압은 각각의 선택 게이트들과 결합할 것이다. 따라서, 만약 20 볼트의 소거 전압 펄스가 p-웰에 인가된다면, 대략 19 볼트 내지 20 볼트는 각 선택 게이트의 제어 게이트들에 결합할 것이다. 도11에서, p-웰로부터 선택 게이트들로 결합하는 전압은 화살표(430)로 도시된다. 비록 정도는 더 낮지만, 유사한 결합 효과(coupling effect)가 스트링의 각 메모리 셀들에 의해 경험된다. p-웰 전압의 대략 50％가 전형적인 낸드 스트링의 각 메모리 셀들에 결합할 것이다. 따라서, 20볼트의 소거 전압 펄스가 인가되는 경우에, 용량성 결합 때문에 각 메모리 셀의 플로팅 게이트는 대략 10볼트의 전위로 상승될 것이다. 이러한 결합 효과는 화살표(432)로 도시된다. 터널 산화층 양단의 전위는, 인가된 소거 전압과 플로팅 게이트 상의 전압 사이의 차이와 동등하므로, 각각의 메모리 셀들에 결합된 전압은, 터널 산화층 양단에서 생성된 전기장의 전위를 감소시킨다. 예를 들면, 20볼트의 소거 전압 펄스가 인가되는 경우에, 오직 10볼트(20볼트 - 10볼트) 정도의 전위만이 메모리 셀들의 터널 산화층 양단에 나타날 것이며, 각각의 플로팅 게이트로부터 기판으로 전자들을 끌어당기게 된다.

이제까지 서술된 p-웰에 인가된 소거 전압의 용량성 결합이외에도, 스트링의 각 메모리 셀은, 인접한 메모리 셀들 및/또는 트랜지스터들로부터의 소정의 용량성 결합을 경험할 것이다. 낸드 스트링의 말단 메모리 셀들[예를 들면, 도11의 메모리 셀들(402 및 416)] 즉, 낸드 스트링의 제 1 워드라인과 마지막 워드라인(말단 워드라인들)에 연결되어 있으며 낸드 스트링의 선택 게이트들에 인접하고 있는 메모리 셀들은, 인접한 선택 게이트들로부터 전위의 용량성 결합을 경험할 것이다. 도11에서, 이러한 용량성 결합은, 선택 게이트(420)로부터 WL7의 메모리 셀의 플로팅 게 이트(402f)로 향하는 화살표(434)로 도시되며, 선택 게이트(422)로부터 WL0의 메모리 셀의 플로팅 게이트(416f)로 향하는 화살표(438)로 도시된다. 메모리 셀들(402 및 416)에 결합된 전압은, 이러한 셀들의 터널 절연층(예를 들면, 터널 산화층) 양단에 나타나는 전기장을 각각의 선택 게이트에서의 전압의 양에 비례하여 감소시킬 것이다.

많은 낸드 구현예에서, 선택 게이트들로부터 낸드 스트링의 말단 메모리 셀들로의 용량성 결합은 대략 5％ 내지 10％ 정도일 것으로 예상될 수 있다. 따라서, 만일 20 볼트의 소거 전압이 p-웰 영역에 인가되고 이 전압의 대략 50％ 정도가 선택 게이트들에 결합된다면(선택 게이트에서 약 10볼트의 충전을 야기함), 대략 0.5 볼트 내지 1 볼트가 인접한 메모리 셀들(예를 들면, 416f 및 402f)의 플로팅 게이트들에 결합할 것이다. 따라서, 스트링의 말단 메모리 셀들의 터널 산화층 양단의 전기장은, 스트링의 나머지 메모리 셀들의 터널 산화층 양단의 전기장 보다 대략 0.5 볼트 내지 1 볼트 작을 것이다. 선택 게이트와 인접하고 있지 않는 낸드 스트링의 메모리 셀들(즉, 낸드스트링에서 말단 메모리 셀들을 제외한 모든 메모리 셀들)은 이하에서 안쪽 메모리 셀들 이라고 지칭될 수도 있다. 도11에서, 낸드 스트링의 안쪽 메모리 셀들은 404, 406, 408, 410, 412, 및 414 이다.

스트링의 말단 워드라인들의 메모리 셀들의 터널 산화층 양단의 전기장은, 안쪽 메모리 셀들의 터널 산화층 양단의 전기장 보다 작기 때문에, 말단 메모리 셀들은 안쪽 메모리 셀들 보다 더 늦게 소거될 것이다(또는, 소거 전압 펄스의 인가하에서 더 적은 정도로 소거될 것이다). 먼저 논의된 바와같이, 20 볼트의 소거 전압이 인가되고 그리고 웰 영역으로부터 플로팅 게이트들로 50％의 용량성 결합 효과가 발생할 것이라고 가정하면, 스트링의 안쪽 메모리 셀들의 터널 산화층 양단에는 약 10 볼트의 전위가 존재할 것이다. 인접한 선택 게이트들로부터의 0.5 볼트 내지 1 볼트의 용량성 결합때문에, 워드라인 0 및 워드라인 7의 메모리 셀들은 단지, 이들 각각의 터널 산화층 양단에서 대략 9 볼트 내지 9.5 볼트 정도의 순 전위만을 가질 것이다(20 볼트 빼기 10.5 볼트 내지 11 볼트).

스트링의 말단 메모리 셀들의 터널 산화층 양단의 더 낮은 전위때문에, 말단 메모리 셀들은, 하나 이상의 소거 전압 펄스들이 인가된 이후에, 안쪽 메모리 셀들처럼 소거되지는 않을 것이다(더 적은 수의 전자들이 안쪽 메모리 셀들의 플로팅 게이트들로부터 전달될 것이다).

플로팅 게이트에 저장된 전하가 기 결정된 레벨보다 더 낮을때에, 낸드 스트링의 메모리 셀들은 소거되었다고 검증된다. 낸드 스트링의 말단 메모리 셀들의 플로팅 게이트들로의 추가적인 결합 때문에, 소거 동작에 소요되는 전체 시간은 증가하는바, 이는 이러한 말단 메모리 셀들을 충분히 소거하기 위해서이다. 예를 들면, N개의 소거 전압 펄스가 인가된 이후에 낸드 스트링의 안쪽 메모리 셀들은 충분히 소거될 수도 있다. 하지만, 말단 메모리 셀들은 N+1개 또는 그 이상의 소거 전압 펄스가 인가된 이후에도 충분히 소거되지 않을 수도 있다. 말단 메모리 셀들과 비교되는 안쪽 메모리 셀들의 이러한 다른 소거 행동이 도12에 도시되어 있다.

도12는 단일 소거 전압 펄스가 인가된 이후에 임계 전압 분포들을 도시한 도면이다(복수개의 소거 전압 펄스들이 인가된 이후에는, 좀더 낮은 전체적인 V_T 값들을 갖는 유사한 분포들이 존재할 것이다). 분포(502)는, 가령 도11의 워드라인 WL1 내지 WL6에 연결된 메모리 셀들과 같은, 낸드 스트링의 안쪽 메모리 셀들에 대한 임계전압 분포를 나타낸다. 분포(504)는, 가령 도11의 워드라인 WL0 및 WL7에 연결된 메모리 셀들과 같은, 낸드 스트링의 말단 메모리 셀들에 대한 임계전압 분포를 나타낸다. 도시된 바와같이, 단지 하나의 소거 전압 펄스가 인가된 이후에는, 안쪽 워드라인들에 연결된 메모리 셀들은, 낸드 스트링의 말단 워드라인들에 연결된 메모리 셀들보다 좀더 소거된다. 도시된 일례에서는, 안쪽 메모리 셀들은 평균적으로, 말단 메모리 셀들 보다 대략 0.6 볼트 정도 더 소거된다. 안쪽 메모리 셀들의 평균 임계전압은 말단 워드라인들에 연결된 메모리 셀들의 임계전압보다 더 낮은데, 이는 안쪽 메모리 셀들의 플로팅 게이트들로부터 전달된 전자들의 갯수가, 말단 워드라인들에 연결된 메모리 셀들의 그것보다 많기 때문이다.

도13은 낸드 스트링(예를 들면, 도10의 낸드 스트링)의 메모리 셀들의 평균 임계전압을, 인가된 소거 전압의 함수로서 도시한 그래프이다. 16볼트의 소거 전압 펄스가 인가된 이후에, 워드라인 WL0 또는 WL7 에 연결된 메모리 셀의 평균 임계전압은 거의 -1 볼트이다. 낸드 스트링의 안쪽 메모리 셀들(즉, 워드라인 WL1 내지 WL6 에 연결된 메모리 셀들)의 평균 임계전압은 대략 -1.5 볼트이다. 두번째 소거 전압 펄스가 인가된 이후에, 워드라인 WL0 및 WL7 에 대한 평균 임계전압은 약 -1.5 볼트로 감소하였고, 반면에 워드라인 WL1 내지 WL6 에 연결된 메모리 셀들의 평균 임계전압은 약 -2.8 볼트이다. 추가적인 소거 전압 펄스들이 인가된 이후에, 안쪽 메모리 셀들의 평균 임계전압과 말단 메모리 셀들의 평균 임계전압의 차이는 증가하였다. 이러한 효과는 도13에서 세번째 라인으로 도시되었는바, 세번째 라인은 각각의 소거 전압 펄스가 인가된 이후에, 안쪽 메모리 셀들과 말단 메모리 셀들 사이의 평균 임계전압의 차이를 나타낸다.

복수개의 메모리 셀들의 소거에 대한 검증이 낸드 스트링 레벨 또는 그 이상의 레벨(예를 들면, 블록 단위 또는 다른 단위의 스트링)에서 수행될 때, 메모리 셀들 사이에서 서로 다른 소거 시간들 또는 소거 행동들은, 몇몇 메모리 셀들에서 과도 스트레스(over-stressing) 또는 과도 소거(over-erasing)를 야기할 수 있다. 예를 들면, 스트링의 말단 메모리 셀들을 충분히 소거하려는 시도 동안에, 낸드 스트링의 안쪽 메모리 셀들은 과도하게 소거될 수도 있다. 먼저 설명된 바와같이, 안쪽 메모리 셀들은 말단 메모리 셀들보다 더 빠르게 소거될 것이다(하나 이상의 소거 전압 펄스들의 인가하에서 이들의 플로팅 게이트들로부터 더 많은 전자들이 전달될 것이다). 만일, 낸드 스트링 레벨에서 검증동작이 수행된다면, 스트링의 각 메모리 셀들이 소거될 때까지, 상기 낸드 스트링은 p-웰에서 계속해서 소거 전압 펄스를 인가받게 될 것이다. 따라서, 말단 메모리 셀들보다 더 적은 갯수의 소거 전압 펄스들이 인가된 이후에, 안쪽 메모리 셀들이 충분히 소거되었다 하더라도, 상기 안쪽 메모리 셀들은, 스트링의 각각의 메모리 셀이 소거되었다고 검증될 때까지 추가적인 소거 전압 펄스들을 인가받게 될 것이다.

안쪽 메모리 셀들은, 과도 소거 때문에, 필요한 만큼 보다 더 큰 스트레스를 받는다. 말단 메모리 셀들의 더 느린 소거 시간들 때문에 안쪽 메모리 셀들을 과도하게 소거하는 것은, 안쪽 메모리 셀들 및 전체 비휘발성 메모리 시스템의 수명기 간(life span)을 감소시킬 수 있다. 당업계에서 이해되는 바와같이, 트랜지스터의 터널 산화층 양단에 큰 전위를 인가하게 되면, 산화물에 스트레스를 주게 된다. 터널 산화층의 양단에 충분히 높은 고전위를 인가하거나 또는 낮은 전위를 여러번 인가하게 되면, 결과적으로 산화층의 파괴(breakdown)를 야기할 수 있다.

메모리 셀들 사이에서 서로 다른 소거 행동은 또한, 소거 동작 횟수들을 증가시키게 할 수도 있는바, 이는 소거 이후에 메모리 셀의 임계전압을 변화시키기 위해 수행될 수도 있는 추가적인 동작들 때문이다. 플래시 메모리 셀들이 소거되는 때에, 그 목표는, 네가티브 임계전압들의 미리 정의된 범위내에 있는 네가티브 임계전압을 소거된 모든 셀들이 갖게 하는 것이다. 하지만 도시된 바와같이, 소거 프로세스는 몇몇 셀들로 하여금 미리 정의된 범위보다도 더 낮은 네가티브 임계전압을 갖게 할 수도 있다. 너무 낮은 임계전압을 갖는 메모리 셀들은, 후속으로 적절히 프로그램되지 않을 수도 있다. 따라서, 과도 소거된 디바이스들은 종종, 소프트 프로그래밍이라고 불리우는 프로세스를 경험한다. 미리 정의된 범위내에서 현저히 낮은 값의 임계전압들을 갖는 메모리 셀들은, 작은 양(small amount)의 프로그래밍을 받게되며, 이에 따라 임계전압이 상승되어 미리 정의된 범위내에 있게 된다. 이러한 소프트 프로그램 프로세스는 수행되어야할 추가적인 동작을 요구하며, 증가된 소거 시간들로 인해서 메모리 성능을 감소시킨다. 본 명세서에서 기술된 바와같이 하나 이상의 보상 전압들을 사용하는 본 발명의 실시예들에 따르면, 소프트 프로그래밍이 감소될 수 있으며 또는, 소거 프로세스로부터 완전히 제거될 수도 있다. 소프트 프로그래밍을 제거하거나 또는 감소시킴으로서 메모리 성능이 향상될 것이다.

본 발명의 일실시예에 따르면, 스트링의 하나 이상의 메모리 셀들의 플로팅 게이트들로 용량적으로 결합된 전압들을 보상하기 위해서, 소거 동작 동안에, 하나 이상의 보상 전압들이 낸드 스트링의 하나 이상의 위치들 또는 부분들에 인가된다. 예를 들면, 인접한 선택 게이트들로부터 낸드 스트링의 말단 메모리 셀들로 결합된 추가 전압을 보상하기 위해서, 하나 이상의 보상 전압들이 낸드 스트링의 부분에 인가될 수 있다.

도14는, 하나 이상의 낸드 스트링을 포함하는 메모리 셀들 단위로 수행되는 소거 동작에 관한 일실시예에 따른 순서도이다. 비록, 도14는 하나의 낸드 스트링에 관해서 설명되었지만, 해당 기술분야의 당업자라면, 도14의 순서도에 있는 동작이, 가령, 하나 이상의 블록과 같은 보다 큰 단위의 메모리 셀들을 소거하기 위해, 복수개의 낸드 스트링들 상에서 병렬로 수행될 수 있다는 사실을 쉽게 이해할 것이다. 도14에 도시된 순서도의 동작은, 도11에 도시된 낸드 스트링과 관련하여 예시적인 목적으로 설명될 것이지만, 이러한 순서도는 도11에 도시된 낸드 스트링에 제한되는 것은 아니며, 다른 낸드 스트링들 또는 임의 갯수의 메모리 셀들을 포함하는 직렬 연결된 또 다른 셀 구조들에도 이용가능하다.

단계 552에서, 낸드 스트링의 비트라인들 및 소스 라인들은 플로팅 된다. 단계 554에서, 낸드 스트링에 대한 소거 바이어스 조건들이 인가된다. 단계 556에서, 인접한 트랜지스터들로부터 낸드 스트링의 하나 이상의 메모리 셀들로 결합된 전압들을 보상하기 위해서, 하나 이상의 보상 전압들이 낸드 스트링에 인가된다. 단계 554에서 인가되는 바이어스 조건들은 단계 556에서 인가되는 보상 전압들에 의존하 게 될 것이라는 점에서, 단계 554와 단계 556 은 상호 관련성이 있다. 따라서, 몇몇 실시예에서는, 하나 이상의 보상 전압들을 포함할 수 있는 바이어스 조건들의 세트를 낸드 스트링에 인가하기 위해서, 이러한 두 개의 단계들이 동시에 수행될 수 있다(하지만 꼭 이럴 필요는 없다).

바이어스 조건들 및 하나 이상의 보상 전압들을 낸드 스트링에 인가한 이후에, 단계 558에서 소거 전압 펄스가 인가된다. 소거 전압 펄스가 인가된 이후에, 낸드 스트링이 충분히 소거되었는지 아닌지를 결정하기 위해, 단계 560에서 검증이 수행된다. 본 발명의 실시예들에 따르면, 소거 동작의 결과를 검증하기 위해서 다양한 수단들이 사용될 수 있다. 예를 들면, 낸드 스트링의 각 메모리 셀들의 임계전압이 특정한 값 아래에 있는지를 결정하기 위해, 낸드 스트링이 읽혀질 수도 있다. 일 실시예에서는, 소거된 메모리 셀들을 턴온시키기에 충분한 전압을 메모리 셀들의 각 게이트에 인가하는 단계 및 가령 소스라인으로부터 비트라인으로의 방향으로 낸드 스트링의 도통을 테스트하는 단계가 포함될 수 있다. 소거 및 소거 검증에 관한 좀더 상세한 내용은, 좀더 포괄적인(comprehensive) 소거 검증 테크닉을 설명하고 있으며 "COMPREHENSIVE ERASE VERIFICATION FOR NON-VOLATILE MEMORY" 라는 명칭으로 출원된 미국출원(미국 출원번호 10/857,245)에서 찾을 수 있다. 상기 미국출원은 참조로서 본 명세서에 전체로서 통합된다. 만일, 단계 560의 검증의 결과가 성공적이라고 단계 562에서 결정되면, 단계 564에서 상기 낸드 스트링에 대한 패스 상태(pass status)가 보고된다. 하지만, 만일, 단계 562에서 낸드 스트링이 충분히 소거되었다고 결정되지 않으면, 단계 566에서 기결정된 값에 대해서 검증 카운터가 체크된다. 만일, 검증 카운터가 기결정된 값(예를 들면, 20)보다 작으면, 단계 570에서 소거 전압 펄스(Verase)는 미리 결정된 값만큼 증가하며, 검증 카운터는 1 만큼 증가한다. 이후, 순서도의 동작은 단계 552 로 계속되며, 추가 소거 전압 펄스가 인가되기 전에, 바이어스 및 보상 전압들이 다시 한번 낸드 스트링에 인가된다. 만일, 검증 카운터가 기결정된 숫자보다 크다면, 단계 568에서 실패 상태가 보고된다.

인접한 트랜지스터들로부터 선택 메모리 셀들의 플로팅 게이트들로 결합된 전압들을 보상하기 위해서, 다양한 보상 전압들이 낸드 스트링의 다양한 부분들에 인가될 수 있다. 따라서, 용량적으로 결합된 이러한 전압들을 보상하기 위해서, 단계 556에서 많은 수의 보상 전압들이 인가될 수 있다. 도15a 및 도15b는, 본 발명의 일실시예에 따라서 단계 554 및 단계 556에서 인가될 수 있는 보상 전압들의 세트를 도시한 도면이다. 단계 554에서 인가되는 바이어스 조건들은, 단계 556에서 인가되는 보상 전압들에 얼마간 의존적이기 때문에, 도15a는 도14의 단계 554 및 556을 도시하고 있다. 단계 602에서 소스측(source side) 선택 게이트 및 드레인측(drain side) 선택 게이트를 플로팅 시킴으로써 도15a의 순서가 시작된다. 단계 604에서, 낸드 스트링의 첫번째 및 마지막 워드라인에 0 볼트가 인가된다. 단계 606에서, 가령, 낸드 스트링의 안쪽 워드라인들과 같은, 낸드 스트링의 남아있는 워드라인들에게 하나 이상의 보상 전압들이 인가된다. 일 실시예에서, 단계 602 내지 단계 606은 동시에 수행된다.

일 실시예에서, 단계 606에서 인가되는 보상 전압(들)은 포지티브 전압이다. 낸드 스트링의 안쪽 메모리 셀들의 워드라인들에게 포지티브 전압을 인가함으로써, 안쪽 메모리 셀들의 터널 산화층 양단의 전기장이 감소한다. 인가된 보상 전압의 일부는, 안쪽 메모리 셀들의 제어 게이트로부터 플로팅 게이트로 결합한다. 예를 들어 도11에서, 워드라인 WL1 내지 WL6에 인가된 보상 전압은, 각각의 제어 게이트(404c 내지 414c)들로부터 이들의 각 플로팅 게이트들(404f 내지 414f)로 결합된 전압을 야기한다.

안쪽 메모리 셀들의 상기 산화층 양단의 전기장과 낸드 스트링의 말단 메모리 셀들의 산화층 양단의 전기장을 동등하게 만들기 위해서, 안쪽 메모리 셀의 제어 게이트에 인가되는 전압이 선택될 수 있다. 먼저 논의된 바와같이, 말단 메모리 셀들은, 인접한 선택 게이트들로부터의 결합 때문에, 안쪽 메모리 셀들 보다 증가된 전하를 가질 것이다. 예를 들면, 다양한 구현예들에서, 약 1 볼트 정도의 증가가 예상될 수 있다. 따라서, 소정 전압이 안쪽 메모리 셀들의 워드라인들에 인가되어 이들 안쪽 메모리 셀들에 대한 전기장을 감소시킬 수 있는바, 이는 선택 게이트들로부터의 용량성 결합 때문에 더 낮은 전기장을 갖고 있는 말단 메모리 셀들의 전기장과 매칭시키기 위함이다.

워드라인에 인가된 전압의 오직 일부만이 제어 게이트로부터 플로팅 게이트로 결합할 것이기 때문에, 결합된 전압 값이 선택 게이트로부터 스트링의 말단 메모리 셀로 결합된 전압 값과 동등해지도록, 워드라인에 인가되는 전압이 선택될 수 있다. 여기에서 사용된 것처럼, 파라미터들, 동작 조건들, 및 실제 전압들의 변동 때문에, 동등한 전압들은 실질적으로 동등한 전압들을 포함할 수 있다. 비제한적인 일례로서, 몇몇 실시예에서는 동등한 전압들은 0.1 볼트 또는 그 이하 내의 값들을 갖는 실질적으로 동등한 전압들을 포함할 수도 있으며, 다른 실시예에들에서는 동등한 전압들은 0.5 볼트 또는 그 이하 내의 값들을 갖는 실질적으로 동등한 전압들을 포함할 수도 있다. 선택 게이트들로부터 말단 메모리 셀들로 1 볼트가 결합한다고 가정하면, 안쪽 메모리 셀들의 제어 게이트로부터 플로팅 게이트로 1 볼트가 결합하도록, 워드라인에 인가되는 전압들이 선택될 수 있다. 많은 낸드 스트링 구현예들에서, 제어 게이트에 인가된 전압의 대략 50％ 정도가, 각각의 플로팅 게이트에 결합한다고 예측될 수 있다. 따라서, 본원의 실시예와 같이, 만일 안쪽 메모리 셀의 플로팅 게이트에 1 볼트를 결합하는 것이 요구된다면, 플로팅 게이트에서 순전하를 1 볼트만큼 증가시키기 위해서는 대략 2 볼트가 워드라인을 통해서 제어 게이트에 인가될 수 있다. 낸드 스트링의 말단 메모리 셀들의 그것과 대략 동등해지도록, 안쪽 메모리 셀들의 플로팅 게이트들에 있는 순전하를 증가시킴으로써, 낸드 스트링의 모든 메모리 셀들의 터널 산화층 양단에서 생성되는 전기장은, p-웰 소거 전압 펄스의 인가하에서 대략 동등해질 것이다.

도16은 도15a 및 도15b 에 도시된 바와같은 보상 전압이 인가된 때, 도11에 도시된 것과 같은 낸드 스트링의 메모리 셀들의 평균 임계전압을 도시한 그래프이다. 도16에 도시된 실제 값들은 단지 예시적인 것이며, 먼저 논의된 실시예들에 대응할 필요는 없다. 도16은, x축을 따라 도시된 다양한 보상 전압들의 함수인 임계전압을 y축을 따라 도시한 그래프이다. 워드라인 WL0 및 WL7 의 메모리 셀들은 보상 전압을 인가받지 않으며 따라서 안쪽 메모리 셀들에 보상 전압들이 인가되는 경 우에 거의 상수에 가까운 전압을 나타내고 있다. 소거 전압 펄스가 인가된 이후에, WL0 및 WL7 의 메모리 셀들의 평균 임계전압은 대략 -1.5 볼트이다. 만약, 안쪽 메모리 셀들에 보상전압이 인가되지 않는다면, 하나의 소거 전압 펄스가 인가된 이후의 안쪽 메모리 셀들의 평균 임계전압은 대략 -2.6 볼트이다. 만약, 대략 0.5 볼트의 보상 전압이 안쪽 메모리 셀들에 인가되면, WL1 내지 WL6의 메모리 셀들의 평균 임계전압은, 소거 전압 펄스의 인가 이후에 약 -2 볼트로 감소한다. WL1 내지 WL6의 메모리 셀들의 평균 임계전압은, 이러한 메모리 셀들에게 증가된 보상 전압을 인가함으로써 계속해서 감소한다. 1 볼트의 보상 전압을 안쪽 메모리 셀들에게 인가하는 경우, 평균 임계전압은 대략 -1.5 볼트로 감소한다. 이것은 낸드 스트링의 말단 메모리 셀들에 대한 값과 동일하다. 따라서, 만약, 1 볼트의 보상 전압이 안쪽 메모리 셀들에 인가된다면, 안쪽 메모리 셀들은 낸드 스트링의 말단 메모리 셀들과 대략 동일한 속도(rate)로 소거될 것이다.

이러한 방법을 통해, 낸드 스트링의 말단 메모리 셀들의 소거 속도와 비슷해지도록 안쪽 메모리 셀들의 소거 속도를 늦춤으로써, 안쪽 메모리 셀들의 과소거(over erasure)를 회피할 수 있다. 따라서, 낸드 스트링의 안쪽 메모리 셀들과 말단 메모리 셀들의 임계전압 분포들을 정규화(normalize)하거나 또는 실질적으로 동등하게 만드는 효과가 있다. 도15a와 도15b에서 제시된 보상전압을 인가함으로써, 소거된 안쪽 메모리 셀들의 임계전압 분포는 양의(positive) 방향으로 효과적으로 이동할 것이다. 예를 들면, 낸드 스트링을 소거할 때에, 도15a와 도15b의 보상전압이 인가된다면, 도12의 분포(502)는 분포(504)와 실질적으로 매칭되기 위해 오른편으로 이동할 것이다. 보상전압을 인가하면, 선택 메모리 셀들의 과소거를 최소화하거나 또는 없앨 수 있는 것 이외에도 소프트 프로그래밍의 필요를 최소화하거나 또는 없앨 수 있다. 소거 동안에 인가되는 보상전압(들)으로 인해서 각각의 메모리 셀의 분포가 정규화(normalize)될 것이기 때문에, 선택 메모리 셀들의 임계전압들이, 스트링의 대다수 메모리 셀들의 범위 또는 잔존 메모리 셀들의 범위내에 있도록 하기 위해, 선택 메모리 셀들을 소프트 프로그램할 필요가 없다. 이는 소거하는데 걸리는 시간을 감소시킬 수 있으며 결과적으로 메모리 시스템을 프로그램하는데 걸리는 시간을 감소시킬 수 있다.

도17a 및 도17b는 본 발명의 다른 실시예에 따른 바이어스 조건들과 보상전압들의 세트를 도시한 도면으로, 이들 세트는 인접한 트랜지스터들로부터 용량적으로 결합된 하나 이상의 전압들을 보상하기 위해서, 소거 동작동안에 낸드 스트링에 인가될 수 있다. 단계 612에서, 낸드 스트링의 소스측 선택 게이트와 드레인측 선택 게이트가 플로팅된다. 단계 614에서, 보상전압이 낸드 스트링의 말단 워드라인들에 인가된다. 단계 616에서, 낸드 스트링의 나머지 워드라인들에는 0 볼트가 인가된다. 도17a 및 도17b에 도시된 실시예에서는, 낸드 스트링의 안쪽 워드라인이 아니라 말단 워드라인에 보상전압이 인가되는바, 이는 말단 워드라인들의 메모리 셀들에 결합된 전압을 직접 보상하기 위해서이다.

일 실시예에서는, 낸드 스트링의 첫번째 워드라인과 마지막 워드라인에 인가되는 보상전압은 네가티브 전압인데, 이는 첫번째 워드라인과 마지막 워드라인의 메모리 셀들의 터널 산화층 양단의 전기장을 증가시키기 위해서이다. 먼저 논의된 바와같이, 첫번째 및 마지막 메모리 셀들은 선택 게이트들로부터의 용량성 결합때문에, 낸드 스트링의 나머지 워드라인들의 메모리 셀들보다 터널 산화층 양단에서 더 낮은 전기장을 가질 것이다. 따라서, 제어 게이트로부터 메모리 셀의 플로팅 게이트로 전압을 결합시키기 위해서 이들 말단 메모리 셀들의 워드라인들에는 소정 전압이 인가될 수 있는바, 이는 인접한 선택 게이트로부터 결합된 전압을 보상하기 위해서이다. 먼저 논의된 바와같이, 제어 게이트에 인가된 전압의 오직 일부만이 플로팅 게이트로 결합할 것이다. 따라서, 인접한 선택 게이트로부터 결합된 전압과 비교하여 그 크기는 동일하지만 반대의 극성을 갖는 소정 전압이 플로팅 게이트로 결합하도록, 워드라인에 인가되는 전압이 선택될 수 있다.

예를 들어, 만약 +1 볼트의 전압이 선택 게이트로부터 말단 메모리 셀의 플로팅 게이트에 결합된다면, 플로팅 게이트에 대략 -1 볼트의 전압을 결합시키기 위해서, 말단 메모리 셀의 워드라인에 -2 볼트의 전압이 인가될 수 있다. 제어 게이트로부터 결합된 -1 볼트의 전압은, 인접한 선택 게이트로부터 결합된 +1 볼트의 전압을 보상할 것이다. 따라서, 말단 메모리 셀들의 터널 산화층 양단의 전기장은, 낸드 스트링의 다른 메모리 셀들의 그것과 동등해지도록, 증가한다. 결과적으로, 스트링의 각 메모리 셀의 터널 산화층 양단의 전위는 동등하게 만들어지며, 이에 따라 각각의 메모리 셀은 유사한 소거 행동을 나타낼 것이며 실질적으로 동일한 속도로 소거될 것이다. 파라미터들, 동작 조건들, 및 실제 전압들의 변동 때문에, 여기에서 사용된 것처럼, 동등한 전압들은 실질적으로 동등한 전압들을 포함할 수 있다. 비제한적인 일례로서, 몇몇 실시예에서는 동등한 전압들은 0.1 볼트 또는 그 이하 내의 값들을 갖는 실질적으로 동등한 전압들을 포함할 수도 있으며, 다른 실시예에들에서는 동등한 전압들은 0.5 볼트 또는 그 이하 내의 값들을 갖는 실질적으로 동등한 전압들을 포함할 수도 있다. 도17a 및 도17b의 보상 전압을 인가함으로써, 소거 전압이 인가된 이후의 말단 워드라인들의 메모리 셀들의 임계전압 분포는 네가티브 방향으로 이동할 것이다. 다시한번 도12를 참조하면, 분포(504)는 분포(502)와 일치하기 위해서 왼쪽 방향(네가티브 방향)으로 효과적으로 이동할 것인바, 이는 말단 워드라인들에 네가티브 보상전압을 인가했기 때문이다.

인접한 또는 이웃하는 트랜지스터들로부터 결합된 전압들을 좀더 정밀하게 보상하기 위해서는, 선택 게이트들로부터 낸드 스트링의 말단 워드라인들에 용량적으로 결합된 전압들 이외에도, 고려되어야만 하는 또 다른 용량성 결합 전압들이 있다. 도11을 참조하면, 낸드 스트링의 개별적인 메모리 셀들의 플로팅 게이트들 사이에서의 추가 용량성 결합 효과가 화살표(436)로 표시되어 있다. 예를 들면, 워드라인 WL0에 연결된 메모리 셀(416)의 플로팅 게이트에서 나타나는 전압의 일부는, WL1에 연결된 메모리 셀(414)의 플로팅 게이트에 용량적으로 결합할 것이다. 워드라인 WL1에 연결된 메모리 셀(414)의 플로팅 게이트에서 나타나는 전압의 일부는, WL2에 연결된 메모리 셀(412)의 플로팅 게이트에 용량적으로 결합할 것이며, 이하 등등이다. 이러한 결합은 또한 반대 방향에서도 존재할 수 있는바, 예를 들면, 메모리 셀(412)로부터 메모리 셀(414)로 결합될 수 있으며, 이는 화살표(436) 상에 화살머리를 이중으로 나타낸 바와같다. 이러한 결합 효과들은 다양한 레벨에서 낸드 스트링의 모든 메모리 셀들 사이에서 볼수 있을 것이다. 인접한 플로팅 게 이트로 결합할 수 있는 각각의 플로팅 게이트에서의 순전하는, 선택 게이트들에서나타나는 순전하보다는 작다. 따라서, 개별적인 메모리 셀들의 플로팅 게이트들 사이에서 결합되는 전압의 양은, 인접한 선택 게이트들로부터 말단 메모리 셀들로 결합되는 전압의 양보다는 작을 것이다. 그럼에도 불구하고, 낸드 스트링의 각 메모리 셀은, 플로팅 게이트에서 미세하게 서로 다른 순전하를 갖는 것으로 예측될 수 있으며, 결과적으로 이러한 결합때문에 서로 다른 소거 행동을 가질 수 있다.

본 발명의 일실시예에 따르면, 이러한 각각의 용량적으로 결합된 전압들을 보상하기 위해서, 낸드 스트링의 하나 이상의 메모리 셀들에 보상 전압이 인가된다. 예를 들면, 낸드 스트링의 각 메모리 셀들은 소거 전압 펄스가 인가되는 동안에 보상 전압을 인가받을 수 있는바, 이는 낸드 스트링의 각 메모리 셀의 터널 산화층 양단의 전기장을 정규화하기 위함이다. 따라서, 각 메모리 셀들을 동일한 속도로 그리고 동일한 정도로 소거하기 위해서, 각 메모리 셀들의 터널 산화층 양단에는 동등한 전기장이 생성될 수 있다. 일 실시예에서는 예를 들면, 인접한 선택 게이트들로부터 결합된 전압을 보상하기 위해서, 말단 워드라인들에 보상전압이 인가될 수 있다. 다른 보상전압들이 안쪽 메모리 셀들에 인가될 수 있는데, 이는 인접한 메모리 셀들로부터 결합된 전압들을 보상하기 위해서이다. 도11을 참조하면, 예를 들어, 메모리 셀(416 및 412)로부터 메모리 셀(414)에 결합된 전압을 보상하기 위해서, 소정의 보상전압이 워드라인 WL1 에 인가될 수 있다. 다른 실시예에서는, 인접한 메모리 셀들로부터의 결합 비율을 50％로 가정하는 먼저 논의된 분석하에서, 상기 전압이 선택될 수 있다.

본 발명의 다른 실시예에서는, 선택된 워드라인에 연결된 메모리 셀의 소거 행동을 스트링의 다른 메모리 셀과 비교함으로써, 낸드 스트링의 각각의 워드라인에 인가되는 전압을 선택할 수 있다. 예를 들면, 스트링의 하나의 메모리 셀이 기준 메모리 셀로서 선택될 수 있으며, 테스트 동안에 기준 메모리 셀의 소거 행동이 결정된다. 증가된 소거 전압 펄스들의 인가하에서, 나머지 메모리 셀들이 테스트될 수 있으며, 상기 기준 메모리 셀과 비교될 수 있다. 만약 소정 메모리 셀이 기준 메모리 셀보다 느리게 소거된다면, 가령, 네가티브 보상 전압과 같이, 상기 소정 메모리 셀의 터널 산화층 양단의 전기장을 증가시키기 위한 적절한 보상 전압이 선택될 수 있다. 만약, 소정 메모리 셀이 기준 메모리 셀보다 빨리 소거된다면, 기준 메모리 셀의 소거속도와 매칭되도록 상기 소정 메모리 셀의 소거 속도를 늦추기 위한 포지티브 보상전압이 그 워드라인에 대해서 선택될 수 있다. 실시예들에 일치하여 그리고 특정한 구현예에서의 메모리 셀들의 소거 행동에 따라, 보상전압을 선택하기 위한 다양한 테크닉들이 적용될 수 있다는 사실은, 해당 기술분야의 당업자에게는 명백할 것이다.

도18a 및 도18b는 낸드 스트링의 각 메모리 셀이, 각각의 워드라인 및 메모리 셀에 대해 선택된 특화된(particularized) 보상전압을 인가받는 경우의 바이어스 및 보상 전압들의 세트를 도시하고 있다. 가령, 기준 메모리 셀과 소정 메모리 셀을 비교하는 것 또는 인접한 트랜지스터들 및 웰 영역 사이에서 다양한 결합 비율들을 추정하는 것과 같이, 지금까지 설명되었던 다양한 수단들이 보상 전압을 선택하기 위해 사용될 수 있다. 단계 622에서, 소스측 선택 게이트 및 드레인측 선택 게이트가 플로팅된다. 단계 624에서, 개별적인 보상전압들이 낸드 스트링의 각 워드라인에 인가된다. 보상 전압들을 인가하고 소스측 및 드레인측 선택 게이트를 플로팅한 이후에, 소거 전압 펄스가 인가된다. 개별적인 보상전압들을 각각의 워드라인에 인가함으로써, 각 메모리 셀들의 전압 분포는 실질적으로 동등해질 것이다. 보상 전압들이 선택되는 방식에 의존하여, 도12에 도시된 임계전압 분포들은 다양하게 이동할 것이다. 예를 들어, 만일, 빠르게 소거되는 메모리 셀이 기준 메모리 셀로 선택된다면, 낸드 스트링의 말단 워드라인들에 대한 분포(504)는 왼편으로 이동할 것이라고 예측될 수 있는데, 이는 적절한 보상 전압의 인가하에서(예를 들면, 터널 산화층 양단의 전위를 증가시키고 소거 속도를 증가시키는 네가티브 보상전압) 이러한 메모리 셀들은 이제 더 빨리 소거될 것이기 때문이다. 하지만 만약 느리게 소거되는 메모리 셀이 기준 메모리 셀로 선택된다면, 안쪽 메모리 셀들의 분포(502)는 오른편으로 이동할 것이라고 예측될 수 있는데, 이는 적절한 보상 전압의 인가하에서(예를 들면, 터널 산화층 양단의 전위를 감소시키고 소거 속도를 감소시키는 포지티브 보상전압) 이러한 메모리 셀들은 이제 더 느리게 소거될 것이기 때문이다. 일 실시예에서는 개별적인 보상 전압들을 선택함으로써, 분포(502)는 오른편으로 이동할 것이며 분포(504)는 왼편으로 이동할 것이라고 예측될 수 있다. 따라서, 이들 분포들 사이에서 동등화가 수행될 수 있다.

본 발명의 일실시예에서는 도19a 및 도19b에 도시된 바와같이, 낸드 스트링의 하나 이상의 선택 게이트들에 보상전압이 인가되는바, 이는 용량적으로 결합된 하나 이상의 전압을 보상하기 위함이다. p-웰 영역으로부터 선택 게이트로 결합된 전압을 보상하기 위해서, 선택 게이트에 보상전압이 인가될 수 있다. 선택 게이트에 직접 인가된 전압은, 선택 게이트의 제어 게이트에 나타날 것이며, 이들의 일부는 낸드 스트링의 인접한 메모리 셀들에 결합할 것이다. 선택 게이트에 소정의 전압이 인가되기 때문에, p-웰 소거 전압은 선택 게이트에 결합하지 않을 것이다. 따라서, 소거 전압보다는 인가된 전압의 일부가, 선택 게이트로부터 인접한 메모리 셀로 결합할 것이다.

도19a의 단계 632에서, 0 볼트가 낸드 스트링의 각 워드라인에 인가된다. 단계 634에서, 하나 이상의 보상전압들이 낸드 스트링의 선택 게이트들에 인가된다. 소거 동작에 대해 낸드 스트링을 바이어스하고 보상 전압들을 인가한 이후에, 소거 전압 펄스가 낸드 스트링에 인가된다. 본 발명의 다양한 실시예들에 따르면, 단계 634에서 다양한 보상 전압들이 선택 게이트들에 인가될 수 있다. 선택 게이트들에 인접한 메모리 셀들에 결합된 전압의 양을 감소시키기 위해서, 소거 전압 펄스보다 더 작은 포지티브 보상 전압이 인가될 수 있다. 상기 값이 0 볼트에 가까울수록, 더 적은 양의 전압이 인접한 선택 게이트들에 결합할 것이다.

만일, 0 볼트가 선택 게이트에 인가된다면, 인접한 메모리 셀에 결합하는 그 어떤 전압도 선택 게이트에서 나타나지 않을 것이다. 이러한 방식은 다양한 메모리 셀들의 소거 행동을 정규화하는 것에 대한 최상의 대안책을 제공하는 것으로 당초에는 보일 수도 있다. 하지만, 선택 게이트의 터널 산화층 양단에서 너무 높은 전위를 회피하기 위해서는, 선택 게이트에 인가되는 전압을 선택함에 있어서 심사숙고 해야만 한다. 따라서, 인접한 메모리 셀들로 결합하는 임의의 전압을 제거하기 위해서, 선택 게이트들에 0 볼트를 인가하는 것이 바람직하게 보일 수도 있지만, 이와같이 낮은 전압을 인가하는 것은, 선택 게이트를 손상시키거나 또는 잠재적으로 파괴할 수도 있는 고전위를 터널 산화막의 양단에서 생성할 수도 있다. 예를 들어 80Å의 터널 산화층을 포함하는 본 발명의 일실시예서, 선택 게이트의 터널 산화층 양단에서 생성될 수 있는 최대 전위는, 4 볼트 또는 5 볼트 부근으로 제한되어야만 한다. 만약, 선택 게이트에 인가되는 전압이 충분히 작아서, 터널 산화층 양단에서 생성된 전위(소거 전압 펄스 빼기 보상 전압)가 상기 제한을 넘어설 정도라면, 트랜지스터의 브레이크 다운이 일어날 수도 있다. 만일, 선택 게이트들의 터널 산화막 양단에서 생성된 전위가 약 4 볼트 또는 5 볼트로 제한되고, 약 20 볼트의 소거 전압 펄스가 인가된다면, 최소 보상 전압은 대략 15 볼트 또는 16 볼트가 되어야만 한다. 상기 보상 전압의 일부가 인접한 메모리 셀들과 결합할 것이다. 먼저 논의된 바와같이, 선택 게이트들에서 나타나는 전압의 대략 5％ 에서 10％ 정도가 인접한 메모리 셀들에 결합할 것이다. 비록, 인접한 메모리 셀에 결합되는 몇몇 전압들이 여전히 존재하기는 하지만, 결합하게될 15 볼트 또는 16볼트의 일부는, 인가된 소거 전압(20 볼트)의 일부보다는 더 작다. 만일, 보상 전압이 인가되지 않았다면, 인가된 소거 전압(20볼트)의 일부가 결합했을 것이다. 따라서, 말단 메모리 셀들의 소거 행동은, 낸드 스트링의 나머지 메모리 셀들과 더불어 상당한 정도까지(substantial degree) 정규화될 수 있다.

본 발명의 다양한 실시예들에 따르면, 도15 내지 도19에 도시된 하나 이상의 방법들이 서로 서로 연관되어 사용될 수도 있다. 예를 들면, 낸드 스트링의 말단 워드라인들 및 안쪽 워드라인들 모두에 보상전압이 인가될 수 있다. 안쪽 메모리 셀들의 터널 산화층 양단의 전위를 감소시키기 위해서 포지티브 보상전압이 안쪽 메모리 셀들에 인가될 수 있으며, 반면에 말단 메모리 셀들의 터널 산화층 양단의 전위를 증가시키기 위해서 네가티브 보상전압이 낸드 스트링의 말단 메모리 셀들에 인가될 수 있는바, 따라서 각각의 메모리 셀들의 모든 전기장들 사이에서 동등화가 이루어질 수 있다. 본 발명의 다른 실시예에서는, 각각의 메모리 셀의 소거 행동을 정규화하기 위해, 낸드 스트링의 선택 게이트들에 인가중인 보상 전압과 함께, 낸드 스트링의 각 워드라인에 개별화된 보상 전압이 인가될 수 있다. 더 작은 전압을 인접한 메모리 셀들에 결합시키기 위해서, 보상 전압(예를 들면, 15 볼트)이 선택 게이트들에 인가될 수 있다. 이렇게 한다 하여도, 낸드 스트링의 말단 워드라인들로의 결합을 모두 제거할 수는 없기 때문에, 이러한 말단 워드라인들은 나머지 워드라인들보다는 여전히 어느정도 더 느리게 소거될 것이다. 소거 행동에 있어서의 남아있는 차이를 보상하기 위해서, 안쪽 메모리 셀들의 전기장들을 감소시키기 위해 낸드 스트링의 안쪽 메모리 셀들에 보상 전압이 인가될 수도 있으며 및/또는 말단 메모리 셀들의 전기장들을 증가시키기 위해 낸드 스트링의 말단 메모리 셀들에 보상 전압이 인가될 수도 있다.

전술한 실시예들은 NAND 플래시 메모리에 관해 제공되었다. 하지만, 본 발명의 원리들은 다른 타입의 비휘발성 메모리들에도 응용될 수 있으며, 이러한 비휘발성 메모리들에는 현존하는 메모리들 뿐만 아니라 현재 개발되고 있는 새로운 기술을 이용하기 위해 기획된 비휘발성 메모리들이 포함된다.

본 발명의 실시예들에 관한 전술한 내용들은 예시와 설명을 위해 제공되었을 뿐이며, 실시예에 대한 모든 것을 속속들이 규명한다던가 또는 실시예만으로 본 발명을 제한하고자 의도된 것이 아님을 유의해야 한다. 전술한 가르침에 비추어 볼때, 해당 기술분야의 당업자에게는 다양한 변형예와 수정예들이 자명할 것이다. 본 발명의 기술적 사상과 실질적인 응용을 최적으로 설명하기 위해, 본 발명의 실시예들이 선택되고 기술되었으며, 따라서 해당 기술분야의 당업자들은 본 발명, 다양한 실시예들 및 특정한 사용에 적합한 다양한 변형예들을 이해할 수 있을 것이다. 본 발명의 범위는 후속되는 청구항들 및 그들의 등가물들에 의해서 정의되어야 한다.

Claims (38)

1. 비휘발성 저장소자를 소거하는 방법으로서,

   비휘발성 저장소자들의 스트링의 적어도 하나의 트랜지스터로부터 상기 스트링의 하나 이상의 비휘발성 저장소자들로 결합된 전압을 적어도 부분적으로 보상하기 위해서, 보상을 상기 비휘발성 저장소자들의 스트링의 일부분에 인가하는 단계, 상기 보상을 인가하는 단계는 상기 스트링의 제 1 비휘발성 저장소자에 제 1 보상전압을 인가하는 것과 상기 스트링의 제 2 비휘발성 저장소자에 제 2 보상전압을 인가하는 것을 포함하고, 상기 제 1 보상전압은 상기 제 2 보상전압과 다르며;

   상기 스트링의 제 3 비휘발성 저장소자에 제 3 전압을 인가하는 단계, 상기 제 3 전압은 상기 제 1 보상전압 및 상기 제 2 보상전압과 다르며; 그리고

   상기 비휘발성 저장소자들의 스트링을 소거하기 위해, 상기 보상을 인가하면서, 상기 스트링의 비휘발성 저장소자들의 적어도 하나의 서브세트의 플로팅 게이트로부터 상기 비휘발성 저장소자들의 상기 스트링의 웰로 전하를 전달하는 단계

   를 포함하여 이루어지며,

   상기 비휘발성 저장소자들의 상기 서브세트는 상기 제 1 비휘발성 저장소자, 상기 제 2 비휘발성 저장소자 및 상기 제 3 비휘발성 저장소자를 포함하는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
2. 삭제
3. 제 1 항에 있어서,

   비휘발성 저장소자들의 상기 스트링의 상기 웰에 소거 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
4. 제 3 항에 있어서,

   상기 소거 전압을 인가하는 단계는,

   상기 제 1 비휘발성 저장소자의 플로팅 게이트와 상기 웰 사이에 제 1 전위가 존재하도록 하며, 그리고 상기 제 2 비휘발성 저장소자의 플로팅 게이트와 상기 웰 사이에 제 2 전위가 존재하도록 하는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
5. 제 4 항에 있어서,

   상기 제 1 보상전압을 인가하는 단계와 상기 제 2 보상전압을 인가하는 단계에 의해 상기 제 1 전위와 상기 제 2 전위가 동등해지는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
6. 제 1 항에 있어서,

   상기 적어도 하나의 트랜지스터는 상기 스트링의 선택 게이트를 포함하며;

   상기 제 2 비휘발성 저장소자는, 상기 스트링의 상기 제 1 비휘발성 저장소자보다 안쪽이며; 그리고

   상기 제 1 보상전압은 상기 제 2 보상전압보다 작은 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
7. 제 6 항에 있어서,

   상기 제 1 보상전압은 네가티브이며; 그리고

   상기 제 2 보상전압은 포지티브인 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
8. 제 6 항에 있어서,

   상기 제 1 보상전압은 포지티브이며; 그리고

   상기 제 2 보상전압은 포지티브인 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
9. 제 6 항에 있어서,

   상기 제 1 보상전압을 인가하는 단계는, 상기 선택 게이트로부터 상기 제 1 비휘발성 저장소자의 플로팅 게이트로 결합된 결합전압을 적어도 부분적으로 보상하며; 그리고

   상기 제 1 보상전압을 인가하는 단계는, 상기 제 1 비휘발성 저장소자의 상기 플로팅 게이트에 상기 제 1 보상전압의 일부를 결합하며, 상기 제 1 보상전압의 상기 일부는 크기에 있어 상기 제 1 비휘발성 저장소자의 상기 플로팅 게이트에 결합된 결합전압과 동등하며 극성은 반대인 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
10. 삭제
11. 제 6 항에 있어서,

    상기 제 2 보상전압은 상기 제 2 비휘발성 저장소자의 제어 게이트에 인가되며, 그리고 상기 선택 게이트로부터 상기 제 1 비휘발성 저장소자의 플로팅 게이트로 결합된 결합전압을 적어도 부분적으로 보상하며; 그리고

    상기 제 2 보상전압을 인가하는 단계는, 상기 제 2 비휘발성 저장소자의 상기 플로팅 게이트에 상기 제 2 보상전압의 일부를 결합하며, 상기 제 2 보상전압의 상기 일부는 크기와 극성에 있어서 상기 제 1 비휘발성 저장소자의 상기 플로팅 게이트에 결합된 결합전압과 동등한 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
12. 삭제
13. 제 1 항에 있어서,

    적어도 하나의 이웃한 트랜지스터로부터 상기 스트링의 나머지 비휘발성 저장 소자 각각에 결합된 전압을 적어도 부분적으로 보상하기 위해, 상기 나머지 비휘발성 저장 소자 각각의 제어 게이트에 적어도 하나의 서로 다른 보상 전압을 인가하는 단계

    를 더 포함하는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
14. 제 13 항에 있어서,

    상기 적어도 하나의 서로 다른 보상 전압은, 상기 나머지 비휘발성 저장소자들중 적어도 2개에 대해 서로 다른 크기를 포함하는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
15. 삭제
16. 삭제
17. 제 1 항에 있어서,

    상기 적어도 하나의 트랜지스터는 상기 스트링의 선택 게이트를 포함하며;

    상기 보상을 상기 스트링의 일부분에 인가하는 단계는 상기 선택 게이트에 제 3 보상 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
18. 삭제
19. 삭제
20. 삭제
21. 삭제
22. 삭제
23. 삭제
24. 제 1 항에 있어서,

    상기 비휘발성 저장소자들의 스트링은 낸드 스트링인 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
25. 제 1 항에 있어서,

    상기 비휘발성 저장소자들의 스트링은 다중상태 플래시 메모리 디바이스들의 스트링인 것을 특징으로 하는 비휘발성 저장소자를 소거하는 방법.
26. 삭제
27. 비휘발성 메모리 시스템으로서,

    선택 게이트, 웰, 제 1 비휘발성 저장소자, 제 2 비휘발성 저장소자, 및 제 3 비휘발성 저장소자를 포함하는 비휘발성 저장소자들의 스트링과; 그리고

    상기 비휘발성 저장소자들의 스트링과 통신하는 관리회로

    를 포함하여 이루어지며,

    상기 관리회로는, 상기 비휘발성 저장소자들의 적어도 하나의 서브세트의 플로팅 게이트들로부터 상기 웰로 전하가 전달되는 동안에 상기 스트링의 적어도 하나의 트랜지스터로부터 상기 스트링의 하나 이상의 비휘발성 저장소자들로 결합된 전압을 적어도 부분적으로 보상하기 위해, 제 1 보상전압을 상기 제 1 비휘발성 저장소자에 인가하고, 제 2 보상전압을 상기 제 2 비휘발성 저장소자에 인가하고 그리고 제 3 전압을 상기 제 3 비휘발성 저장소자에 인가함으로써, 상기 비휘발성 저장소자들의 스트링을 소거하며,

    상기 제 1 보상전압, 제 2 보상전압 및 제 3 전압은 서로 다른 전압들이며,

    상기 비휘발성 저장소자들의 상기 서브세트는 상기 제 1 비휘발성 저장소자, 상기 제 2 비휘발성 저장소자 및 상기 제 3 비휘발성 저장소자를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
28. 제 27 항에 있어서,

    상기 제 1 비휘발성 저장소자는 상기 선택 게이트에 인접하며;

    상기 제 2 비휘발성 저장소자는 상기 스트링의 상기 제 1 비휘발성 저장소자보다 안쪽에 있는 것을 특징으로 하는 비휘발성 메모리 시스템.
29. 제 28 항에 있어서,

    상기 관리회로는, 상기 제 1 비휘발성 저장소자의 플로팅 게이트로부터 상기 웰로 전하를 전달하고 상기 제 2 비휘발성 저장소자의 플로팅 게이트로부터 상기 웰로 전하를 전달하기 위해, 소거전압을 비휘발성 저장소자들의 상기 스트링의 상기 웰에 인가하며;

    상기 소거전압을 인가하는 것은, 상기 제 1 비휘발성 저장소자의 상기 플로팅 게이트와 상기 웰 사이에 제 1 전위가 존재하도록 하고 그리고 상기 제 2 비휘발성 저장소자의 상기 플로팅 게이트와 상기 웰 사이에 제 2 전위가 존재하도록 하며; 그리고

    상기 제 1 보상전압, 상기 제 2 보상전압, 상기 제 3 전압 및 상기 소거 전압의 인가하에서 상기 제 1 전위 및 상기 제 2 전위는 동등한 것을 특징으로 하는 비휘발성 메모리 시스템.
30. 제 28 항에 있어서,

    상기 적어도 하나의 트랜지스터는 상기 선택 게이트를 포함하며;

    상기 관리회로는, 상기 선택 게이트로부터 상기 제 1 비휘발성 저장소자의 상기 플로팅 게이트에 결합된 결합전압을 적어도 부분적으로 보상하기 위해 상기 제 1 보상전압을 인가하며;

    상기 제 1 보상전압의 일부는 상기 제 1 비휘발성 저장소자의 상기 플로팅 게이트에 결합하며; 그리고

    상기 관리회로는, 상기 제 1 보상전압의 상기 일부가 그 크기에 있어서 상기 결합전압과 동일한 크기를 갖고 그 극성에 있어서 상기 결합전압과 반대인 극성을 갖도록, 소정 극성 및 소정 크기의 상기 제 1 보상전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 시스템.
31. 제 28 항에 있어서,

    상기 적어도 하나의 트랜지스터는 상기 선택 게이트를 포함하며;

    상기 관리회로는, 상기 선택 게이트로부터 상기 제 1 비휘발성 저장소자의 상기 플로팅 게이트에 결합된 결합전압을 적어도 부분적으로 보상하기 위해 상기 제 2 보상전압을 인가하며;

    상기 제 2 보상전압의 일부는 상기 제 2 비휘발성 저장소자의 상기 플로팅 게이트에 결합하며; 그리고

    상기 관리회로는, 상기 제 2 보상전압의 상기 일부가 그 크기 및 극성에 있어서 상기 결합전압과 동일하도록, 소정 극성 및 소정 크기의 상기 제 2 보상전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 시스템.
32. 삭제
33. 제 27 항에 있어서,

    비휘발성 저장소자들의 상기 스트링은, 다중 상태 플래시 메모리 디바이스들을 포함하는 낸드 스트링인 것을 특징으로 하는 비휘발성 메모리 시스템.
34. 제 27 항에 있어서,

    비휘발성 저장소자들의 상기 스트링은, 비휘발성 저장소자들의 어레이의 일부이며;

    상기 어레이는 호스트 시스템과 통신하며; 그리고

    상기 어레이는 상기 호스트 시스템으로부터 제거가능한 것을 특징으로 하는 비휘발성 메모리 시스템.
35. 제 27 항에 있어서,

    상기 관리회로는 적어도 하나의 제어기 및 상태 머신을 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
36. 삭제
37. 삭제
38. 삭제

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