JP5805162B2 - 半導体記憶装置 - Google Patents
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Description
110:メモリアレイ
120:入出力バッファ
130:アドレスレジスタ
140:データレジスタ
150:コントローラ
160:ワード線選択回路
170:ページバッファ/センス回路
180:列選択回路
190:内部電圧発生回路
BL:ビット線
SL:共通ソース線
TD:ビット線選択トランジスタ
TS:ソース線選択トランジスタ
SGD、SGS:選択ゲート線
Claims (4)
- 選択トランジスタとメモリセルとの間にダミーメモリセルを含むNANDストリングを有するメモリアレイが形成された半導体記憶装置の消去方法であって、
NANDストリングの選択トランジスタのゲートおよび前記ダミーメモリセルのワード線に予め決められた電位を印加し、かつNANDストリングのメモリセルのワード線に前記予め決められた電位を印加し、
NANDストリングが形成された基板領域に第1の時刻に消去電圧を印加し、
第1の時刻から一定時間後の第2の時刻に、前記選択トランジスタのゲートをフローティングにすることで、前記選択トランジスタのゲートを前記基板領域との容量結合により第1の電位に昇圧させ、当該第1の電位が前記消去電圧よりも小さく、かつ前記選択トランジスタがTDDBにより破壊しない電圧以上となるように前記第2の時刻が調整され、
第2の時刻から一定時間後の第3の時刻に、前記ダミーメモリセルのダミーワード線をフローティングにすることで、前記ダミーメモリセルのダミーワード線を前記基板領域との容量結合により第2の電位に昇圧させ、当該第2の電位が第1の電位よりも小さくなるように前記第3の時刻が調整される、消去方法。 - 前記予め決められた電位は0Vである、請求項1に記載の消去方法。
- 直列に接続された複数のメモリセル、一方の側のメモリセルをビット線に接続する第1の選択トランジスタ、他方の側のメモリセルをソース線に接続する第2の選択トランジスタ、第1の選択トランジスタとメモリセルとの間に接続された第1のダミーメモリセル、および第2の選択トランジスタとメモリセルとの間に接続された第2のダミーメモリセルを含むNANDストリングが形成されたメモリアレイと、
前記メモリアレイからブロックを選択し、選択したブロック内のメモリセルのデータを消去する消去手段とを含み、
前記消去手段は、選択されたブロック内の第1および第2の選択トランジスタの選択ゲート線、第1および第2のダミーメモリセルのワード線と複数のメモリセルのワード線に予め決められた電位を印加した後の第1の時刻に、前記選択されたブロックの基板領域に消去電圧を印加し、第1の時刻から一定時間後の第2の時刻に第1および第2の選択トランジスタの選択ゲート線をフローティングにすることで、前記選択トランジスタのゲートを前記基板領域との容量結合により第1の電位に昇圧させ、当該第1の電位が前記消去電圧よりも小さく、かつ前記選択トランジスタがTDDBにより破壊しない電圧以上となるように前記第2の時刻が調整され、
第2の時刻から一定時間後の第3の時刻に、前記ダミーメモリセルのダミーワード線をフローティングにすることで、前記ダミーメモリセルのダミーワード線を前記基板領域との容量結合により第2の電位に昇圧させ、当該第2の電位が第1の電位よりも小さくなるように前記第3の時刻が調整される、半導体記憶装置。 - 前記予め決められた電位は0Vである、請求項3に記載の半導体記憶装置。
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