KR101669156B1 - 반도체 기억장치 및 소거 방법 - Google Patents

반도체 기억장치 및 소거 방법 Download PDF

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Abstract

신뢰성이 높은 데이터 소거가 가능한 반도체 기억장치 및 소거 방법을 제공한다.
소거 방법은 NAND 스트링을 가진 메모리 어레이가 형성된 반도체 기억장치를 소거하기 위해 사용된다. NAND 스트링의 선택 트랜지스터의 게이트에 소정 전위를 인가하고 또한 NAND 스트링의 메모리 셀의 워드라인에 소정 전위를 인가한다. NAND 스트링이 형성된 기판 영역에 제1 시각에서 소거 전압을 인가하고 제1 시각으로부터 일정 시간 후인 제2 시각에서 선택 트랜지스터의 게이트를 플로팅한다.

Description

반도체 기억장치 및 소거 방법{Semiconductor memory device and erasing method}
본 발명은, NAND형 플래쉬 메모리의 반도체 기억장치에 관한 것으로서, 특히 소거 방법에 관한 것이다.
NAND형 플래쉬 메모리는, 공지와 같이 복수의 메모리 셀을 직렬 접속한 NAND 스트링으로 이루어진 메모리 셀 어레이를 가지고, 메모리 셀에 2치 데이터 또는 다치 데이터를 프로그래밍하거나 혹은 소거할 수 있다. 소자의 미세화에 의해 NAND 스트링의 비트라인 선택 트랜지스터나 소스라인 선택 트랜지스터와 메모리 셀 간의 거리가 작아지면, 소자 간이나 기판과의 용량 결합이 커져 원하지 않는 동작이 발생할 수 있다. 예를 들면 특허문헌 1에서는, 기입 동작시에 커플링에 의해 승압된 NAND 스트링의 채널 전위(電位)가 비트 선택 트랜지스터에 전파되는 것을 방지하기 위해 비트라인 선택 트랜지스터와 메모리 셀 사이에 더미 메모리 셀을 삽입하고, 기입 동작시에 더미 메모리 셀에 의해 비트라인 선택 트랜지스터와 메모리 셀 사이를 컷오프하는 기술을 개시하였다.
특허문헌 1: 일본특개2011-192349호 공보
도 1은, 더미 메모리 셀이 삽입된 NAND 스트링 어레이의 일례를 도시한 회로도이다. 동 도면에 도시한 바와 같이 1개의 블록에는 복수의 메모리 셀을 직렬로 접속한 n＋1개의 NAND 스트링(NU)이 행방향으로 배열되어 있다. 1개의 NAND 스트링(NU)은, 직렬로 접속된 복수의 메모리 셀(MCi)(i=0, 1, …, 63)과 메모리 셀의 양단에 접속된 1쌍의 더미 메모리 셀(DMC)과, 일방의 더미 메모리 셀(DMC)의 드레인에 접속된 비트라인 선택 트랜지스터(TD)와, 타방의 더미 메모리 셀(DMC)의 소스에 접속된 소스라인 선택 트랜지스터(TS)를 포함하고, 비트라인 선택 트랜지스터(TD)의 드레인은 대응하는 1개의 비트라인(GBL)에 접속되고, 소스라인 선택 트랜지스터(TS)의 소스는 공통의 소스라인(SL)에 접속된다. 블록을 구성하는 NAND 스트링(NU)은 P웰 내에 형성된다.
메모리 셀(MCi)의 컨트롤 게이트는 워드라인(WLi)에 접속되고, 더미 메모리 셀(DMC)의 컨트롤 게이트는 더미 워드라인(DWL)에 접속되고, 선택 트랜지스터(TD, TS)의 게이트는 워드라인(WL)와 병행하는 선택 게이트라인(SGD, SGS)에 접속된다. 더미 메모리 셀(DMC)은 메모리 셀(MC)과 동일하게 구성되어 메모리 셀(MC)과 동일하게 바이어스 전압이 인가되는데, 데이터의 프로그래밍 대상에서는 제외된다.
표 1은, 플래쉬 메모리의 각 동작시에 인가되는 바이어스 전압의 일례를 도시한 테이블이다. 독출 동작에서는, 비트라인에 어느 양의 전압을 인가하고, 선택된 워드라인에 어느 한 전압(예를 들면, 0V)을 인가하고, 비선택 워드라인에 독출 패스 전압(예를 들면 4.5V)을 인가하고, 선택 게이트라인(SGD, SGS)에 양의 전압(예를 들면 4.5V)을 인가하고, 비트라인 선택 트랜지스터(TD), 소스라인 선택 트랜지스터(TS)를 온하여 공통 소스라인에 0V를 인가한다. 더미 워드라인(DWL)에는, 예를 들면 독출 패스 전압과 동일한 전압이 인가된다. 프로그래밍(기입) 동작에서는, 선택된 워드라인에 고전압의 프로그래밍 전압(Vprog)(15∼20V)을 인가하고, 비선택된 워드라인에 중간 전위(예를 들면 10V)를 인가하고, 비트라인 선택 트랜지스터(TD)를 온시키고 소스라인 선택 트랜지스터(TS)를 오프시켜 「0」또는 「1」의 데이터에 대응한 전위를 비트라인(GBL)에 공급한다. 더미 워드라인에는, 예를 들면 중간 전위와 동일한 전압이 인가된다. 소거 동작에서는, 블록 내의 선택된 워드라인에 0V를 인가하고, P웰에 고전압(예를 들면 18V)을 인가하여 선택 게이트라인(SGD, SGS)을 플로팅으로 한다. 더미 워드라인(DWL)에는 선택된 워드라인과 동일하게 0V를 인가한다. 이로써 플로팅 게이트의 전자를 기판으로 뽑아내어 블록 단위로 데이터를 소거한다.
소거 기입 독출
선택 워드라인 0 15~20V 0
비선택 워드라인 F 10V 4.5
SGD F Vcc 4.5
SGS F 0 4.5
SL F Vcc 0
P 웰 18 0 0
도 2에, 종래의 플래쉬 메모리의 소거 동작의 흐름을 도시한다. 선택된 블록의 더미 워드라인(DWL), 워드라인(WL0∼WL63)에 0V가 인가되고(S100), 다음으로 비트라인 선택 트랜지스터(TD) 및 소스라인 선택 트랜지스터(TS)가 플로팅이 된다(S110). 다음으로 기판 내의 P웰에 소거 전압이 인가되고(S120), 소거를 위해 일정 시간이 경과하기를 기다린다(S130). 메모리 셀(MCi) 및 더미 메모리 셀(DMC)의 컨트롤 게이트와 P웰 사이에 소거 전압이 인가되고 플로팅 게이트 중의 전자가 FN터널에 의해 P웰 중에 뽑혀 메모리 셀(MCi) 및 더미 메모리 셀(DMC)의 문턱값(threshold)이 음으로 시프트된다.
도 3은, 소거 동작시의 P웰, 선택 트랜지스터(TD/TS), 메모리 셀(MC) 및 더미 메모리 셀(DMC)의 전압 변동을 도시한 개요도이다. VPW는 P웰의 전압, VTD, VTS는 비트라인 선택 트랜지스터(TD) 및 소스라인 선택 트랜지스터(TS)의 게이트 전압이다. 시각(t0)에서 워드라인(WL) 및 더미 워드라인(DWL)에는 0V가 인가되어 비트라인 선택 트랜지스터(TD) 및 소스라인 선택 트랜지스터(TS)는 플로팅 상태가 된다. 시각(t1)에서 P웰에 소거 전압이 인가된다. 예를 들면, 단계적으로 전압이 커지는 소거 펄스를 P웰에 인가한다. 소거 펄스의 인가에 응답하여 P웰의 전압(VPW)의 승압이 개시된다. 이와 동시에 P웰과 용량 결합된 선택 트랜지스터(TD, TS)의 게이트 전압(VTD, VTS)이 도면 중의 점선으로 도시한 것처럼 승압된다. 시각(t2)에서 P웰의 전압(VPW)이 약 18V로 승압되고, 시각(t2∼t3)의 기간에서 소거에 필요한 일정 시간 경과가 유지되어(도 2의 S130), 플로팅 게이트에서 P웰로 전자가 뽑혀나온다.
소거가 이루어지는 기간(t2∼t3)에 선택 트랜지스터(TD, TS)의 게이트 전압(VTD, VTS)은 P웰과의 결합비에 의해 일정 전위 이하가 되도록 설정된다. 즉, 도 3에 도시한 바와 같이 P웰의 전압(VPW)과 선택 트랜지스터(TD, TS)의 게이트 전압(VTD, VTS)의 전위차(Va)를 일정치 이하로 하지 않으면 선택 트랜지스터(TD, TS)가 시간 의존성의 브레이크다운 TDDB(Time Dependent Dielectric breakdown：시간 경과 절연 파괴 특성)에 의해 쉽게 파괴된다. TDDB는, 트랜지스터의 게이트에 높은 전압이 인가되지 않는 경우에도 장시간 전압이 인가되어 있으면 트랜지스터가 다시 브레이크다운되는 현상이다. 따라서 Va ＜ VPW-TDDB를 만족하도록 선택 트랜지스터(TD, TS)와 P웰간의 결합비가 설정된다. 예를 들면, 선택 트랜지스터(TD, TS)의 게이트 전압(VTD, VTS)은 약 17V로 승압되어 Va = 18V-17V = 1V로 설정된다.
그러나 선택 트랜지스터(TD, TS)의 게이트 전압(VTD, VTS)이 높아지면 이에 인접한 더미 메모리 셀(DMC)이 선택 트랜지스터(TD, TS)의 고전압의 영향을 받게 된다. 미세화에 의해 선택 트랜지스터(TD, TS)와 더미 메모리 셀(DMC)과의 거리가 줄어들면 선택 트랜지스터(TD, TS)와의 용량 결합에 의해 더미 메모리 셀(DMC)이 승압되어 소거시에 더미 메모리 셀(DMC)의 문턱값이 충분히 음으로 시프트되지 않는 경우가 생긴다. 더미 메모리 셀(DMC)의 문턱값은 메모리 셀(MC)의 문턱값과 같은 것이 이상적이며, 더미 메모리 셀(DMC)의 문턱값이 안정화되지 않으면 결과적으로 메모리 셀(MC)의 문턱값 분포의 불균형이 커지거나 혹은 독출 동작이나 프로그래밍 동작이 불안정해진다.
본 발명은, 신뢰성이 높은 데이터 소거 방법 및 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체 기억장치의 소거 방법은, NAND 스트링의 선택 트랜지스터의 게이트에 소정 전위를 인가하고 또한 NAND 스트링의 메모리 셀의 워드라인에 소정 전위를 인가하고, NAND 스트링이 형성된 기판 영역에 제1 시각에서 소거 전압을 인가하고, 제1 시각으로부터 일정 시간 후인 제2 시각에서 상기 선택 트랜지스터의 게이트를 플로팅한다. 바람직하게는 NAND 스트링은, 선택 트랜지스터와 메모리 셀 사이에 더미 메모리 셀을 포함하고, 제2 시각으로부터 일정 시간 후인 제3 시각에서 더미 메모리 셀의 더미 워드라인을 플로팅한다. 바람직하게는 상기 선택 트랜지스터의 게이트는 상기 기판 영역과의 용량 결합에 의해 제1 전위로 승압되고, 제1 전위는 상기 소거 전압보다 작다. 바람직하게는 제1 전위는 상기 선택 트랜지스터가 TDDB에 의해 파괴되지 않는 전압 이상으로 승압된다. 바람직하게는 더미 메모리 셀의 더미 워드라인은 상기 기판 영역과의 용량 결합에 의해 제2 전위로 승압되고, 제2 전위는 제1 전위보다 작다.
본 발명에 관한 반도체 기억장치는, 직렬로 접속된 복수의 메모리 셀, 일방측 메모리 셀을 비트라인에 접속하는 제1 선택 트랜지스터, 타방측 메모리 셀을 소스라인에 접속하는 제2 선택 트랜지스터를 포함한 NAND 스트링이 형성된 메모리 어레이와, 상기 메모리 어레이로부터 블록을 선택하고, 선택한 블록 내의 메모리 셀의 데이터를 소거하는 소거 수단을 포함하고, 상기 소거 수단은 선택된 블록 내의 제1 및 제2 선택 트랜지스터의 선택 게이트라인 및 복수의 메모리 셀의 워드라인에 소정 전압을 인가한 후의 제1 시각에서 상기 선택된 블록의 기판 영역에 소거 전압을 인가하고 제1 시각으로부터 일정 시간 후인 제2 시각에서 제1 및 제2 선택 트랜지스터의 선택 게이트라인을 플로팅한다. 바람직하게는 NAND 스트링은, 제1 선택 트랜지스터와 메모리 셀 사이에 제1 더미 메모리 셀을 포함하고, 또한 제2 선택 트랜지스터와 메모리 셀 사이에 제2 더미 메모리 셀을 포함하고, 상기 소거 수단은 제2 시각으로부터 일정 시간 후인 제3 시각에서 더미 메모리 셀의 더미 워드라인을 플로팅으로 한다. 바람직하게는 제1 및 제2 선택 트랜지스터의 게이트는 상기 기판 영역과의 용량 결합에 의해 제1 전위로 승압되고, 제1 전위는 상기 소거 전압보다 작다. 바람직하게는 제1 전위는 제1 및 제2 선택 트랜지스터가 TDDB에 의해 파괴되지 않는 전압 이상으로 승압된다. 바람직하게는 제1 및 제2 더미 메모리 셀의 더미 워드라인은 상기 기판 영역과의 용량 결합에 의해 제2 전위로 승압되고, 제2 전위는 제1 전위보다 작다.
본 발명에 의하면, 종래와 같이 소거 전압을 인가할 경우에 선택 트랜지스터를 용량 결합에 의해 승압시키는 경우에 비해 선택 트랜지스터의 승압 전위를 억제할 수 있고, 이로써 선택 트랜지스터에 인접한 메모리 셀에 미치는 전계의 영향을 줄일 수 있다.
도 1은, 플래쉬 메모리의 NAND 스트링의 구성을 도시한 회로도이다.
도 2는, 종래의 플래쉬 메모리의 소거 동작을 도시한 흐름도이다.
도 3은, 종래의 소거시 P웰, 선택 트랜지스터, 메모리 셀, 더미 메모리 셀의 각 부의 전압 변동을 도시한 개요도이다.
도 4는, 본 발명의 실시예에 관한 플래쉬 메모리의 일 구성예를 도시한 블럭도이다.
도 5는, 본 발명의 실시예에 관한 플래쉬 메모리의 소거 동작을 도시한 흐름도이다.
도 6은, 본 실시예의 소거시 P웰, 선택 트랜지스터, 메모리 셀, 더미 메모리 셀의 각 부의 전압 변동을 도시한 개요도이다.
도 7은, 본 실시예의 NAND 스트링을 도시한 개략 단면도이다.
도 8은, 본 실시예의 워드라인 구동 회로의 일례를 도시한 블럭도이다.
이하, 본 발명의 실시형태에 대해 도면을 참조하여 상세히 설명하기로 한다. 아울러 도면은 설명을 알기 쉽게 하기 위해 각 부를 강조하여 도시하였기 때문에 실제 디바이스의 스케일과는 다르다는 것에 유의해야 한다.
도 4는, 본 발명의 실시예에 관한 플래쉬 메모리의 구성을 도시한 블럭도이다. 단, 여기에 도시한 플래쉬 메모리의 구성은 예시이며, 본 발명은 반드시 이러한 구성으로 한정되지는 않는다.
본 실시예의 플래쉬 메모리(100)는, 행렬 형태로 배열된 복수의 메모리 셀이 형성된 메모리 어레이(110)와, 외부 입출력 단자(I/O)에 접속되어 입출력 데이터를 보존 유지하는 입출력 버퍼(120)와, 입출력 버퍼(120)로부터의 어드레스 데이터를 받는 어드레스 레지스터(130)와, 입출력되는 데이터를 보존 유지하는 데이터 레지스터(140), 입출력 버퍼(120)로부터의 코맨드 데이터 및 외부 제어 신호(미도시된 코맨드 래치 인에이블(CLE) 신호나 어드레스 래치 인에이블(ALE) 신호 등)에 기초하여 각 부를 제어하는 제어 신호(C1, C2, C3) 등을 공급하는 콘트롤러(150)와, 어드레스 레지스터(130)로부터의 행 어드레스 정보(Ax)를 디코딩하고 디코딩 결과에 기초하여 블록 및 워드라인을 선택하는 워드라인 선택 회로(160)와. 워드라인 선택 회로(160)에 의해 선택된 페이지로부터 독출된 데이터를 보존 유지하거나, 선택된 페이지로의 기입 데이터를 보존 유지하는 페이지 버퍼/센스 회로(170)와, 어드레스 레지스터(130)로부터의 열(列) 어드레스 정보(Ay)를 디코딩하고 해당 디코딩 결과에 기초하여 페이지 버퍼(170) 내의 열 데이터를 선택하는 열 선택 회로(180)와, 데이터의 독출, 프로그래밍 및 소거 등을 위해 필요한 전압(프로그래밍 전압(Vprog), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부 전압 발생 회로(190)를 포함하여 구성된다.
메모리 어레이(110)는, 열방향으로 배치된 복수의 블록(BLK(0), BLK(1),…, BLK(m))을 가진다. 블록의 일방 단부에는 페이지 버퍼/센스 회로(170)가 배치된다. 단, 페이지 버퍼/센스 회로(170)는 블록의 타방 단부 혹은 그 양측의 단부에 배치되는 것이어도 좋다. 1개의 블록에는, 예를 들면 도 1에 도시한 것처럼 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유닛(NU)이 복수 형성된다.
메모리 셀(MCi)의 컨트롤 게이트는 워드라인(WLi)에 접속되고, 더미 메모리 셀(DMC)의 컨트롤 게이트는 더미 워드라인(DWL)에 접속되고, 선택 트랜지스터(TD, TS)의 게이트는 워드라인(WL)/더미 워드라인(DWL)과 병행하는 선택 게이트라인(SGD, SGS)에 접속된다. 워드라인 선택 회로(160)는 행 어드레스(Ax)에 기초하여 블록의 선택, 워드라인(WL)/더미 워드라인(DWL)의 선택을 하고 또 선택 게이트 신호(SGS, SGD)를 통해 선택 트랜지스터(TD, TS)를 선택적으로 구동한다.
메모리 셀은, 전형적으로 P웰 내에 형성된 N형의 확산 영역인 소스/드레인과 소스/드레인 간의 채널 상에 형성된 터널 산화막과, 터널 산화막 상에 형성된 플로팅 게이트(전하 축적층)와, 플로팅 게이트 상에 유전체막을 사이에 두고 형성된 컨트롤 게이트를 포함한 MOS 구조를 가진다. P웰은, 예를 들면 P형의 실리콘 기판 내에 형성된 N웰 내에 형성된다. 플로팅 게이트에 전하가 축적되어 있지 않을 때, 즉 데이터「1」이 기입되어 있을 때 문턱값은 음 상태에 있으며 메모리 셀은 노멀리 온이다. 플로팅 게이트에 전자가 축적되었을 때, 즉 데이터 「0」이 기입되어 있을 때 문턱값은 양으로 시프트되며 메모리 셀은 노멀리 오프이다. 또 메모리 셀은 2치 데이터를 기억하는 것이어도 좋고 다치 데이터를 기억하는 것이어도 좋다.
다음으로 본 실시예의 플래쉬 메모리의 소거 동작에 대해 설명하기로 한다. 도 5는, 소거 동작을 도시한 흐름도, 도 6은, 소거시 각 부의 전압 변동을 도시한 개요도, 도 7은, NAND 스트링의 개략 단면도이다.
바람직한 형태에서는, 콘트롤러(150)는 호스트측(미도시)으로부터 소거 코맨드 등을 받으면 소거 동작을 실행한다. 우선 워드라인 선택 회로(160)는 콘트롤러(150)의 제어 하에서 행 어드레스 정보(Ax)에 기초하여 소거해야 할 블록을 선택하고, 선택한 블록 내의 메모리 셀(MCi)의 워드라인(WL0∼WL63) 및 더미 메모리 셀(DMC)의 더미 워드라인(DWL)에 0V를 인가하고(S200), 선택된 블록의 비트라인 선택 트랜지스터(TD) 및 소스라인 선택 트랜지스터(TS)의 선택 게이트라인(SGD, SGS)에 0V를 인가한다(S210). 또 소스라인(SL) 및 비트라인(BL)은 플로팅이다. 단계 S200과 단계 S210의 동작은 동시에 이루어져도 좋고, 단계 S210이 단계 S200보다 먼저 실행되어도 좋다. 단계 S200 및 S210의 인가는 도 6의 시각(t0)에서 실행된다.
다음으로 P웰(200)(도 7을 참조)에 소거 전압(Vers)이 인가된다(S220). 소거 전압(Vers)은 내부 전압 발생 회로(190)에 의해 발생되어 미도시된 회로에 의해 P웰에 인가된다. 바람직한 형태에서는, 전압이 서서히 커지는 소거 펄스가 여러 차례 P웰에 인가되어 P웰이 소거 전압(Vers)으로 승압된다. 이 소거 전압(Vers)의 인가는 도 6의 시각(t1)에서 개시된다. 시각(t1)일 때, 선택 게이트라인(SGD, SGS), 워드라인(WLi), 더미 워드라인(DWL)에는 0V가 인가되어 있기 때문에 비트라인 선택 트랜지스터(TD), 소스라인 선택 트랜지스터(TS), 메모리 셀(MCi), 더미 메모리 셀(DMC)의 컨트롤 게이트는 P웰과 용량 결합되지 않고 0V로 고정된 채로 있다.
다음으로 시각(t1)으로부터 일정 시간 경과 후인 시각(t2)에서 비트라인 선택 트랜지스터(TD), 소스라인 선택 트랜지스터(TS)의 선택 게이트라인(SGD, SGS)을 오픈하여 선택 트랜지스터(TD, TS)가 플로팅이 된다(S230, S240). 이로써 비트라인 선택 트랜지스터(TD) 및 소스라인 선택 트랜지스터(TS)의 게이트(210)(도 7)가 P웰(200)과 용량적으로 결합되어 선택 트랜지스터(TD/TS)의 승압이 개시된다. 도 6의 점선은, 선택 트랜지스터(TD/TS)의 전압(VTD, VTS)이 용량 결합에 의해 P웰 전압(VPW)에 비례하여 상승하는 것을 도시하고 있다.
다음으로 시각(t2)으로부터 일정 시간 경과 후인 시각(t3)에서 더미 메모리 셀(DMC)의 더미 워드라인(DWL)을 오픈하여 더미 메모리 셀(DMC)이 플로팅이 된다(S250, S260). 이로써 더미 메모리 셀(DMC)의 컨트롤 게이트(220)가 P웰(200)과 용량적으로 결합되어 승압이 개시된다. 도 6의 점선은, 더미 워드라인(DWL)이 용량 결합에 의해 P웰 전압(VPW)에 비례하여 상승하는 것을 도시하고 있다. 다음으로 P웰 전압(VPW)이 소거 전압(Vers)에 도달한 시각(t4)에서 시각(t5)까지 소거를 위해 필요한 일정 시간이 경과하기를 기다려(S270), 소거 동작의 일부 또는 전부가 종료된다.
도 6에 도시한 바와 같이 P웰(200)에 소거 전압(Vers)이 인가된 시각(t0)일 때 선택 트랜지스터(TD, TS)의 게이트 전압(VTD, VTS)은 0V로 고정되어 있으며 시각(t1)에서부터 지연된 시각(t2)일 때 선택 트랜지스터(TD, TS)가 플로팅된다. 그 결과, 선택 트랜지스터(TD/TS)가 P웰(200)과 용량 결합되는 시간이 지연되어 게이트 전압(VTD, VTS)의 승압 전위가 억제된다. 예를 들면 게이트 전압(VTD, VTS)은 약 13V정도로 승압되어 도 3에 도시한 종래의 전압 17V보다 작아진다.
선택 트랜지스터(TD, TS)의 게이트 전압(VTD, VTS)이 종래와 같이 17V 정도까지 커지면 선택 트랜지스터(TD, TS)와의 용량 결합에 의해 더미 메모리 셀(DMC)의 컨트롤 게이트(220)가 승압되어 플로팅 게이트에 일정한 전계가 생기고 더미 메모리 셀(DMC)의 소거가 불충분해져 문턱값이 충분히 음값으로 시프트되지 않는 경우가 있다. 더미 메모리 셀(DMC)은 선택 트랜지스터(TD, TS)에 의한 메모리 셀(MC)에 미치는 전계의 영향을 완화하여 메모리 셀의 과(過)소거 또는 과프로그래밍을 억제하는 것으로서, 더미 메모리 셀(DMC)의 문턱값은 메모리 셀(MC)의 문턱값과 동일한 것이 이상적이고, 이 차이가 커지면 독출, 프로그래밍 혹은 베리파이의 동작이 불안정해진다. 본 실시예에서는 선택 트랜지스터(TD, TS)의 게이트 전압(VTD, VTS)의 승압을 억제하기 때문에 선택 트랜지스터(TD, TS)에 의한 더미 메모리 셀(DMC)에 미치는 영향이 억제되어 더미 메모리 셀(DMC)의 문턱값이 충분히 음의 방향으로 시프트되도록 할 수 있다.
한편 선택 트랜지스터(TD, TS)의 게이트 전압(VTD, VTS)이 작아져 게이트 전압(VTD, VTS)과 P웰 전압(VPW)의 전위차(Va)가 지나치게 커지면 Va ＜ VPW-TDDB를 만족할 수 없게 되어 선택 트랜지스터(TD, TS)가 TDDB에 의해 파괴된다. Va = VPW-(VTD, VTS) ＜ VPW-TDDB이므로 (VTD, VTS) ＞ TDDB를 만족하면 된다. 만약 TDDB가 약 5V이면 게이트 전압(VTD, VTS)은 5V 이상으로 승압되면 된다.
게이트 전압(VTD, VTS)의 승압은, 선택 트랜지스터(TD, TS)를 플로팅하는 시각(t2)에 의해 조정 가능하다. 도 6에 도시한 바와 같이 선택 트랜지스터(TD, TS)를 시각(t2)보다 늦은 시각(t2＇)에서 플로팅한 경우, 선택 트랜지스터(TD, TS)의 P웰과의 용량 결합되는 개시 시각이 늦기 때문에 게이트 전압 전압(VTD, VTS)의 승압이 억제되어 시각(t2)에 승압되었을 때보다 V1만큼 작아진다. 이렇게 하여 선택 트랜지스터(TD, TS)를 플로팅하는 시각을 조정함으로써 TDDB에 대응한 게이트 전압(VTD, VTS)의 승압을 설정할 수 있다.
또한 본 실시예에서는, 시각(t3)에서 더미 워드라인(DWL)를 0V부터 플로팅 상태로 함으로써 더미 메모리 셀(DMC)의 컨트롤 게이트(220)를 선택 트랜지스터(TD, TS)의 승압 전위보다 작은 일정 전위까지 승압시킬 수 있다. 이로써 인접한 메모리 셀(MC63, MC0)이 얼마간 용량적으로 결합되어 메모리 셀(MC63, MC0)의 컨트롤 게이트의 전위를 약간 상승시킴으로써 메모리 셀(MC63, MC0)이 과(過)소거되지 않게 하여 문턱값 격차의 변동을 억제한다. 바람직하게는 더미 워드라인(DWL)은 선택 트랜지스터(TD, TS)가 플로팅된 후(시각(t2) 후)로서, P웰의 전압(VPW)이 소거 전압(Vers)(18V)에 도달하기 전(시각(t3) 전)에 플로팅되는 것이 바람직하다. 이로써 더미 워드라인(DWL)을 P웰의 전압(VPW)과 비례하도록 승압시킬 수 있다. 또 상기와 같이 더미 워드라인(DWL)의 플로팅을 시각(t3)에서 (t3＇)로 지연시키면 P웰과 용량 결합되는 개시 시각이 늦어지므로 시각(t3)일 때의 승압 전압보다 V2만큼 낮은 승압 전압이 된다.
이와 같이 본 실시예에서는 선택 트랜지스터(TD, TS)를 플로팅 상태로 하는 시각(t2)을 소거 전압이 인가되는 시각(t1)에서부터 지연시킴으로써 선택 트랜지스터(TD, TS)가 P웰과 용량 결합되는 개시 시각이 지연되고 소거 시 선택 트랜지스터(TD, TS)의 승압 전위를 일정 이하로 억제하여 더미 메모리 셀(DMC)에 미치는 영향을 줄일 수 있다. 게다가 선택 트랜지스터(TD, TS)는 용량 결합에 의해 P웰 전압(VPW)에 비례하여 승압되기 때문에 선택 트랜지스터(TD, TS)로의 승압에 의한 손실을 줄일 수 있다.
선택 트랜지스터(TD, TS)의 선택 게이트 신호(SGD, SGS), 더미 메모리 셀(DMC)의 더미 워드라인(DWL)의 구동 제어는 워드라인 선택 회로(160)에 의해 이루어진다. 워드라인 선택 회로(160)는 공지의 회로 기술, 예를 들면 클락 제어 혹은 지연 회로 등을 이용하여 선택 트랜지스터(TD, TS)나 더미 워드라인(DWL)의 플로팅 시간을 미리 정해진 설정에 기초하여 정확하게 제어할 수 있다.
도 8은, 워드라인 구동 회로의 내부 구성예를 도시한 도면이다 .동 도면에 도시한 것처럼 구동 회로(162)는 선택 게이트라인(SGD, SGS), 더미 워드라인(DWL), 워드라인(WL)에 nMOS구조의 전송 트랜지스터(M1∼M68)를 통해 소정의 전압을 공급한다. 선택 회로(164)는 전송 트랜지스터(M1∼M68)의 게이트에 선택 제어 신호를 공급하여 전송 트랜지스터(M1∼M68)의 온, 오프를 제어한다.
메모리 어레이의 선택된 블록을 소거할 때 구동 회로(162)는 선택 게이트라인(SGD, SGS), 더미 워드라인(DWL), 워드라인(WL)에 0V를 공급하고, 선택 회로(164)는 H레벨의 선택 제어 신호를 전송 트랜지스터(M1∼M68)에 공급하여 전송 트랜지스터(M1∼M68)를 온시킨다. 다음으로 시각(t1)일 때 미도시된 회로에 의해 P웰(200)에 소거 전압(Vers)의 인가가 개시된다. 다음으로 시각(t2)일 때 선택 회로(164)는 선택 게이트라인(SGD, SGS)에 접속된 전송 트랜지스터(M1, M68)가 오프되도록 L레벨의 선택 제어 신호를 공급한다. 다음으로 시각(t3)일 때 선택 회로(164)는 더미 워드라인(DWL)에 접속된 전송 트랜지스터(M2, M67)가 오프되도록 L레벨의 선택 제어 신호를 공급한다.
상기 실시예에서는 NAND 스트링이 양단 측에 더미 메모리 셀을 포함한 예를 나타냈으나, 본 발명은 반드시 더미 메모리 셀을 포함하지 않는 NAND 스트링이어도 좋다. 즉, 본 발명은 비트라인 선택 트랜지스터(TD)에 메모리 셀(MC63)이 접속되고 소스라인 선택 트랜지스터(TS)에 메모리 셀(MC0)이 접속되는 NAND 스트링에도 적용할 수 있다. 또한 상기 실시예에서는 P웰 영역에 소거 전압을 인가하기 전에 선택 트랜지스터(TD, TS)의 선택 게이트라인(SGD, SGS) 또는 그 게이트에 0V를 인가하도록 하였으나 선택 트랜지스터(TD, TS)는 P웰과의 용량 결합에 의해 승압되지 않는 전압에 고정되면 충분하다. 또한 상기 실시예에서는 P형의 반도체 기판상에 N웰 영역을 형성하고 N웰 영역 내에 P웰 영역을 형성하였으나 이것은 일례로서, P형 반도체 기판상에 NAND 스트링이 형성되어도 좋다.
본 발명의 바람직한 실시형태에 대해 상술하였으나 본 발명은 특정 실시형태로 한정되지 않으며 특허청구범위에 기재된 본 발명의 요지의 범위 내에서 다양한 변형·변경이 가능하다.
100：플래쉬 메모리
110：메모리 어레이
120：입출력 버퍼
130：어드레스 레지스터
140：데이터 레지스터
150：콘트롤러
160：워드라인 선택 회로
162：구동 회로
164：선택 회로
170：페이지 버퍼/센스 회로
180：열 선택 회로
190：내부 전압 발생 회로
200：P웰
Ax：행 어드레스 정보
Ay：열 어드레스 정보
BL, GBL：비트라인
BLK(0), BLK(1),…, BLK(m)：블록
DMC：더미 메모리 셀
DWL：더미 워드라인
F：플로팅
M1∼M68：전송 트랜지스터
MC0∼MC63：메모리 셀
NU：NAND 스트링
S100, S110, S120, S130, S200, S210, S220, S230, S240, S250, S260, S270：공정
SGD, SGS：선택 게이트라인
SL：소스라인
t0, t1, t2, t2＇, t3, t3＇, t4, t5：시각
TD, TS：선택 트랜지스터
Va：전위차
V1, V2, Vers, Vpass, Vprog, VPW, Vread, VTD, VTS：전압
WL, WL0∼WL63：워드라인

Claims (10)

  1. NAND 스트링을 가진 메모리 어레이가 형성된 반도체 기억장치의 소거 방법으로서,
    상기 NAND 스트링은 직렬로 접속된 복수의 메모리 셀들을 포함하고, 제1 선택 트랜지스터는 일방 측의 메모리 셀을 비트라인에 접속하고, 제2 선택 트랜지스터는 타방 측의 메모리 셀을 소스라인에 접속하고,
    상기 소거 방법은,
    NAND 스트링의 상기 제1 및 제2 선택 트랜지스터의 게이트에 소정 전위를 인가하고 또한 NAND 스트링의 메모리 셀의 워드라인에 소정 전위를 인가하고,
    NAND 스트링이 형성된 기판 영역에 제1 시각에서 소거 전압을 인가하고,
    제1 시각으로부터 일정 시간 후인 제2 시각에서 상기 제1 및 제2 선택 트랜지스터의 게이트를 플로팅하고,
    상기 NAND 스트링은,
    제1 선택 트랜지스터와 메모리 셀 사이에 제1 더미 메모리 셀을 포함하고, 또한 제2 선택 트랜지스터와 메모리 셀 사이에 제2 더미 메모리 셀을 포함하고,
    상기 소거 방법은,
    제2 시각으로부터 일정 시간 후인 제3 시각에서 상기 제1 및 제2 더미 메모리 셀의 더미 워드라인을 플로팅하는 것을 특징으로 하는 소거 방법.
  2. 삭제
  3. 청구항 1에 있어서, 상기 제1 및 제2 선택 트랜지스터의 게이트는 상기 기판 영역과의 용량 결합에 의해 제1 전위로 승압되고, 제1 전위는 상기 소거 전압보다 작은 것을 특징으로 하는 소거 방법.
  4. 청구항 3에 있어서, 제1 전위는 상기 제1 및 제2 선택 트랜지스터가 시간 경과 절연 파괴 특성에 의해 파괴되지 않는 전압 이상으로 승압되는 것을 특징으로 하는 소거 방법.
  5. 청구항 1에 있어서, 상기 제1 및 제2 선택 트랜지스터의 게이트는 상기 기판 영역과의 용량 결합에 의해 제1 전위로 승압되고, 제1 전위는 상기 소거 전압보다 작고, 상기 제1 및 제2 더미 메모리 셀의 더미 워드라인은 상기 기판 영역과의 용량 결합에 의해 제2 전위로 승압되고, 제2 전위는 제1 전위보다 작은 것을 특징으로 하는 소거 방법.
  6. 직렬로 접속된 복수의 메모리 셀, 일방 측의 메모리 셀을 비트라인에 접속하는 제1 선택 트랜지스터, 타방 측의 메모리 셀을 소스라인에 접속하는 제2 선택 트랜지스터를 포함한 NAND 스트링이 형성된 메모리 어레이; 및
    상기 메모리 어레이로부터 블록을 선택하고, 선택한 블록 내의 메모리 셀의 데이터를 소거하는 소거 수단을 포함하고,
    상기 소거 수단은, 선택된 블록 내의 제1 및 제2 선택 트랜지스터의 선택 게이트라인 및 복수의 메모리 셀의 워드라인에 소정 전압을 인가한 후의 제1 시각에서 상기 선택된 블록의 기판 영역에 소거 전압을 인가하고, 제1 시각으로부터 일정 시간 후인 제2 시각에서 제1 및 제2 선택 트랜지스터의 선택 게이트 라인을 플로팅하고,
    상기 NAND 스트링은 제1 선택 트랜지스터와 메모리 셀 사이에 제1 더미 메모리 셀을 포함하고, 또한 제2 선택 트랜지스터와 메모리 셀 사이에 제2 더미 메모리 셀을 포함하고,
    상기 소거 수단은 제2 시각으로부터 일정 시간 후인 제3 시각에서 상기 제1 및 제2 더미 메모리 셀의 더미 워드라인을 플로팅하는 것을 특징으로 하는 반도체 기억장치.
  7. 삭제
  8. 청구항 6에 있어서, 제1 및 제2 선택 트랜지스터의 게이트는 상기 기판 영역과의 용량 결합에 의해 제1 전위로 승압되고, 제1 전위는 상기 소거 전압보다 작은 것을 특징으로 하는 반도체 기억장치.
  9. 청구항 8에 있어서, 제1 전위는 제1 및 제2 선택 트랜지스터가 시간 경과 절연 파괴 특성에 의해 파괴되지 않는 전압 이상으로 승압되는 것을 특징으로 하는 반도체 기억장치.
  10. 청구항 6에 있어서, 제1 및 제2 선택 트랜지스터의 게이트는 상기 기판 영역과의 용량 결합에 의해 제1 전위로 승압되고, 제1 전위는 상기 소거 전압보다 작고, 제1 및 제2 더미 메모리 셀의 더미 워드라인은 상기 기판 영역과의 용량 결합에 의해 제2 전위로 승압되고, 제2 전위는 제1 전위보다 작은 것을 특징으로 하는 반도체 기억장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9286994B1 (en) * 2015-01-26 2016-03-15 Sandisk Technologies Inc. Method of reducing hot electron injection type of read disturb in dummy memory cells
KR102420539B1 (ko) * 2015-08-26 2022-07-14 에스케이하이닉스 주식회사 반도체 장치
KR20180039545A (ko) * 2016-10-10 2018-04-18 김동범 솔리드 스테이트 드라이브의 데이터 정보 유출 방지 보안장치
WO2018070743A1 (ko) * 2016-10-10 2018-04-19 김동범 솔리드 스테이트 드라이브의 데이터 정보 유출 방지 보안장치
JP2020102282A (ja) 2018-12-20 2020-07-02 キオクシア株式会社 半導体記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009163782A (ja) 2007-12-13 2009-07-23 Toshiba Corp 半導体記憶装置
US20100238730A1 (en) 2009-03-17 2010-09-23 Deepanshu Dutta Controlling select gate voltage during erase to improve endurance in non-volatile memory

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7450433B2 (en) * 2004-12-29 2008-11-11 Sandisk Corporation Word line compensation in non-volatile memory erase operations
JP2006286033A (ja) * 2005-03-31 2006-10-19 Toshiba Corp 不揮発性半導体記憶装置
US7499325B2 (en) * 2006-12-21 2009-03-03 Intel Corporation Flash memory device with improved erase operation
US7778086B2 (en) * 2007-01-25 2010-08-17 Micron Technology, Inc. Erase operation control sequencing apparatus, systems, and methods
US8369158B2 (en) 2009-12-23 2013-02-05 Micron Technology, Inc. Erase operations and apparatus for a memory device
US8553466B2 (en) * 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
JP2011192349A (ja) 2010-03-15 2011-09-29 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
KR101742790B1 (ko) 2010-11-16 2017-06-01 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템
KR101811035B1 (ko) 2011-09-30 2017-12-21 삼성전자주식회사 불휘발성 메모리 및 그것의 소거 방법
US8482988B2 (en) 2011-11-08 2013-07-09 Dan Berco Method of operating a flash EEPROM memory
US20130314995A1 (en) * 2012-05-24 2013-11-28 Deepanshu Dutta Controlling Dummy Word Line Bias During Erase In Non-Volatile Memory
KR102000634B1 (ko) 2012-06-07 2019-07-16 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009163782A (ja) 2007-12-13 2009-07-23 Toshiba Corp 半導体記憶装置
US20100238730A1 (en) 2009-03-17 2010-09-23 Deepanshu Dutta Controlling select gate voltage during erase to improve endurance in non-volatile memory

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Publication number Publication date
JP2015069690A (ja) 2015-04-13
US20150092491A1 (en) 2015-04-02
US9214241B2 (en) 2015-12-15
KR20150039074A (ko) 2015-04-09
JP5805162B2 (ja) 2015-11-04

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