JP2015041402A - 不揮発性半導体記憶装置、及びデータ書き込み方法 - Google Patents

Abstract

【課題】誤書き込みの発生を抑制することができる不揮発性半導体記憶装置、及びデータ書き込み方法を提供する。
【解決手段】直列接続された複数のメモリセルを、それぞれが有する複数のメモリセルユニットに、それぞれが接続された複数のビット線と、複数のワード線と、前記複数のメモリセルへのデータの書き込み動作の制御を行うコントローラと、を備えている。そして、前記コントローラは、４ｎ−３番目（ｎは自然数）の前記ビット線に接続された書き込みを行う前記メモリセルと、４ｎ−２番目の前記ビット線に接続された前記書き込みを行うメモリセルと、に前記データを書き込む第１の手順と、４ｎ−１番目の前記ビット線に接続された前記書き込みを行うメモリセルと、４ｎ番目の前記ビット線に接続された前記書き込みを行うメモリセルと、に前記データを書き込む第２の手順と、を実行する。
【選択図】図５

Description

後述する実施形態は、概ね、不揮発性半導体記憶装置、及びデータ書き込み方法に関する。

不揮発性半導体記憶装置の一例にＮＡＮＤ型フラッシュメモリがある。ＮＡＮＤ型フラッシュメモリのメモリセルアレイは、複数のメモリセルが直列接続されたメモリセルユニットを有している。そして、各メモリセルユニットの両端は、選択ゲートトランジスタを介してビット線とソース線にそれぞれ接続されている。また、各メモリセルユニット内の複数のメモリセルの制御ゲートは、異なるワード線にそれぞれ接続されている。
ＮＡＮＤ型フラッシュメモリにおいては、１本のワード線に接続された複数のメモリセルの集合を１ページとして、ページ単位のデータ書き込みが行われている。
この様にＮＡＮＤ型フラッシュメモリにおいては、データの書き込みを行う選択メモリセルと、データの書き込みを行わない非選択メモリセルがワード線を共有しているため、非選択メモリセルにも書き込み電圧が印加されてしまう。

そのため、非選択メモリセルを含むメモリセルユニットをフローティング状態にし、ワード線に書き込み電圧またはパス電圧を印加することで、非選択メモリセルのチャネル電位を容量結合により昇圧するセルフブーストが行われている。
この場合、セルフブーストを行うことで昇圧した非選択メモリセルのチャネル電位（ブースト電位）が十分に高ければ、非選択メモリセルにもデータが書き込まれる誤書き込みの発生を抑制することができる。

しかしながら、ブースト電位は隣接するメモリセルとの間の容量結合により低下する。そのため、微細化の進行にともないメモリセル同士の間の寸法が短くなると隣接するメモリセルとの間の容量結合が大きくなるので、ブースト電位の低下が顕著になるおそれがある。その結果、誤書き込みの発生が増加するおそれがある。

特開２００７−６６４４０号公報

本発明が解決しようとする課題は、誤書き込みの発生を抑制することができる不揮発性半導体記憶装置、及びデータ書き込み方法を提供することである。

実施形態に係る不揮発性半導体記憶装置は、直列接続された複数のメモリセルを、それぞれが有する複数のメモリセルユニットと、対応する前記メモリセルユニットに、それぞれが接続された複数のビット線と、前記複数のメモリセルユニットの対応する前記メモリセルの制御ゲートに、それぞれが共通に接続された複数のワード線と、前記複数のメモリセルへのデータの書き込み動作の制御を行うコントローラと、を備えている。
そして、前記コントローラは、４ｎ−３番目（ｎは自然数）の前記ビット線に接続された書き込みを行う前記メモリセルと、４ｎ−２番目の前記ビット線に接続された前記書き込みを行うメモリセルと、に前記データを書き込む第１の手順と、４ｎ−１番目の前記ビット線に接続された前記書き込みを行うメモリセルと、４ｎ番目の前記ビット線に接続された前記書き込みを行うメモリセルと、に前記データを書き込む第２の手順と、を実行する。

本実施の形態に係る不揮発性半導体記憶装置１００を例示するための模式回路図である。 隣接するメモリセルＭＣとの間の容量結合の影響を例示するための模式断面図である。 データの書き込みパターンを例示するための模式図である。 比較例に係るデータの書き込み動作を例示するための模式図である。 （ａ）、（ｂ）は、本実施の形態に係るデータの書き込み動作を例示するための模式図である。 隣接するメモリセルＭＣとの間の容量結合の影響を例示するための模式断面図である。 ステップアップ書き込みを例示するための模式図である。

以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
図１は、本実施の形態に係る不揮発性半導体記憶装置１００を例示するための模式回路図である。
図１に示すように、本実施の形態に係る不揮発性半導体記憶装置１００は、メモリセルアレイ１、センスアンプ回路２、ロウデコーダ３、コントローラ４、入出力バッファ５、ＲＯＭフューズ６、及び電圧発生回路７を有する。
不揮発性半導体記憶装置１００は、ＮＡＮＤ型フラッシュメモリである。

メモリセルアレイ１は、シリコン基板の一つのセルウェルＣＰＷＥＬＬ内に形成されている。
メモリセルアレイ１は、複数のメモリセルブロックＢＬＫ（ＢＬＫ１、ＢＬＫ２、・・・、ＢＬＫｎ）を有する。複数のメモリセルブロックＢＬＫは、ビット線ＢＬ（ＢＬ１、ＢＬ２、・・・、ＢＬｎ）が延びる方向に並んでいる。メモリセルブロックＢＬＫは、データ消去の単位となる。

複数のメモリセルブロックＢＬＫのそれぞれは、複数のメモリセルユニット１０を有する。
メモリセルユニット１０は、ビット線ＢＬが延びる方向に直列接続された複数のメモリセルＭＣ（ＭＣ１、ＭＣ２、・・・、ＭＣｎ）を有する。メモリセルＭＣ１には、選択ゲートトランジスタＳ１が接続されている。メモリセルＭＣｎには、選択ゲートトランジスタＳ２が接続されている。
メモリセルＭＣは、ゲート絶縁膜（トンネル絶縁膜）２１と、ゲート絶縁膜２１の上に設けられた浮遊ゲート２２と、浮遊ゲート２２の上に設けられたゲート間絶縁膜２３と、ゲート間絶縁膜２３の上に設けられた制御ゲート２４とを有する（例えば、図６を参照）。

ゲート絶縁膜２１は、例えば、酸化シリコンや、窒化シリコンなどから形成することができる。ゲート絶縁膜２１の厚み寸法は、例えば、１ｎｍ（ナノメートル）〜２０ｎｍ程度とすることができる。
浮遊ゲート２２は、例えば、ポリシリコンなどから形成することができる。浮遊ゲート２２の厚み寸法は、例えば、１０ｎｍ〜５００ｎｍ程度とすることができる。
ゲート間絶縁膜２３は、例えば、酸化シリコンや、窒化シリコンなどから形成することができる。ゲート間絶縁膜２３の厚み寸法は、例えば、２ｎｍ〜３０ｎｍ程度とすることができる。
制御ゲート２４は、例えば、ポリシリコンや、ＷＳｉ（タングステンシリサイド）などから形成することができる。制御ゲート２４の厚み寸法は、例えば、１０ｎｍ〜５００ｎｍ程度とすることができる。

メモリセルユニット１０内において、複数のメモリセルＭＣの制御ゲート２４のそれぞれには、異なるワード線ＷＬ（ＷＬ１、ＷＬ２、・・・、ＷＬｎ）が接続されている。
また、制御ゲート２４は、隣接するメモリセルユニット１０における対応するメモリセルＭＣの制御ゲート２４とワード線ＷＬを介して接続されている。

選択ゲートトランジスタＳ１のソースは、共通ソース線ＣＥＬＳＲＣに接続されている。選択ゲートトランジスタＳ１のゲートは、ワード線ＷＬに並んで設けられた選択ゲート線ＳＧ１に接続されている。
選択ゲートトランジスタＳ２のドレインは、ビット線ＢＬに接続されている。選択ゲートトランジスタＳ２のゲートは、ワード線ＷＬに並んで設けられた選択ゲート線ＳＧ２に接続されている。

１本のワード線ＷＬを共有する複数のメモリセルＭＣの集合は、一般的には１ページを構成する。ただし、後述するように、本実施の形態に係る不揮発性半導体記憶装置１００においては、データ書き込みを行う際に、０Ｖ（ボルト）が印加されるビット線ＢＬを切り替える場合がある。そのため、１本のワード線ＷＬを共有する複数のメモリセルＭＣの集合は、２ページ以上の複数ページを構成することもある。

センスアンプ回路２は、複数のセンスアンプＳＡを有する。１本のビット線ＢＬには、１つのセンスアンプＳＡが接続されている。
データの読み出し時においては、センスアンプＳＡは、ビット線ＢＬを介して読み出されたデータを検出し、それを増幅する。
データの書き込み時においては、センスアンプＳＡは、ビット線ＢＬを介して０Ｖ（書き込みデータ）を印加する。
なお、センスアンプ回路２は、図示しないカラムデコーダを有している。図示しないカラムデコーダは、データの読み出し時およびデータの書き込み時において、対象となるセンスアンプＳＡを選択する。

ロウデコーダ３は、データの読み出し時およびデータの書き込み時において、対象となるワード線ＷＬ及び選択ゲート線ＳＧ１、ＳＧ２を選択し、所定の電圧を印加する。
コントローラ４は、メモリセルアレイ１に対する制御を行う。
コントローラ４は、例えば、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥなどの外部制御信号や、ＲＯＭフューズ６に格納された制御データに基づいて、メモリセルアレイ１に対する制御を行う。

コントローラ４は、例えば、入力されたデータが書き込みデータであるかアドレスデータであるかを判定する。そして、書き込みデータと判定されたデータは、センスアンプ回路２に転送される。アドレスデータと判定されたデータは、ロウデコーダ３やセンスアンプ回路２に転送される。
また、コントローラ４は、例えば、データの消去動作、データの読み出し動作、データの書き込み動作、およびベリファイ動作における各シーケンス制御や、印加電圧の制御などを行う。
この場合、各シーケンス制御は、ＲＯＭフューズ６に格納された制御データに基づいて行うことができる。

入出力バッファ５は、センスアンプ回路２と外部入出力端子Ｉ／Ｏとの間でデータ授受を行う。また、入出力バッファ５は、コントローラ４から制御に関するデータや、アドレスデータなどを受け取る。

ＲＯＭフューズ６は、不揮発性半導体記憶装置１００における各動作の手順や条件などの情報を格納する。
ＲＯＭフューズ６は、例えば、各種の設定条件（例えば、センス時間や閾値など）や、後述する書き込み動作における手順などを格納する。

電圧発生回路７は、昇圧回路１１と、パルス発生回路１２とを有する。
昇圧回路１１は、コントローラ４からの制御信号に基づいて、書き込み電圧、書き込み中間電圧、消去電圧などを発生させる。
パルス発生回路１２は、昇圧回路１１により発生した電圧をパルス電圧にする。
すなわち、電圧発生回路７は、書き込みパルス電圧Ｖｐｇｍ、書き込みパルス中間電圧Ｖｐａｓｓ、消去パルス電圧Ｖｅｒａなどを発生させる。

次に、不揮発性半導体記憶装置１００における動作について例示をする。
（データの消去動作）
ＮＡＮＤ型フラッシュメモリである不揮発性半導体記憶装置１００においては、データの消去動作はメモリセルブロックＢＬＫ毎に行われる。
データの消去動作においては、セルウェルＣＰＷＥＬＬに消去パルス電圧Ｖｅｒａ（１０Ｖ〜３０Ｖ程度）が印加される。また、消去の対象となるメモリセルブロックＢＬＫ（選択メモリセルブロック）内の全ワード線ＷＬに０Ｖが印加される。すると、ＦＮトンネル電流により、メモリセルＭＣの浮遊ゲート２２に蓄積されている電荷がセルウェルＣＰＷＥＬＬ側に引き抜かれ、メモリセルＭＣの閾値電圧が低下する。
この様にして、データの消去を行うことができる。

なお、選択ゲートトランジスタＳ１、Ｓ２のゲート絶縁膜が破壊されないようにするため、選択ゲート線ＳＧ１、ＳＧ２はフローティング状態とされる。また、全ビット線ＢＬ及びソース線ＣＥＬＳＲＣもフローティング状態とされる。
また、消去動作後に消去ベリファイ動作を行い、データの消去が不完全な場合には、消去動作を再度行うようにすることができる。なお、再度の消去動作を行う際には、消去パルス電圧Ｖｅｒａを所定の値だけステップアップすることができる。

（データの読み出し動作）
データの読み出し動作においては、読み出しの対象となるメモリセルＭＣが接続されたワード線ＷＬに読み出し電圧（例えば、０Ｖ）を印加する。また、読み出しの対象ではないメモリセルＭＣが接続されたワード線ＷＬに読み出しパス電圧Ｖｒｅａｄ（例えば、３Ｖ〜８Ｖ程度）を印加する。
そして、読み出しの対象となるメモリセルＭＣが設けられたメモリセルユニット１０に電流が流れるか否かをセンスアンプ回路２で検出する。この際、読み出しの対象となるメモリセルＭＣの浮遊ゲート２２に電荷が蓄積されていれば閾値電圧が高いので電流が流れない。一方、読み出しの対象となるメモリセルＭＣの浮遊ゲート２２に電荷が蓄積されていなければ（消去状態であれば）電流が流れる。
この様にして、データの読み出しを行うことができる。

（比較例に係るデータの書き込み動作）
ここでは、まず、比較例に係るデータの書き込み動作について説明する。
比較例に係るデータの書き込み動作においては、書き込み動作は、ページ単位で実行される。
そのため、選択メモリセルブロックにおいて、選択メモリセル（データの書き込みを行うメモリセル）ＭＣａが接続されたワード線ＷＬに書き込みパルス電圧Ｖｐｇｍ（例えば、１０Ｖ〜２５Ｖ程度）を印加する。また、非選択メモリセル（データの書き込みを行わないメモリセル）ＭＣｂが接続されたワード線ＷＬに書き込みパルス中間電圧Ｖｐａｓｓ（例えば、５Ｖ〜１５Ｖ程度）を印加し、選択ゲート線ＳＧ２には、電源電圧Ｖｄｄを印加する。

選択メモリセルＭＣａにデータを書き込む場合には、センスアンプ回路２から、選択メモリセルＭＣａが設けられたメモリセルユニット１０に接続されたビット線ＢＬに０Ｖを印加する。ビット線ＢＬに０Ｖを印加すると、選択ゲートトランジスタＳ２がオン状態となり、ビット線ＢＬから選択メモリセルＭＣａのチャネルに対して０Ｖが転送される。これにより、選択メモリセルＭＣａにおいて、チャネルと浮遊ゲート２２の間に高い電界がかかり、チャネルから浮遊ゲート２２に電荷が注入される。
この様にして、選択メモリセルＭＣａにデータが書き込まれる。

一方、選択メモリセルＭＣａとワード線ＷＬを共有する非選択メモリセルＭＣｂへのデータの書き込みを抑制するために、すなわち、誤書き込みを抑制するために、セルフブーストが行われる。
非選択メモリセルＭＣｂが設けられたメモリセルユニット１０に接続されたビット線ＢＬに電源電圧Ｖｄｄを印加する。ビット線ＢＬに電源電圧Ｖｄｄを印加すると、選択ゲートトランジスタＳ２がオフ状態となり、チャネルはフローティング状態となる。
この場合、チャネル電位は、浮遊ゲート２２との間の容量結合により昇圧される。そのため、チャネルと浮遊ゲート２２の間に高い電界がかからず、浮遊ゲート２２への電子の注入が抑制される。
そのため、非選択メモリセルＭＣｂへのデータの書き込みを抑制することができる。

ここで、セルフブーストを行うことで昇圧した非選択メモリセルＭＣｂのチャネル電位（ブースト電位）が十分に高ければ、誤書き込みの発生を抑制することができる。
しかしながら、ブースト電位は隣接するメモリセルＭＣとの間の容量結合により低下する。

図２は、隣接するメモリセルＭＣとの間の容量結合の影響を例示するための模式断面図である。
ブースト電位は隣接するメモリセルＭＣとの間の容量結合により低下する。
この場合、非選択メモリセルＭＣｂの隣が選択メモリセルＭＣａであると、非選択メモリセルＭＣｂと選択メモリセルＭＣａとの間の容量結合が大きくなり、非選択メモリセルＭＣｂのブースト電位の低下が大きくなる。

特に、図２に示すように、非選択メモリセルＭＣｂの両隣が選択メモリセルＭＣａであると、非選択メモリセルＭＣｂのブースト電位の低下が著しくなる。
そのため、非選択メモリセルＭＣｂの両隣が選択メモリセルＭＣａであると、非選択メモリセルＭＣｂへの誤書き込みが発生しやすくなる。

図３は、データの書き込みパターンを例示するための模式図である。
なお、図３中の「Ｃ」は選択メモリセルＭＣａを表し、「Ｅ」は非選択メモリセルＭＣｂを表している。
図３に例示をした書き込みパターンは、ワード線ＷＬ２に接続された複数のメモリセルＭＣに１つ置きにデータの書き込みを行う場合である。

図４は、比較例に係るデータの書き込み動作を例示するための模式図である。
図４は、ワード線ＷＬ２に接続された複数の選択メモリセルＭＣａにデータを同時に書き込む場合である。
この場合は、ワード線ＷＬ２に書き込みパルス電圧Ｖｐｇｍを印加し、ワード線ＷＬ１、ＷＬ３に書き込みパルス中間電圧Ｖｐａｓｓを印加する。

そして、選択メモリセルＭＣａが設けられたメモリセルユニット１０に接続されたビット線ＢＬ１、ＢＬ３、ＢＬ５に０Ｖを印加する。すると、前述したように、選択メモリセルＭＣａにおいて、チャネルと浮遊ゲート２２の間に高い電界がかかり、チャネルから浮遊ゲート２２に電荷が注入される。
また、非選択メモリセルＭＣｂが設けられたメモリセルユニット１０に接続されたビット線ＢＬ２、ＢＬ４、ＢＬ６に電源電圧Ｖｄｄを印加する。すると、前述したように、セルフブーストが生じ、非選択メモリセルＭＣｂへのデータの書き込みが抑制される。

ところが、非選択メモリセルＭＣｂの両隣が選択メモリセルＭＣａとなっている。そのため、前述したように、非選択メモリセルＭＣｂのブースト電位の低下が著しくなり、非選択メモリセルＭＣｂへの誤書き込みが発生しやすくなる。
また、近年においては、微細化の進行にともないメモリセルＭＣ同士の間の寸法が短くなる傾向にある。そのため、容量結合の影響がさらに大きくなり、誤書き込みの発生が増加するおそれがある。

そこで、本実施の形態に係るデータの書き込み動作においては、以下のようにしてデータの書き込みを行うようにしている。
（本実施の形態に係るデータの書き込み動作）
図５（ａ）、（ｂ）は、本実施の形態に係るデータの書き込み動作を例示するための模式図である。
図５（ａ）、（ｂ）は、図３に例示をしたワード線ＷＬ２に接続された複数のメモリセルＭＣに１つ置きにデータの書き込みを行う場合である。
また、ワード線ＷＬ２に接続された複数の選択メモリセルＭＣａにデータを２回に分けて書き込む場合である。
図６は、隣接するメモリセルＭＣとの間の容量結合の影響を例示するための模式断面図である。

本実施の形態に係るデータの書き込み動作の場合も、ワード線ＷＬ２に書き込みパルス電圧Ｖｐｇｍを印加し、ワード線ＷＬ１、ＷＬ３に書き込みパルス中間電圧Ｖｐａｓｓを印加する。
また、非選択メモリセルＭＣｂが設けられたメモリセルユニット１０に接続されたビット線ＢＬ２、ＢＬ４、ＢＬ６に電源電圧Ｖｄｄを印加する。すると、前述したように、セルフブーストが生じ、非選択メモリセルＭＣｂへのデータの書き込みが抑制される。

そして、まず、図５（ａ）に示すように、選択メモリセルＭＣａが設けられたメモリセルユニット１０に接続されたビット線ＢＬ１、ＢＬ５に０Ｖを印加する（第１の手順の一例に相当する）。
この際、ビット線ＢＬ３には０Ｖを印加せず、例えば、電源電圧Ｖｄｄを印加する。
すると、ビット線ＢＬ１、ＢＬ５に接続された選択メモリセルＭＣａにおいて、チャネルと浮遊ゲート２２の間に高い電界がかかり、チャネルから浮遊ゲート２２に電荷が注入される。

次に、図５（ｂ）に示すように、選択メモリセルＭＣａが設けられたメモリセルユニット１０に接続されたビット線ＢＬ３に０Ｖを印加する（第２の手順の一例に相当する）。 この際、ビット線ＢＬ１、ＢＬ５には０Ｖを印加せず、例えば、電源電圧Ｖｄｄを印加する。
すると、ビット線ＢＬ３に接続された選択メモリセルＭＣａにおいて、チャネルと浮遊ゲート２２の間に高い電界がかかり、チャネルから浮遊ゲート２２に電荷が注入される。

すなわち、本実施の形態に係るデータの書き込み動作においては、１本のワード線ＷＬを共有する複数のメモリセルＭＣにおいて、非選択メモリセルＭＣｂの両側にそれぞれ隣接する２つのメモリセルＭＣのうち少なくともいずれかには、０Ｖが印加されないようにしている。
この様にすれば、図６に示すように、非選択メモリセルＭＣｂと隣接するメモリセルＭＣとの間の容量結合が増加するのを抑制することができる。
そのため、ブースト電位の低下を抑制することができるので、非選択メモリセルＭＣｂへの誤書き込みの発生を抑制することができる。

すなわち、本実施の形態に係る書き込み動作においては、４ｎ−３番目（ｎは自然数）のビット線ＢＬに接続された選択メモリセルＭＣａ（書き込みを行うメモリセル）と、４ｎ−２番目のビット線ＢＬに接続された選択メモリセルＭＣａと、にデータを書き込む第１の手順と、４ｎ−１番目のビット線ＢＬに接続された選択メモリセルＭＣａと、４ｎ番目のビット線ＢＬに接続された選択メモリセルＭＣａと、にデータを書き込む第２の手順と、を実行する。
なお、図５（ａ）、（ｂ）に例示をしたものは、ｎが１と２の場合の一例を例示したものである。

また、第２の手順は、第１の手順の後に行ってもよいし、第１の手順の前に行ってもよい。
この様な手順で書き込みを行えば、隣接する２つのメモリセルＭＣのうち少なくともいずれかには、０Ｖが印加されないようにすることができる。
そのため、ブースト電位の低下を抑制することができるので、非選択メモリセルＭＣｂへの誤書き込みの発生を抑制することができる。

ここで、データを２回に分けて書き込むようにすると、データを１回で書き込む場合に比べて書き込みに要する時間が長くなる。
また、非選択メモリセルＭＣｂへの誤書き込みは、書き込みパルス電圧Ｖｐｇｍが高くなるほど発生しやすくなる。
そのため、書き込みパルス電圧Ｖｐｇｍが予め定められた閾値Ｖ１を超えた場合には、第１の手順と第２の手順を行うようにすることもできる。この場合、書き込みパルス電圧Ｖｐｇｍが予め定められた閾値Ｖ１以下の場合には、共通のワード線ＷＬに接続された複数の選択メモリセルＭＣａに対して同時にデータを書き込むようにすることができる（第３の手順の一例に相当する）。
この様にすれば、書き込みに要する時間が長くなるのを抑制することができる。
なお、第１の手順、第２の手順、第３の手順、書き込みパルス電圧Ｖｐｇｍの印加、書き込みパルス中間電圧Ｖｐａｓｓの印加、電源電圧Ｖｄｄの印加などは、コントローラ４により実行される。

例えば、データの書き込みにおいては、いわゆるステップアップ書き込みが行われる場合がある。
図７は、ステップアップ書き込みを例示するための模式図である。
図７に示すように、ステップアップ書き込みにおいては、データ書き込み動作後に、選択メモリセルＭＣａに対して正確にデータが書き込まれたか否かを確認するベリファイ読み出し（書き込みベリファイ）動作が行われる。ベリファイ読み出し動作の結果、選択メモリセルＭＣａにデータが書き込まれていないと判断された場合には、書き込みパルス電圧Ｖｐｇｍを段階的に上昇させて（ステップアップさせて）書き込まれていないと判断された選択メモリセルＭＣａのみに書き込みを行う動作と、ベリファイ読み出し動作とが繰り返される。
この際、書き込まれたと判断された選択メモリセルＭＣａのビット線ＢＬには０Ｖを印加せず、例えば、電源電圧Ｖｄｄを印加する。この様にして、書き込まれたと判断された選択メモリセルＭＣａには、それ以上書き込みが行われないようにしている。
なお、ステップアップ書き込みは、コントローラ４により実行される。

この際、書き込みパルス電圧Ｖｐｇｍが予め定められた閾値Ｖ１を超えた場合には、第１の手順と第２の手順を行うようにする。また、書き込みパルス電圧Ｖｐｇｍが予め定められた閾値Ｖ１以下の場合には、共通のワード線ＷＬに接続された複数の選択メモリセルＭＣａに対して同時にデータを書き込むようにすることができる。
この様にすれば、書き込みに要する時間が長くなるのを抑制することができる。

また、選択メモリセルＭＣａに多値データを書き込む場合がある。
例えば、１つの選択メモリセルＭＣａに閾値電圧の値を４通りに制御して、２ビットのデータを書き込む場合がある。
２ビットのデータを書き込む場合には、２つのサブページ（上位ページ、下位ページ）が形成される。
そして、書き込みパルス電圧Ｖｐｇｍ１（第１の書き込み電圧の一例に相当する）による下位ページデータの書き込み手順と、書き込みパルス電圧Ｖｐｇｍ１よりも高い書き込みパルス電圧Ｖｐｇｍ２（第２の書き込み電圧の一例に相当する）による上位ページデータの書き込み手順と、を実行する。
なお、多値データの書き込みは、コントローラ４により実行される。

この場合、上位ページデータの書き込みパルス電圧Ｖｐｇｍ２が所定の閾値を超えた場合には、第１の手順と第２の手順を行うようにすることができる。
また、上位ページデータの書き込みパルス電圧Ｖｐｇｍ２が所定の閾値Ｖ１以下の場合には、共通のワード線ＷＬに接続された複数の選択メモリセルＭＣａに対して同時にデータを書き込むようにすることができる。
この様にすれば、書き込みに要する時間が長くなるのを抑制することができる。
また、下位ページデータの書き込みパルス電圧Ｖｐｇｍ２が所定の閾値を超えた場合には、第１の手順と第２の手順を行うようにすることができる。
また、下位ページデータの書き込みパルス電圧Ｖｐｇｍ２が所定の閾値Ｖ１以下の場合には、共通のワード線ＷＬに接続された複数の選択メモリセルＭＣａに対して同時にデータを書き込むようにすることができる。
この様にすれば、書き込みに要する時間が長くなるのを抑制することができる。

なお、閾値Ｖ１は、メモリセルＭＣ同士の間の寸法の影響を受け得る。
例えば、メモリセルＭＣ同士の間の寸法が短くなれば（微細化が進めば）、閾値Ｖ１は低くなる。
また、プロセス条件の変動などにより、メモリセルＭＣ同士の間の寸法にバラツキが生じ得る。
そのため、不揮発性半導体記憶装置１００において、誤書き込みが生ずる書き込みパルス電圧を予め求め、その結果に基づいて、閾値Ｖ１を決定するようにすることができる。 この場合、本実施の形態に係るデータの書き込み動作の手順やその条件（例えば、閾値Ｖ１など）に関する情報は制御データとして、ＲＯＭフューズ６に格納される。
そして、コントローラ４は、ＲＯＭフューズ６に格納されている制御データに基づいて、データの書き込み動作の制御を行う。

以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１ メモリセルアレイ、２ センスアンプ回路、３ ロウデコーダ、４ コントローラ、５ 入出力バッファ、６ ＲＯＭフューズ、７ 電圧発生回路、１０ メモリセルユニット、２１ ゲート絶縁膜、２２ 浮遊ゲート、２３ ゲート間絶縁膜、２４ 制御ゲート、１００ 不揮発性半導体記憶装置、ＢＬ ビット線、ＢＬＫ メモリセルブロック、ＣＰＷＥＬＬ セルウェル、ＣＥＬＳＲＣ 共通ソース線、ＭＣ メモリセル、ＭＣａ 選択メモリセル、ＭＣｂ 非選択メモリセル、Ｓ１ 選択ゲートトランジスタ、Ｓ２ 選択ゲートトランジスタ、ＳＧ１ 選択ゲート線、ＳＧ２ 選択ゲート線、Ｖｐｇｍ 書き込みパルス電圧、Ｖｐａｓｓ 書き込みパルス中間電圧、ＷＬ ワード線

Claims (10)

1. 直列接続された複数のメモリセルを、それぞれが有する複数のメモリセルユニットと、
   対応する前記メモリセルユニットに、それぞれが接続された複数のビット線と、
   前記複数のメモリセルユニットの対応する前記メモリセルの制御ゲートに、それぞれが共通に接続された複数のワード線と、
   前記複数のメモリセルへのデータの書き込み動作の制御を行うコントローラと、
   を備え、
   前記コントローラは、４ｎ−３番目（ｎは自然数）の前記ビット線に接続された書き込みを行う前記メモリセルと、４ｎ−２番目の前記ビット線に接続された前記書き込みを行うメモリセルと、に前記データを書き込む第１の手順と、
   ４ｎ−１番目の前記ビット線に接続された前記書き込みを行うメモリセルと、４ｎ番目の前記ビット線に接続された前記書き込みを行うメモリセルと、に前記データを書き込む第２の手順と、を実行する不揮発性半導体記憶装置。
2. 前記コントローラは、前記書き込みを行うメモリセルが接続された前記ワード線に書き込み電圧を印加する請求項１記載の不揮発性半導体記憶装置。
3. 前記コントローラは、前記書き込み電圧を段階的に高くする請求項２記載の不揮発性半導体記憶装置。
4. 前記コントローラは、共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第３の手順をさらに実行可能とされ、
   前記コントローラは、前記書き込み電圧が所定の閾値以下の場合には、前記第３の手順を実行し、
   前記書き込み電圧が所定の閾値を超えた場合には、前記第１の手順と、前記第２の手順と、を実行する請求項２または３に記載の不揮発性半導体記憶装置。
5. 前記コントローラは、第１の書き込み電圧による下位ページデータの書き込み手順と、前記第１の書き込み電圧よりも高い第２の書き込み電圧による上位ページデータの書き込み手順と、を実行する請求項２記載の不揮発性半導体記憶装置。
6. 前記コントローラは、共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第３の手順をさらに実行可能とされ、
   前記コントローラは、前記第２の書き込み電圧が所定の閾値以下の場合には、前記第３の手順を実行し、
   前記第２の書き込み電圧が所定の閾値を超えた場合には、前記第１の手順と、前記第２の手順と、を実行する請求項５記載の不揮発性半導体記憶装置。
7. 直列接続された複数のメモリセルを、それぞれが有する複数のメモリセルユニットと、
   対応する前記メモリセルユニットに、それぞれが接続された複数のビット線と、
   前記複数のメモリセルユニットの対応する前記メモリセルの制御ゲートに、それぞれが共通に接続された複数のワード線と、
   前記複数のメモリセルへのデータの書き込み動作の制御を行うコントローラと、
   を備えた不揮発性半導体記憶装置におけるデータ書き込み方法であって、
   前記コントローラにより、４ｎ−３番目（ｎは自然数）の前記ビット線に接続された書き込みを行う前記メモリセルと、４ｎ−２番目の前記ビット線に接続された前記書き込みを行うメモリセルと、に前記データを書き込む第１の手順と、
   ４ｎ−１番目の前記ビット線に接続された前記書き込みを行うメモリセルと、４ｎ番目の前記ビット線に接続された前記書き込みを行うメモリセルと、に前記データを書き込む第２の手順と、を実行するデータ書き込み方法。
8. 前記コントローラにより、共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第３の手順をさらに実行可能とされ、
   前記コントローラにより、前記書き込みを行う前記メモリセルが接続された前記ワード線に印加する書き込み電圧が所定の閾値以下の場合には、前記第３の手順を実行し、
   前記書き込み電圧が所定の閾値を超えた場合には、前記第１の手順と、前記第２の手順と、を実行する請求項７記載のデータ書き込み方法。
9. 前記コントローラにより、第１の書き込み電圧による下位ページデータの書き込み手順と、前記第１の書き込み電圧よりも高い第２の書き込み電圧による上位ページデータの書き込み手順と、を実行する請求項７記載のデータ書き込み方法。
10. 前記コントローラにより、共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第３の手順をさらに実行可能とされ、
    前記コントローラにより、前記第２の書き込み電圧が所定の閾値以下の場合には、前記第３の手順を実行し、
    前記第２の書き込み電圧が所定の閾値を超えた場合には、前記第１の手順と、前記第２の手順と、を実行する請求項９記載のデータ書き込み方法。

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