JP2008300019A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、ＮＡＮＤ型フラッシュメモリにおいて、チャネルのブースト電圧過多によるメモリセルＭＣ０の誤書き込みを低減できるようにする。
【解決手段】たとえば、メモリセルＭＣ０に対する“１”書き込み時には、まず、チャネルをプリチャージするために、ロウ制御回路からのＶｓｇ電位により、ドレイン側のセレクトゲートトランジスタＳＧＤ−Ｔｒをオンさせる。これと同時に、ロウ制御回路からのＶｓｇ電位により、ソース側のセレクトゲートトランジスタＳＧＳ−Ｔｒをオンさせて、チャネルの電位をディスチャージさせる。その後、チャネルの電位は、ロウ制御回路からワード線ＷＬ１〜ＷＬ３にＶｐａｓｓ電位が、ワード線ＷＬ０にＶｐｇｍ電位が、それぞれ印加されることにより、ブーストアップされる。
【選択図】 図９

Description

本発明は、不揮発性半導体記憶装置に関するもので、たとえば、ＮＡＮＤ型フラッシュメモリに代表されるような、メモリセルとセレクトゲートトランジスタとから構成されるセルユニットを有する不揮発性半導体記憶装置に関する。

たとえば、ＮＡＮＤ型フラッシュメモリの場合、通常、“１”書き込みの対象となるセル（非選択セルまたは書き込み禁止セル）に対してはチャネルをブーストアップさせることによって、書き込み動作を実現している。このとき、ブースト電圧がある程度は高くないと誤書き込みが発生する。

また、現在のＮＡＮＤ型フラッシュメモリでは、ソース側のセレクトゲート線ＳＧＳに隣接するワード線ＷＬ（たとえば、ワード線ＷＬ０）につながるセルでの誤書き込みの発生の確率が、他のワード線ＷＬにつながるセルと比べて高くなっている。これは、ワード線ＷＬ０に与えられるブースト電圧が一時的に高くなりすぎるためと考えられている。特に、ワード線ＷＬ０につながるセルへの書き込みを行う際に、それ以降のワード線ＷＬにつながるセルへの書き込みがまだ行われていない場合には、チャネルの形成を妨害するセルが存在しないので、ブースト電圧が通常よりも高くなる可能性がある。このため、ソース側で発生するＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋ Ｃｕｒｒｅｎｔ）またはソースサイドインジェクション電流によって、ワード線ＷＬ０につながるセルへの誤書き込みが発生しやすいという問題があった。

なお、リークによる書き込み禁止電位の低下を防止するようにした不揮発性半導体メモリは、すでに提案されている（たとえば、特許文献１参照）。
特開２００１−３３２０９３号公報

本発明は、上記の問題点を解決すべくなされたもので、チャネルのブースト電圧過多による誤書き込みを低減でき、信頼性を向上させることが可能な不揮発性半導体記憶装置を提供することを目的としている。

本願発明の一態様によれば、複数のメモリセルとセレクトゲートトランジスタとから構成されるセルユニットを有するメモリセルアレイと、前記セレクトゲートトランジスタに隣接するメモリセルへの“１”書き込み時に、チャネルのブースト電圧過多による誤書き込みを防ぐための電圧制御回路とを具備したことを特徴とする不揮発性半導体記憶装置が提供される。

上記の構成により、チャネルのブースト電圧過多による誤書き込みを低減でき、信頼性を向上させることが可能な不揮発性半導体記憶装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった不揮発性半導体記憶装置の構成例を示すものである。なお、ここでは、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを例に説明する。

図１において、メモリセルアレイ１１は、複数のフラッシュメモリセルがマトリクス状に配置されて構成されている。メモリセルアレイ１１に近接して、カラム制御回路１２およびロウ制御回路１３が設けられている。カラム制御回路１２は、ビット線を制御して、メモリセルに保持されているデータの消去、メモリセルへのデータの書き込み、または、メモリセルからのデータの読み出しを行うものである。ロウ制御回路１３は、ワード線およびセレクトゲートトランジスタに対して、消去、書き込み、および、読み出しに必要な電圧を選択的に印加するものである。

また、メモリセルアレイ１１の近傍には、ソース線の電位を制御するためのソース線制御回路１４、および、メモリセルアレイ１１が形成されるｐ型ウェルの電位を制御するＰウェル制御回路１５が設けられている。

一方、データ入出力バッファ１６は、外部のホスト２１にＩ／Ｏ線を介して接続され、ホスト２１からの書き込みデータ、アドレスデータおよびコマンドデータの受け取りを行うとともに、読み出しデータをホスト２１に出力するものである。すなわち、このデータ入出力バッファ１６は、ホスト２１からＩ／Ｏ線を介して受け取った書き込みデータをカラム制御回路１２に送る。また、メモリセルアレイ１１から読み出した読み出しデータをカラム制御回路１２から受け取り、Ｉ／Ｏ線を介してホスト２１に出力する。さらに、メモリセルの選択のために、ホスト２１からのアドレスデータおよびコマンドデータをコマンド・インターフェイス１７に送る。

コマンド・インターフェイス１７は、ホスト２１からの外部制御信号を受け、データ入出力バッファ１６より受け取ったデータがコマンドデータかアドレスデータかを判断するとともに、それをステートマシン１８に転送する。

ステートマシン１８は、フラッシュメモリ全体の管理を行うものである。つまり、ホスト２１からのコマンドデータにしたがって、読み出し、書き込み、消去の各動作、および、データの入出力管理を行うものである。たとえば、ステートマシン１８は、コマンド・インターフェイス１７から受け取ったアドレスデータを、カラム制御回路１２およびロウ制御回路１３に送出する。

図２は、上記したメモリセルアレイ１１の構成例を示すものである。メモリセルアレイ１１は、内部が複数（この例の場合、１０２４個）のブロックＢＬＯＣＫｍ０〜ＢＬＯＣＫｍ１０２３に分割されている。ブロックは同時に行うことが可能な消去の最小単位である。

図３は、上記したブロックＢＬＯＣＫｍ０〜ＢＬＯＣＫｍ１０２３の構成例を示すものである。なお、各ブロックＢＬＯＣＫｍ０〜ＢＬＯＣＫｍ１０２３は同一の構成であり、ここでは、１つのブロックＢＬＯＣＫｍｉを取り出して説明する。

本実施形態の場合、ブロックＢＬＯＣＫｍｉは、８５１２個のＮＡＮＤ型メモリユニット（セルユニットまたはＮＡＮＤストリングともいう）ＣＵにより構成されている。各ＮＡＮＤ型メモリユニットＣＵは、たとえば、４つのメモリセルＭＣが直列に接続されたＮＡＮＤ列を有してなる構成とされている。ＮＡＮＤ列の一端は、それぞれ、ドレイン側のセレクトゲートトランジスタＳＧＤ−Ｔｒを介して、ビット線ＢＬ（ＢＬｅｊ，ＢＬｏｊ）に接続されている（この例の場合、ｊ＝０，１，２，…，４２５５）。他端は、それぞれ、ソース側のセレクトゲートトランジスタＳＧＳ−Ｔｒを介して、共通ソース線Ｃ−Ｓｏｕｒｃｅに接続されている。つまり、各ＮＡＮＤ型メモリユニットＣＵは、１つのＮＡＮＤ列と２つのセレクトゲートトランジスタＳＧＤ−Ｔｒ，ＳＧＳ−Ｔｒとを有して構成されている。

各ＮＡＮＤ型メモリユニットＣＵの、セレクトゲートトランジスタＳＧＤ−Ｔｒのゲートには、セレクトゲート線ＳＧＤ＿ｍｉが共通に接続されている。セレクトゲートトランジスタＳＧＳ−Ｔｒのゲートには、セレクトゲート線ＳＧＳ＿ｍｉが共通に接続されている。

各々のメモリセルＭＣは、浮遊（フローティング）ゲートと制御（コントロール）ゲートとを積層してなる二層ゲート電極構造を有するＭＯＳトランジスタであって、ＮＡＮＤ列ごとに、ソースまたはドレインの一方を相互に兼用するようにして配置（直列接続）されている。なお、メモリセルＭＣは、ＦＮトンネル電流を用いて浮遊ゲートに対する電荷（電子）の出し入れを行うことにより、データの書き換え（書き込みおよび消去）が行われる。通常は、浮遊ゲートに電子が注入された状態を“０”書き込み、電子が注入されない状態を“１”書き込みとしている。

各ＮＡＮＤ型メモリユニットＣＵの、４つのメモリセルＭＣの制御ゲートには、それぞれ、共通のワード線ＷＬｉ＿ｍｉが接続されている。ワード線ＷＬｉ＿ｍｉは、ソース側から順に、ワード線ＷＬ０＿ｍｉ，ＷＬ１＿ｍｉ，ＷＬ２＿ｍｉ，ＷＬ３＿ｍｉとなっている。

ここで、「０」番目を基準に、偶数番目のビット線ＢＬｅｊおよび奇数番目のビット線ＢＬｏｊは、お互いに独立してデータの書き込みと読み出しとが行われる。すなわち、１本のワード線ＷＬｉ＿ｍｉにつながる８５１２個のメモリセルＭＣのうち、偶数番目のビット線ＢＬｅｊに接続される４２５６個のメモリセルＭＣに対して、同時にデータの書き込みと読み出しとが行われる。同様に、奇数番目のビット線ＢＬｏｊに接続される４２５６個のメモリセルＭＣに対して、同時にデータの書き込みと読み出しとが行われる。各メモリセルＭＣが記憶する１ビットのデータが、４２５６個のメモリセル分となってページという単位を構成する。なお、１つのメモリセルＭＣで２ビットのデータを記憶する場合、４２５６個のメモリセルＭＣは２ページ分のデータを記憶する。

図４は、書き込みを行う際の書き込みモデルを示すものである。ここでは、ワード線ＷＬ０につながるメモリセルＭＣ０に対して、“１”書き込みを行う場合について説明する。なお、この書き込みモデルは、図３に示したＮＡＮＤ型メモリユニットＣＵの１つの断面に対応したものである。

すなわち、半導体基板（図示していない）に設けられたｐ型ウェル１１ａの表面部には、ＮＡＮＤ型メモリユニットＣＵを構成する４つのメモリセルＭＣ０〜ＭＣ３と２つのセレクトゲートトランジスタＳＧＤ−Ｔｒ，ＳＧＳ−Ｔｒとが形成されている。複数のＮＡＮＤ型メモリユニットＣＵがカラム方向およびロウ方向に配置されて、メモリセルアレイ１１のブロックＢＬＯＣＫｍ０〜ＢＬＯＣＫｍ１０２３が構成されている。

カラム方向の、メモリセルＭＣ０〜ＭＣ３およびセレクトゲートトランジスタＳＧＤ−Ｔｒ，ＳＧＳ−Ｔｒの各ゲート電極の相互間に対応する、ｐ型ウェル１１ａの表面部には、それぞれメモリセルＭＣ０〜ＭＣ３のソースおよびドレインが形成されている。メモリセルＭＣ０〜ＭＣ３のソースおよびドレインと、各ゲート電極下のチャネルとによって、ＮＡＮＤチャネル領域が構成されている。

また、カラム方向に対応する、セレクトゲートトランジスタＳＧＤ−Ｔｒのゲート電極の、メモリセルＭＣ３とは逆側のｐ型ウェル１１ａの表面部には、ビット線ＢＬが形成されている。カラム方向に対応する、セレクトゲートトランジスタＳＧＳ−Ｔｒのゲート電極の、メモリセルＭＣ０とは逆側のｐ型ウェル１１ａの表面部には、共通ソース線Ｃ−Ｓｏｕｒｃｅが形成されている。

このような構成において、メモリセルＭＣ０に“１”書き込みを行う場合、まず、カラム制御回路１２からビット線ＢＬへＶｄｄ電位のプリチャージが行われる。その後、ロウ制御回路１３からワード線ＷＬ１〜ＷＬ３にＶｐａｓｓ電位が、ワード線ＷＬ０にＶｐｇｍ電位が、それぞれ印加される。これにより、チャネルの電位がブーストアップされて、ＮＡＮＤチャネル領域がフローティングの状態になる。また、Ｖｐｇｍ電位／Ｖｐａｓｓ電位のカップリングにより、チャネルの電位が７〜１０Ｖ（Ｖｃｈａｎｅｌ）程度に上昇する。したがって、Ｖｐｇｍ電位が与えられたメモリセルＭＣ０での書き込みは起こらない、つまり、浮遊ゲートへの電子の注入は行われない。

図５は、上記したメモリセルＭＣ０に“１”書き込みを行う場合の、誤書き込みの不良モデルを示すものである。

上述したように、本構成のＮＡＮＤ型フラッシュメモリの場合、“１”書き込み時に浮遊ゲートへの電子の注入は行われない。しかし、ＧＩＤＬまたはソースサイドインジェクションにより、ワード線ＷＬ０のソース側で電子が発生し、この電子がワード線ＷＬ０の高いゲート電圧によって引っ張られる。そのため、ワード線ＷＬ０の浮遊ゲートへの電子の注入が行われて、メモリセルＭＣ０での誤書き込みが発生する。

このような現象は、主に、ワード線ＷＬ０につながるメモリセルＭＣ０で発生する。すなわち、メモリセルＭＣ０への書き込みを行う場合、通常は、それ以降のワード線ＷＬ１〜ＷＬ３につながるメモリセルＭＣ１〜ＭＣ３への書き込みが行われていない。そのため、他にチャネルの形成を妨害するセルが存在しないことにより、ブースト電圧が一時的に高くなりすぎるためと考えられる。ブースト電圧の高電圧化は、チャネルとソース側との間での強い電界によるＧＩＤＬまたはソースサイドインジェクションを発生させる結果、メモリセルＭＣ０での誤書き込みを招く。

図６は、カラム制御回路１２内に設けられるセンスアンプの構成例を示すものである。ビット線ＢＬごとに設けられるセンスアンプＳ／Ａは、それぞれ、各メモリセルＭＣ０〜ＭＣ３からビット線ＢＬを介して読み出されたデータを増幅し、保持するもので、全ブロックＢＬＯＣＫｍ０〜ＢＬＯＣＫｍ１０２３に対して共通に設けられている。

図７は、ロウ制御回路１３の構成例を示すものである。ロウ制御回路１３は、トランスファゲートトランジスタ１３ａ、動作電圧転送スイッチ（Ｔｒａｎｓｆｗｅｒ Ｓｗｉｔｃｈ）１３ｂ、および、電圧発生器１３ｃなどを有している。このロウ制御回路１３は、ブロックＢＬＯＣＫｍ０〜ＢＬＯＣＫｍ１０２３ごとに設けられる。

動作電圧転送スイッチ１３ｂは、ドレイン側制御電圧ＧＳＧＤのドレイン側セレクトゲート線ＳＧＤへの供給、ソース側制御電圧ＧＳＧＳのソース側セレクトゲート線ＳＧＳへの供給、および、ワード線制御電圧ＧＷＬ０〜ＧＷＬ３のワード線ＷＬ０〜ＷＬ３への供給を制御するもので、６個のｎＭＯＳトランジスタを備えている。ドレイン側制御電圧ＧＳＧＤ、ソース側制御電圧ＧＳＧＳ、および、ワード線制御電圧ＧＷＬ０〜ＧＷＬ３は、それぞれ電圧発生器１３ｃによって生成される。

電圧発生器１３ｃは、動作に応じて、適宜、動作に必要なドレイン側制御電圧ＧＳＧＤ、ソース側制御電圧ＧＳＧＳ、および、ワード線制御電圧ＧＷＬ０〜ＧＷＬ３を、それぞれ生成するものである。

たとえば、ステートマシン１８からのアドレスデータをデコードすることにより、ロウ制御回路活性化信号ＲＤＥＣが“Ｈ（ハイレベル）”になる。すると、トランスファゲートトランジスタ１３ａがオンし、動作電圧転送スイッチ１３ｂを活性化（オン）させる。つまり、選択ブロックの場合、トランスファゲートトランジスタ１３ａは、動作電圧転送スイッチ１３ｂがＶＰＰ（転送ゲート電位）レベルになるように制御する。これにより、動作電圧転送スイッチ１３ｂは、いずれも電圧発生器１３ｃからの、ドレイン側制御電圧ＧＳＧＤをドレイン側セレクトゲート線ＳＧＤへ、ワード線制御電圧ＧＷＬ０〜ＧＷＬ３をワード線ＷＬ０〜ＷＬ３１へ、ソース側制御電圧ＧＳＧＳをソース側セレクトゲート線ＳＧＳへ、それぞれ転送する。

これに対し、非選択ブロックの場合、トランスファゲートトランジスタ１３ａは、動作電圧転送スイッチ１３ｂを非活性化（オフ）させる。これにより、動作電圧転送スイッチ１３ｂはオフとなって、ドレイン側制御電圧ＧＳＧＤのドレイン側セレクトゲート線ＳＧＤへの供給、ワード線制御電圧ＧＷＬ０〜ＧＷＬ３のワード線ＷＬ０〜ＷＬ３への供給、および、ソース側制御電圧ＧＳＧＳのソース側セレクトゲート線ＳＧＳへの供給を、それぞれ阻止する。

次に、上記した構成のＮＡＮＤ型フラッシュメモリにおいて、“１”書き込み時の動作について説明する。

図８は、メモリセルＭＣ０以外のメモリセルＭＣ１〜ＭＣ３に対して“１”書き込みを行う場合を例に示すものである。まず、カラム制御回路１２からビット線ＢＬへＶｄｄ電位のプリチャージが行われる。その後、ロウ制御回路１３から非選択のワード線にＶｐａｓｓ電位が、選択されたワード線にＶｐｇｍ電位が、それぞれ印加される。これにより、チャネルの電位がブーストアップされることによって、メモリセルＭＣ１〜ＭＣ３に対する“１”書き込みが実現される。

なお、この例の場合、ドレイン側のセレクトゲートトランジスタＳＧＤ−Ｔｒには、ロウ制御回路１３からのＶｓｇ電位，Ｖｓｇｄ電位が与えられる。また、ソース側のセレクトゲートトランジスタＳＧＳ−Ｔｒには、ロウ制御回路１３からのＶｓｓ電位が与えられる。

このように、メモリセルＭＣ０以外のメモリセルＭＣ１〜ＭＣ３に対しては、先に説明した通り、ＧＩＤＬによる誤書き込みの可能性がほとんどないため、既存の方法により、“１”書き込みが行われる。

図９は、メモリセルＭＣ０に対して“１”書き込みを行う場合を例に示すものである。ここでは、ソース側セレクトゲートトランジスタＳＧＳ−Ｔｒを制御して、高くなりすぎるブースト電圧を緩和させるようにした場合について説明する。

まず、チャネルをプリチャージするために、ロウ制御回路１３からのＶｓｇ電位により、ドレイン側のセレクトゲートトランジスタＳＧＤ−Ｔｒをオンさせる。これと同時に、ロウ制御回路１３からのＶｓｇ電位により、ソース側のセレクトゲートトランジスタＳＧＳ−Ｔｒをオンさせて、チャネルの電位をディスチャージさせる。これにより、チャネルの電位が０Ｖになる。チャネルの電位は、その後、ロウ制御回路１３からワード線ＷＬ１〜ＷＬ３にＶｐａｓｓ電位が、ワード線ＷＬ０にＶｐｇｍ電位が、それぞれ印加されることにより、ブーストアップされる。

この場合、ブースト電圧印加時のメモリセルＭＣ０のチャネルの電位を、図８と比べて、プリチャージの分だけ低くすることができ、ＧＩＤＬによる誤書き込みの発生を抑えることができる。すなわち、最終的にはチャネルの電位がプリチャージの分だけ低いブースト電圧によってブーストアップされることにより、メモリセルＭＣ０に対する“１”書き込みが実現される。

上記したように、ＮＡＮＤ型フラッシュメモリにおいて、書き込み動作の始めで行われるチャネルのプリチャージを、最適なブースト電圧によって制御できるようにしている。すなわち、ワード線ＷＬ０に対する“１”書き込み時に、チャネルをプリチャージすると同時に、ソース側のセレクトゲートトランジスタＳＧＳ−Ｔｒをオンさせて、チャネルの初期充電を行わないようにしている。これにより、チャネルの電位を、最終的にはプリチャージの分だけ低いブースト電圧によってブーストアップできるようになる。したがって、チャネルのブースト電圧過多による誤書き込みを低減でき、信頼性を向上させることが可能となるものである。

［第２の実施形態］
図１０は、本発明の第２の実施形態にしたがった、不揮発性半導体記憶装置での“１”書き込み時の動作について説明するために示すものである。ここでは、ＮＡＮＤ型フラッシュメモリにおいて、メモリセルＭＣ０に対して“１”書き込みを行う場合を例に説明する。なお、ソース側セレクトゲートトランジスタＳＧＳ−Ｔｒを制御して、チャネルのプリチャージ電圧をディスチャージさせるようにした場合の例である。

ワード線ＷＬ０が選択された場合、まず、ロウ制御回路１３からのＶｓｇ電位により、ドレイン側のセレクトゲートトランジスタＳＧＤ−Ｔｒをオンさせて、チャネルのプリチャージを行う。その後、ロウ制御回路１３からのＶｓｇｓ＿ｖｔｈ電位により、ソース側のセレクトゲートトランジスタＳＧＳ−Ｔｒをオンさせる。これにより、チャネルにプリチャージされた電圧を任意にディスチャージさせる。

こうして、ブースト電圧の制御を行うことにより、誤書き込みの発生を抑えつつ、メモリセルＭＣ０に対する“１”書き込みが実現される。すなわち、プリチャージ電圧を任意にディスチャージさせた分だけ、最終的にはブースト電圧を低くすることが可能となる結果、ＧＩＤＬによる誤書き込みの発生を抑えることができる。

なお、Ｖｓｇｓ＿ｖｔｈ電位、および、ソース側セレクトゲートトランジスタＳＧＳ−Ｔｒをオンさせる時間は、任意に制御できるようにするのが望ましい。

また、ロウ制御回路１３により、ソース側セレクトゲートトランジスタＳＧＳ−Ｔｒの電位（Ｖｓｇｓ＿ｖｔｈ）を制御する場合に限らず、たとえば、ソース線制御回路１４によって共通ソース線Ｃ−Ｓｏｕｒｃｅの電圧を制御することによっても、同様に、チャネルのディスチャージ量を可変させることが可能である。

このように、プリチャージされたチャネル電位の一部をディスチャージさせることによっても、ブースト電圧の最適化を行うことができ、ブースト電圧過多による誤書き込みを低減させることが可能である。

［第３の実施形態］
図１１は、本発明の第３の実施形態にしたがった、不揮発性半導体記憶装置での“１”書き込み時の動作について説明するために示すものである。ここでは、ＮＡＮＤ型フラッシュメモリにおいて、メモリセルＭＣ０に対して“１”書き込みを行う場合を例に説明する。なお、ドレイン側セレクトゲートトランジスタＳＧＤ−Ｔｒを制御して、ブースト電圧（チャネルの初期充電）を制御するようにした場合の例である。

ワード線ＷＬ０が選択された場合、まず、ドレイン側のセレクトゲートトランジスタＳＧＤ−Ｔｒをオンさせて、チャネルのプリチャージを行う。その際に、ドレイン側のセレクトゲートトランジスタＳＧＤ−Ｔｒのゲート電圧を変えることで、チャネルのプリチャージ電圧を制御することができる。

たとえば、ビット線ＢＬからチャネルへ電位の転送を行う際に、ドレイン側のセレクトゲートトランジスタＳＧＤ−Ｔｒのゲート電圧として、ロウ制御回路１３からＶｓｇｄ＿ｖｔｈ電位を供給する。これにより、“Ｖｓｇｄ＿ｖｔｈ − Ｖｔｈ（トランジスタＳＧＤ−Ｔｒの閾値）電位”まで、チャネルをプリチャージできる。その後、各ワード線ＷＬ０〜ＷＬ３に所望の電圧（Ｖｐｇｍ，Ｖｐａｓｓ）が印加されることによって、チャネルがブーストアップされる。

本実施形態の場合、たとえば図８と比べて、ブースト電圧をプリチャージの差分だけ低くすることができ、ＧＩＤＬによる誤書き込みの発生を抑えることが可能となる。すなわち、プリチャージ電圧を任意に設定できるようにすることによって、チャネルへの初期充電を制御でき、ブースト電圧の最適化を行うことが可能となる。その結果、最終的にはチャネルの電位がプリチャージの差分だけ低いブースト電圧によってブーストアップされることにより、メモリセルＭＣ０に対する“１”書き込みが実現される。

なお、Ｖｓｇｄ＿ｖｔｈ電位を、その後にドレイン側のセレクトゲートトランジスタＳＧＤ−Ｔｒに与えられるＶｓｇｄ電位と独立に制御できるようにすることで、プリチャージの際の電圧とその後のビット線電圧とを独立に制御することが可能となる。

また、ドレイン側のセレクトゲートトランジスタＳＧＤ−Ｔｒに与えられるＶｓｇｄ電位を、Ｖｐａｓｓ電位の立ち上がり後に供給することにより、ブースト電圧が落ちるのを防ぐことができる。

ここで、センスアンプＳ／Ａによっても、上記と同様に、チャネルの初期充電を制御することが可能である。たとえば、図６に示したセンスアンプＳ／Ａの信号ＢＬＣ１，ＢＬＣＬＡＭＰなどを制御することによっても、ブースト電圧を最適化でき、ＧＩＤＬによる誤書き込みの発生を抑えることができる。

［第４の実施形態］
図１２は、本発明の第４の実施形態にしたがった、不揮発性半導体記憶装置での“１”書き込み時の動作について説明するために示すものである。ここでは、ＮＡＮＤ型フラッシュメモリにおいて、メモリセルＭＣ０に対して“１”書き込みを行う場合を例に説明する。なお、プリチャージ電圧を可変することで、ブースト電圧を最適化するようにした場合の例である。

ワード線ＷＬ０が選択された場合、まず、ドレイン側のセレクトゲートトランジスタＳＧＤ−Ｔｒに、ロウ制御回路１３からＶｓｇ電位を供給する。それと同時に、たとえばセンスアンプＳ／Ａの信号ＶＰＲＥ（センスアンプＳ／Ａへの供給電圧）として、Ｖｐｒｅ＿ｌｏｗ電位を出力させる。これにより、全選択ＮＡＮＤストリングＣＵのチャネルが、Ｖｐｒｅ＿ｌｏｗ電位にプリチャージされる。

その後、ドレイン側のセレクトゲートトランジスタＳＧＤ−Ｔｒに、ロウ制御回路１３からＶｓｇｄ＿ｖｔｈ電位を供給する。この時、書き込み対象のメモリセルＭＣ１〜ＭＣ３では、プリチャージ電圧が“Ｖｓｇｄ＿ｖｔｈ − Ｃ−ｓｏｕｒｃｅ（０Ｖ） ＞ ＳＧＤ−Ｔｒの閾値”の条件を満たすように設定し、チャネルの電圧を０Ｖへ放電させる。また、非書き込み対象のメモリセルＭＣ０では、プリチャージ電圧が“Ｖｓｇｄ＿ｖｔｈ − Ｃ−ｓｏｕｒｃｅ（チャネルの電圧Ｖｐｒｅ＿ｌｏｗ） ＜ ＳＧＤ−Ｔｒの閾値”の条件を満たすように設定し、ドレイン側のセレクトゲートトランジスタＳＧＤ−Ｔｒをカットオフさせる。

こうすることによって、非書き込みのメモリセルＭＣ０のブースト電圧を、たとえば図８に比べて、プリチャージの差分だけ低くすることができ、ＧＩＤＬによる誤書き込みの発生を抑えることができる。すなわち、最終的にはチャネルの電位がプリチャージの差分だけ低いブースト電圧によってブーストアップされることにより、メモリセルＭＣ０に対する“１”書き込みが実現される。

本実施形態の場合、すべての選択セル（チャネル）に盲目的に充電することが可能となるため、複雑な制御が必要なくなる。つまり、プリチャージしなければならないセルと、０Ｖに制御しなければいけないセルとを区別する必要がないので、制御を簡素化できる。

上記した各実施形態においては、いずれの場合も、ワード線ＷＬ０以降のワード線ＷＬ１〜ＷＬ３につながるセルＭＣ１〜ＭＣ３への書き込みがまだ行われていない状態において、ワード線ＷＬ０につながるセルＭＣ０への“１”書き込みを行う際に、チャネルのブースト電圧過多による誤書き込みを低減でき、信頼性を向上させることが可能である。

なお、すべての実施形態において、ＮＡＮＤ型フラッシュメモリに適用した場合を例に説明したが、ＮＡＮＤ型フラッシュメモリの構成に関しては、各実施形態の構成に限定されるものでないことは勿論である。

また、ＮＡＮＤ型フラッシュメモリに限らず、たとえばＮＯＲ型フラッシュメモリにも同様に適用できる。

また、ワード線ＷＬ０につながるセルＭＣ０への書き込みに限定されるものではなく、たとえば、ブースト電圧過多による誤書き込みの発生が懸念されるすべてのワード線に適用できる。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリのコア部）の構成例を示すブロック図。 図１に示したＮＡＮＤ型フラッシュメモリのメモリセルアレイの一例を示す構成図。 図２に示したメモリセルアレイのブロックの一例を示す構成図。 書き込みモデルを示す、ＮＡＮＤ型メモリセルユニットの断面図。 誤書き込みの不良モデルを示す断面図。 センスアンプの構成例を示す回路図。 ロウ制御回路の一例を示す構成図。 メモリセルＭＣ１〜ＭＣ３に対して“１”書き込みを行う場合を例に示すタイミングチャート。 メモリセルＭＣ０に対して“１”書き込みを行う場合を例に示すタイミングチャート。 本発明の第２の実施形態にしたがった、メモリセルＭＣ０に対して“１”書き込みを行う場合を例に示すタイミングチャート。 本発明の第３の実施形態にしたがった、メモリセルＭＣ０に対して“１”書き込みを行う場合を例に示すタイミングチャート。 本発明の第４の実施形態にしたがった、メモリセルＭＣ０に対して“１”書き込みを行う場合を例に示すタイミングチャート。

符号の説明

１１…メモリセルアレイ、１２…カラム制御回路、１３…ロウ制御回路、１３ａ…トランスファゲートトランジスタ、１３ｂ…動作電圧転送スイッチ、１３ｃ…電圧発生器、１４…ソース線制御回路、１８…ステートマシン、ＳＧＤ−Ｔｒ，ＳＧＳ−Ｔｒ…セレクトゲートトランジスタ、ＭＣ０〜ＭＣ３…メモリセル、Ｓ／Ａ…センスアンプ。

Claims (5)

1. 複数のメモリセルとセレクトゲートトランジスタとから構成されるセルユニットを有するメモリセルアレイと、
   前記セレクトゲートトランジスタに隣接するメモリセルへの“１”書き込み時に、チャネルのブースト電圧過多による誤書き込みを防ぐための電圧制御回路と
   を具備したことを特徴とする不揮発性半導体記憶装置。
2. 前記セレクトゲートトランジスタは、前記複数のメモリセルの一端に接続されたドレイン側セレクトゲートトランジスタと前記複数のメモリセルの他端に接続されたソース側セレクトゲートトランジスタとを含み、
   前記電圧制御回路は、前記ソース側セレクトゲートトランジスタをオンさせることによって、前記チャネルの電圧を０Ｖに制御するものであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記セレクトゲートトランジスタは、前記複数のメモリセルの一端に接続されたドレイン側セレクトゲートトランジスタと前記複数のメモリセルの他端に接続されたソース側セレクトゲートトランジスタとを含み、
   前記電圧制御回路は、前記ソース側セレクトゲートトランジスタのゲート電圧と電圧印加時間とを可変して、前記チャネルの電圧を制御するものであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. さらに、前記ソース側セレクトゲートトランジスタにつながるセルソース線の電圧を制御するためのソース線制御回路を備えることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. 前記セレクトゲートトランジスタは、前記複数のメモリセルの一端に接続されたドレイン側セレクトゲートトランジスタと前記複数のメモリセルの他端に接続されたソース側セレクトゲートトランジスタとを含み、
   前記電圧制御回路は、前記ドレイン側セレクトゲートトランジスタのゲート電圧と電圧印加時間とを可変して、前記チャネルの電圧を制御するものであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。

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