JP2006294205A - 不揮発性メモリ装置およびそのホットエレクトロンプログラムディスターブ防止方法 - Google Patents
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Abstract
【解決手段】ビットラインそれぞれに連結される第1トランジスタと共通ソースラインに連結される第2選択トランジスタとの間に直列に連結されるメモリセルのN本のワードラインの中の第1および第nエッジワードラインと、前記ビットラインの中の非選択ビットラインに接続される第1グループのメモリセルのチャネルを第1電圧にブーストさせる段階と、前記第1および第nエッジワードラインとプログラム対象ワードラインを除いた残りのワードラインと前記非選択ビットラインに接続される第2グループのメモリセルのチャネルを第2電圧にブーストさせる段階とを含み、前記第1電圧は前記第2電圧より低いことを特徴とする。
【選択図】図8
Description
110、120 ポンプ
130、140 スイッチング部
150 分圧器
MC メモリセル
DSL ドレイン選択ライン
SSL ソース選択ライン
CSL 共通ソースライン
Claims (38)
- ビットラインそれぞれに連結される第1トランジスタと共通ソースラインに連結される第2選択トランジスタとの間に直列に連結されるメモリセルのN(Nは自然数)本のワードラインの中の第1および第nエッジワードラインと、前記ビットラインの中の非選択ビットラインに接続される第1グループのメモリセルのチャネルを第1電圧にブーストさせる段階と、
前記第1および第nエッジワードラインとプログラム対象ワードラインを除いた残りのワードラインと前記非選択ビットラインに接続される第2グループのメモリセルのチャネルを第2電圧にブーストさせる段階とを含み、
前記第1電圧は、前記第2電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。 - 前記残りのワードラインにプログラム禁止電圧を印加し、前記第2グループのメモリセルのチャネルを前記第2電圧にブーストさせ、
前記第1及び第nエッジワードラインには前記プログラム禁止電圧より低いチャネルブースティングディスターブ防止電圧を印加し、前記第1グループのメモリセルのチャネルを前記第1電圧にブーストさせることを特徴とする請求項1に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。 - 前記第1および第2選択トランジスタのチャネル電圧と前記第1グループのメモリセルのチャネル電圧との電圧差による第1電気場が、前記第1及び第2選択トランジスタのチャネル電圧と前記第2グループのメモリセルのチャネル電圧との電圧差による第2電気場より小さいことを特徴とする請求項1に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- 前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い4V〜7Vであることを特徴とする請求項1に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- 前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い4V〜9Vであることを特徴とする請求項1に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- 前記メモリセルそれぞれは、マルチレベルセルまたはシングルレベルセルであることを特徴とする請求項1に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- ビットラインそれぞれに連結される第1トランジスタと共通ソースラインに連結される第2選択トランジスタとの間に直列に連結されるメモリセルのN本のワードラインの中の第1および第nエッジワードラインと、前記ビットラインの中の非選択ビットラインに接続される第1グループのメモリセルのチャネルを第1電圧にブーストさせる段階と、
前記第1および第nエッジワードラインに最も隣接した第2および第n−1ワードラインと前記非選択ビットラインに接続される第2グループのメモリセルのチャネルを第2電圧にブーストさせる段階と、
前記第1および第nエッジワードライン、前記第2および第n−1ワードライン、およびプログラム対象ワードラインを除いた残りのワードラインと前記非選択ビットラインに接続される第3グループのメモリセルのチャネルを第3電圧にブーストさせる段階とを含み、
前記第1電圧は前記第2電圧より低く、前記第2電圧は前記第3電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。 - 前記残りのワードラインにはプログラム禁止電圧を印加し、前記第3グループのメモリセルのチャネルを前記第3電圧にブーストさせ、
前記第2および第n−1ワードラインには前記プログラム禁止電圧より低い第2チャネルブースティングディスターブ防止電圧を印加して前記第2グループのメモリセルのチャネルを前記第2電圧にブーストさせ、
前記第1及び第nエッジワードラインには前記第2チャネルブースティングディスターブ防止電圧より低い第1チャネルブースティングディスターブ防止電圧を印加し、前記第1グループのメモリセルのチャネルを前記第1電圧にブーストさせることを特徴とする請求項7に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。 - 前記第1および第2選択トランジスタのチャネル電圧と前記第1グループのメモリセルのチャネル電圧との電圧差による第1電気場は、前記第1および第2選択トランジスタのチャネル電圧と前記第2グループのメモリセルのチャネル電圧との電圧差による第2電気場より小さく、前記第2電気場は、前記第1および第2選択トランジスタのチャネル電圧と前記第3グループのメモリセルのチャネル電圧との電圧差による第3電気場より小さいことを特徴とする請求項7に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- 前記第1チャネルブースティングディスターブ防止電圧は、前記第2チャネルブースティングディスターブ防止電圧より低い2〜8Vであり、前記第2チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い4〜9Vであることを特徴とする請求項7に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- 前記メモリセルそれぞれは、マルチレベルセルまたはシングルレベルセルであることを特徴とする請求項7に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- ビットラインの中の非選択ビットラインそれぞれに連結される第1トランジスタと共通ソースラインに連結される第2選択トランジスタとの間に直列に連結されるメモリセルのN本のワードラインのいずれか1本にプログラム電圧を印加する段階と、
前記ワードラインの中の第1および第nエッジワードラインにチャネルブースティングディスターブ防止電圧を印加する段階と、
残りのワードラインにプログラム禁止電圧を印加する段階とを含み、
前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。 - 前記第1及び第nエッジワードラインに前記チャネルブースティングディスターブ防止電圧を印加して、前記第1および第nエッジワードラインに連結されたメモリセルのチャネル電圧を、前記残りのワードラインに接続されたメモリセルのチャネル電圧より低くブーストさせることを特徴とする請求項12に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- 前記第1および第2nエッジワードラインに前記チャネルブースティングディスターブ防止電圧を印加し、前記第1および第2選択トランジスタのチャネル電圧と前記第1および第nワードラインに連結されるメモリセルのチャネル電圧との電圧差による第1電気場を、前記第1および第2選択トランジスタのチャネル電圧と前記残りのワードラインに連結されたメモリセルのチャネル電圧との電圧差による第2電気場より小さくすることを特徴とする請求項12に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- 前記残りのワードラインに前記プログラム禁止電圧を印加する代わりに、前記チャネルブースティングディスターブ防止電圧を印加することを特徴とする請求項12に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- 前記プログラム禁止電圧と前記チャネルブースティングディスターブ防止電圧は5〜9Vであることを特徴とする請求項12に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- 前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い4V〜9Vであることを特徴とする請求項12に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- 前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い4V〜7Vであることを特徴とする請求項12に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- 前記メモリセルそれぞれは、マルチレベルセルまたはシングルレベルセルであること特徴とする請求項12に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- ビットラインの中の非選択ビットラインそれぞれに連結される第1トランジスタと共通ソースラインに連結される第2選択トランジスタとの間に直列に連結されるメモリセルのN本のワードラインのいずれか1本にプログラム電圧を印加する段階と、
前記ワードラインの中の第1および第nエッジワードラインに第1チャネルブースティングディスターブ防止電圧を印加する段階と、
前記ワードラインの中の第2および第n−1ワードラインに第2チャネルブースティングディスターブ防止電圧を印加する段階と、
残りのワードラインにプログラム禁止電圧を印加する段階とを含み、
前記第1チャネルブースティングディスターブ防止電圧は、前記第2チャネルブースティングディスターブ防止電圧より低く、前記第2チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低いことを特徴とする不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。 - 前記第1および第nエッジワードラインに前記第1チャネルブースティングディスターブ防止電圧を印加して、前記第1および第nエッジワードラインに連結されたメモリセルのチャネル電圧を、前記第2および第nワードラインに連結されたメモリセルのチャネル電圧より低くブーストさせることを特徴とする請求項20に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- 前記第2および第n−1ワードラインに前記第2チャネルブースティングディスターブ防止電圧を印加して、前記第2および第n−1ワードラインに連結されたメモリセルのチャネル電圧を、前記残りのワードラインに連結されたメモリセルのチャネル電圧より低くブーストさせることを特徴とする請求項20に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- 前記第1および第nエッジワードラインに前記第1チャネルブースティングディスターブ防止電圧を印加して、前記第1および第2選択トランジスタのチャネル電圧と前記第1および第nエッジワードラインに連結されるメモリセルのチャネル電圧との電圧差による第1電気場を、前記第1および第2選択トランジスタのチャネル電圧と前記第2および第n−1ワードラインに連結されたメモリセルのチャネル電圧との電圧差による第2電気場より小さくすることを特徴とする請求項20に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- 前記第2および第n−1ワードラインに前記第2チャネルブースティングディスターブ防止電圧を印加して、前記第1および第2選択トランジスタのチャネル電圧と前記第2および第n−1ワードラインに連結されるメモリセルのチャネル電圧との電圧差による第1電気場を、前記第1および第2選択トランジスタのチャネル電圧と前記残りのワードラインに連結されたメモリセルのチャネル電圧との電圧差による第2電気場より小さくすることを特徴とする請求項20に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- 前記第1チャネルブースティングディスターブ防止電圧は、前記第2チャネルブースティングディスターブ防止電圧より低い2V〜8Vであることを特徴とする請求項20に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- 前記第2チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い4V〜7Vであることを特徴とする請求項20に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- 前記メモリセルそれぞれは、マルチレベルセルまたはシングルレベルセルであること特徴とする請求項20に記載の不揮発性メモリ装置のホットエレクトロンプログラムディスターブ防止方法。
- ワードラインとビットラインとの交差領域にメモリセルを含み、前記メモリセルがビットラインそれぞれに連結される第1選択トランジスタと共通ソースラインに連結される第2選択トランジスタとの間に直列に連結されるように配列されたメモリセルアレイと、
プログラム電圧とプログラム禁止電圧を発生させるポンプ回路と、
前記ポンプ回路から出力される前記プログラム禁止電圧を分圧して、前記プログラム禁止電圧より低いチャネルブースティングディスターブ防止電圧を発生させ、前記発生したチャネルブースティングディスターブ防止電圧を前記ワードラインの中の第1および第nエッジワードラインに印加する分圧部とを含むことを特徴とする不揮発性メモリ装置。 - 前記分圧部は、前記チャネルブースティングディスターブ防止電圧を前記第1ワードラインに印加する第1分圧器と、前記チャネルブースティングディスターブ防止電圧を前記第nワードラインに印加する第2分圧器とを含むことを特徴とする請求項28に記載の不揮発性メモリ装置。
- 前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い4V〜9Vであることを特徴とする請求項28に記載の不揮発性メモリ装置。
- 前記チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い4V〜7Vであることを特徴とする請求項28に記載の不揮発性メモリ装置。
- 前記分圧部は、前記ポンプ回路から出力される前記プログラム禁止電圧を分圧して前記プログラム禁止電圧より低い第1チャネルブースティングディスターブ防止電圧と、前記第1チャネルブースティングディスターブ防止電圧より低い第2チャネルブースティングディスターブ防止電圧を発生させ、前記発生した第1チャネルブースティングディスターブ防止電圧を前記ワードラインの中の第1および第nエッジワードラインに印加し、前記発生した第2チャネルブースティングディスターブ防止電圧を前記第1および第nエッジワードラインに最も隣接した第2および第n−1エッジワードラインに印加することを特徴とする請求項28に記載の不揮発性メモリ装置。
- 前記分圧部は、前記第1チャネルブースティングディスターブ防止電圧を前記第1ワードラインに印加する第1分圧器と、前記第1チャネルブースティングディスターブ防止電圧を前記第nワードラインに印加する第2分圧器と、前記第2チャネルブースティングディスターブ防止電圧を前記第2ワードラインに印加する第3分圧器と、前記第2チャネルブースティングディスターブ防止電圧を前記第n−1ワードラインに印加する第4分圧器とを含むことを特徴とする請求項32に記載の不揮発性メモリ装置。
- 前記第1チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い4〜9Vであり、前記第2チャネルブースティングディスターブ防止電圧は、前記第1チャネルブースティングディスターブ防止電圧より低い2〜8Vであることを特徴とする請求項32に記載の不揮発性メモリ装置。
- 前記第1チャネルブースティングディスターブ防止電圧は、前記プログラム禁止電圧より低い4〜7Vであり、前記第2チャネルブースティングディスターブ防止電圧は、前記第1チャネルブースティングディスターブ防止電圧より低い2〜6Vであることを特徴とする請求項32に記載の不揮発性メモリ装置。
- 前記ポンプ回路は、前記プログラム電圧を選択的にスイッチングするための第1グループのスイッチング素子、および前記プログラム禁止電圧を選択的にスイッチングするための第2グループのスイッチング素子をさらに含むことを特徴とする請求項28に記載の不揮発性メモリ装置。
- 前記第1および第2グループのスイッチング素子の数は、前記ワードラインの数と同じであることを特徴とする請求項36に記載の不揮発性メモリ装置。
- 前記メモリセルそれぞれは、マルチレベルセルまたはシングルレベルセルであることを特徴とする請求項28に記載の不揮発性メモリ装置。
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