CN111951869B - 一种非易失存储器读处理方法及装置 - Google Patents
一种非易失存储器读处理方法及装置 Download PDFInfo
- Publication number
- CN111951869B CN111951869B CN201910399742.9A CN201910399742A CN111951869B CN 111951869 B CN111951869 B CN 111951869B CN 201910399742 A CN201910399742 A CN 201910399742A CN 111951869 B CN111951869 B CN 111951869B
- Authority
- CN
- China
- Prior art keywords
- voltage
- word line
- processed
- edge
- memory block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Landscapes
- Read Only Memory (AREA)
Abstract
本发明实施例提供了一种非易失存储器读处理方法及装置,该方法包括:在对所述待处理存储块执行读操作时,确定选中的目标字线;确定所述待处理存储块中边沿字线的导通阈值电压;其中,所述边沿字线为所述待处理存储块中的起始字线,和/或,末尾字线;对所述目标字线施加第一电压,且,对所述边沿字线施加第二电压;其中,所述第二电压大于所述第一电压,且所述第二电压与所述导通阈值电压的电压差不大于预设电压值。本发明实施例对边沿字线施加的电压只是确保该边沿字线导通的较低电压,可以理解,该第二电压较低时,边沿字线与该边沿字线中没有字线相邻的一侧的压差就小,电子活动就会较小,因此能减少由边沿字线的引起的Read Disturb。
Description
技术领域
本发明涉及存储器处理技术领域,特别是涉及一种非易失存储器读处理方法及装置。
背景技术
随着各种电子装置及嵌入式系统等的发展,非易失性存储器件得到较多发展。示例的,以非易失性存储器NAND闪存(NAND Flash Memory)为例,NAND闪存通过对Memorycell(存储单元)进行读写擦操作来存储数据,具有改写速度快,存储容量大等优点,被广泛使用到电子产品中。在非易失存储器的每个Block(存储块)中,都会对应多条WL(Wordline,字线)。
现有技术中,对NAND闪存进行读操作时,通常在选中的WL上施加较低的验证电压,在未选中的WL上统一施加大于该验证电压的较大电压,示例的,如图1所示,示出了在选中对WL3进行读操作时,对WL3施加较低的验证电压,对于其他的WL0、WL1等均施加较高的电压。
然而,发明人在研究上述技术方案的过程中发现,上述技术方案存在如下缺陷:处于边沿的WL0会带来较大的读干扰(Read Disturb),Read Disturb具体可以是,浮栅极进入电子,导致待存储处理块中晶体管阈值电压右移,因此在非易失存储器的内部逻辑按照正常的参考电压加在控制极上,去读取数据的话,会读到错误的数据。
发明内容
鉴于上述问题,提出了本发明实施例的一种非易失存储器读处理方法及装置,以减少由边沿字线的引起的Read Disturb。
根据本发明的第一方面,提供了一种非易失存储器读处理方法,所述方法包括:
在对所述待处理存储块执行读操作时,确定选中的目标字线;
确定所述待处理存储块中边沿字线的导通阈值电压;其中,所述边沿字线为所述待处理存储块中的起始字线,和/或,末尾字线;
对所述目标字线施加第一电压,且,对所述边沿字线施加第二电压;其中,所述第二电压大于所述第一电压,且所述第二电压与所述导通阈值电压的电压差不大于预设电压值。
可选的,还包括:
对所述待处理存储块中的其他字线施加第三电压,其中,所述第三电压大于所述第二电压,所述其他字线为:所述待处理存储块中除了所述边沿字线和所述目标字线之外的其他字线。
可选的,所述方法还包括:
在存在与所述边沿字线相邻的仿制字线的情况下,对所述仿制字线施加第四电压;其中,所述第四电压与所述第二电压的差值不大于第一设定值,所述仿制字线为:不参与所述待处理存储块的读操作的字线。
可选的,还包括:
在所述待处理存储块对应的选通管施加第五电压;其中,所述第五电压减去所述选通管的导通阈值电压得到的差值不小于第二设定值;所述选通管为:选择所述待处理存储块进行读操作或写操作或擦除操作的场效应单元。
可选的,所述待处理存储块包括:64个字线WL,所述边沿字线包括:WL0,和/或,WL63。
根据本发明的第二方面,提供了一种非易失存储器读处理装置,所述装置包括:
目标字线确定模块,用于在对所述待处理存储块执行读操作时,确定选中的目标字线;
导通阈值电压确定模块,用于确定所述待处理存储块中边沿字线的导通阈值电压;其中,所述边沿字线为所述待处理存储块中的起始字线,和/或,末尾字线;
第一电压施加模块,用于对所述目标字线施加第一电压,且,对所述边沿字线施加第二电压;其中,所述第二电压大于所述第一电压,且所述第二电压与所述导通阈值电压的电压差不大于预设电压值。
可选的,还包括:
第二电压施加模块,用于对所述待处理存储块中的其他字线施加第三电压,其中,所述第三电压大于所述第二电压,所述其他字线为:所述待处理存储块中除了所述边沿字线和所述目标字线之外的其他字线。
可选的,还包括:
第三电压施加模块,用于在存在与所述边沿字线相邻的仿制字线的情况下,对所述仿制字线施加第四电压;其中,所述第四电压与所述第二电压的差值不大于第一设定值,所述仿制字线为:不参与所述待处理存储块的读操作的字线。
可选的,还包括:
第四电压施加模块,用于在所述待处理存储块对应的选通管施加第五电压;其中,所述第五电压减去所述选通管的导通阈值电压得到的差值不小于第二设定值;所述选通管为:选择所述待处理存储块进行读操作或写操作或擦除操作的场效应单元。
可选的,所述待处理存储块包括:64个字线WL,所述边沿字线包括:WL0,和/或,WL63。
本发明实施例中,发现了现有技术中边沿字线的引起的Read Disturb的原因是:在待处理存储块中,边沿字线只有相邻的一条字线,而非边沿字线则有相邻的两条字线,示例的,以图1的WL0、WL1、WL2…示例,边沿字线WL0相邻的字线只有WL1,而非边沿字线WL1相邻的字线则有WL0和WL2,因此,如图1所示,非边沿字线与相邻的两条字线之间几乎没有电压差,而WL0的左边没有相邻字线,导致WL0与左边压差较大,压差越大电子活动越剧烈,导致WL0的浮栅极进入电子较多,带来较大的ReadDisturb。因此,本发明实施例在对非易失存储器进行读操作时,对被选中的目标字线,施加第一电压,对边沿字线则施加第二电压,该第二电压与边沿字线的导通阈值电压的电压差不大于预设电压值,也即,对边沿字线施加的电压只是确保该边沿字线导通的较低电压,可以理解,该第二电压较低时,边沿字线与该边沿字线中没有字线相邻的一侧的压差就小,电子活动就会较小,因此能减少由边沿字线的引起的Read Disturb。
上述说明仅是本发明技术方案的概述,为了能够更清楚了解本发明的技术手段,而可依照说明书的内容予以实施,并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂,以下特举本发明的具体实施方式。
附图说明
通过阅读下文优选实施方式的详细描述,各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的,而并不认为是对本发明的限制。而且在整个附图中,用相同的参考符号表示相同的部件。在附图中:
图1是现有技术的一种非易失存储器读处理电压施加示意图;
图2是本发明实施例提供的一种非易失存储器读处理方法的流程图;
图3是本发明实施例提供的一种非易失存储器读处理电压施加示意图;
图4是本发明实施例提供的一种非易失存储器读处理装置的框图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图和具体实施方式对本发明作进一步详细的说明。应当理解,此处所描述的具体实施例仅用以解释本发明,仅仅是本发明一部分实施例,而不是全部的实施例,并不用于限定本发明。
实施例一
参照图2,示出了一种非易失存储器读处理方法的流程图。
本发明实施例中,发明人在经过大量的研究后发现,在待处理存储块中,边沿字线只有相邻的一条字线,而非边沿字线则有相邻的两条字线,示例的,以图1的WL0、WL1、WL2…示例,边沿字线WL0相邻的字线只有WL1,而非边沿字线WL1相邻的字线则有WL0和WL2,因此,如图1所示,非边沿字线与相邻的两条字线之间几乎没有电压差,而WL0的左边没有相邻字线,导致WL0与左边压差较大,压差越大电子活动越剧烈,导致WL0的浮栅极进入电子较多,带来较大的Read Disturb。
针对该发现,本发明实施例中,在对非易失存储器进行读操作时,对被选中的目标字线,施加第一电压,对边沿字线则施加第二电压,该第二电压与边沿字线的导通阈值电压的电压差不大于预设电压值,也即,对边沿字线施加的电压只是确保该边沿字线导通的较低电压,可以理解,该第二电压较低时,边沿字线与该边沿字线中没有字线相邻的一侧的压差就小,电子活动就会较小,因此能减少由边沿字线的引起的Read Disturb。具体如步骤101至步骤103。
步骤101:在对所述待处理存储块执行读操作时,确定选中的目标字线。
本发明实施例中,在对待处理存储块执行读操作时,通常会将对应于该待处理存储块的选通管导通,以实现对该待处理存储块的选中,然后可以根据读操作的指令所对应的字线地址,确定选中的目标字线。
示例的,如图3所示,被选中的目标字线可以为WL3。
步骤102:确定所述待处理存储块中边沿字线的导通阈值电压;其中,所述边沿字线为所述待处理存储块中的起始字线,和/或,末尾字线。
本发明实施例中,边沿字线的导通阈值电压可以为预先已经测试得到,存储在适应存储区域的导通阈值电压值,则确定待处理存储块中边沿字线的导通阈值电压的方式可以是,在对应的存储区域读取导通阈值电压值;可以理解,边沿字线的导通阈值电压也可以实时测试得到,例如,首先对边沿字线施加较低的电压,然后依次递增,直到边沿字线导通,则边沿字线导通时对应的电压即为边沿字线的导通阈值电压。本发明实施例对确定待处理存储块中边沿字线的导通阈值电压的方式不做具体限定。
作为本发明实施例的一种具体实现方式,如图3所示,所述待处理存储块包括:64个字线WL,编号可以是:动WL0至WL63(WL8之后的部分在图3中省略),则对应的,所述边沿字线包括:WL0,和/或,WL63。
步骤103:对所述目标字线施加第一电压,且,对所述边沿字线施加第二电压;其中,所述第二电压大于所述第一电压,且所述第二电压与所述导通阈值电压的电压差不大于预设电压值。
本发明实施例中,在对待处理存储块执行读操作时,选中的目标字线上通常会施加较低的第一电压,示例的,第一电压可以是0.3V左右的电压,通过在目标字线上施加第一电压,可以进一步实现对目标字线对应的内容的读取。同时,在边沿字线施加第二电压,该第二电压与导通阈值电压的电压差不大于预设电压值,具体的预设电压值可以设定为较小的值,使得第二电压是能够保证边沿字线导通的较小电压,则边沿字线与该边沿字线中没有字线相邻的一侧的压差就小,电子活动就会较小,因此能减少由边沿字线的引起的ReadDisturb。
作为本发明实施例的一种具体实现方式,所述方法还包括:对所述待处理存储块中的其他字线施加第三电压,其中,所述第三电压大于所述第二电压,所述其他字线为:所述待处理存储块中除了所述边沿字线和所述目标字线之外的其他字线。
具体应用中,在对待处理存储块进行读操作时,对于除了边沿字线和目标字线之外的其他字线,也需要施加第三电压,以保证待处理存储块的读操作逻辑,示例的如图3所示,边沿字线WL0施加的第二电压,大于目标字线WL3施加的第一电压;其他字线施加的第三电压,大于边沿字线WL0施加的第二电压。从而既可以保证待处理存储块的读操作逻辑,也可以减少由边沿字线的引起的Read Disturb。
作为本发明实施例的一种优选实现方式,所述方法还包括:在存在与所述边沿字线相邻的仿制字线的情况下,对所述仿制字线施加第四电压;其中,所述第四电压与所述第二电压的差值不大于第一设定值,所述仿制字线为:不参与所述待处理存储块的读操作的字线。
本发明实施例中,考虑到在一些待处理存储块中,会在边沿字线相邻的位置,设置仿制字线(dummy WL),该dummy WL不参与待处理存储块的读操作逻辑,在该dummy WL施加与第二电压的差值不大于设定值的第四电压,该设定值可以是根据实际应用场景设定的较小的值,使得通过该dummy WL让边沿字线也存在相邻的两条字线,则边沿字线不存在一侧压差过大的问题,则相应可以减小边沿字线引起的Read Disturb。
示例的,可以在WL0的左边设置dummy WL,通过在dummy WL上是施加第四电压,让WL0与左侧没有较大的压差,从而可以减小边沿字线引起的Read Disturb。
作为本发明实施例的一种优选实现方式,所述方法还包括:在所述待处理存储块对应的选通管施加第五电压;其中,所述第五电压减去所述选通管的导通阈值电压得到的差值不小于第二设定值;所述选通管为:选择所述待处理存储块进行读操作或写操作或擦除操作的场效应单元。
本发明实施例中,考虑到边沿字线通常与待处理存储块对应的选通管形成通路,上述的边沿字线中的电压差可以是:边沿字线的第二电压与选通管的第五电压的差,因此,将第五电压设定为较大的值,可以进一步减小边沿字线中的电压差,从而可以减小边沿字线引起的Read Disturb。可以理解,第二设定值可以根据实际的应用场景进行确定,本发明实施例对此不作具体限定。
综上所述,本发明实施例中,发现了现有技术中边沿字线的引起的Read Disturb的原因是:在待处理存储块中,边沿字线只有相邻的一条字线,而非边沿字线则有相邻的两条字线,示例的,以图1的WL0、WL1、WL2…示例,边沿字线WL0相邻的字线只有WL1,而非边沿字线WL1相邻的字线则有WL0和WL2,因此,如图1所示,非边沿字线与相邻的两条字线之间几乎没有电压差,而WL0的左边没有相邻字线,导致WL0与左边压差较大,压差越大电子活动越剧烈,导致WL0的浮栅极进入电子较多,带来较大的Read Disturb。因此,本发明实施例在对非易失存储器进行读操作时,对被选中的目标字线,施加第一电压,对边沿字线则施加第二电压,该第二电压与边沿字线的导通阈值电压的电压差不大于预设电压值,也即,对边沿字线施加的电压只是确保该边沿字线导通的较低电压,可以理解,该第二电压较低时,边沿字线与该边沿字线中没有字线相邻的一侧的压差就小,电子活动就会较小,因此能减少由边沿字线的引起的Read Disturb。
实施例二
参照图4,示出了一种非易失存储器读处理装置的框图,该装置具体可以包括:
目标字线确定模块310,用于在对所述待处理存储块执行读操作时,确定选中的目标字线;
导通阈值电压确定模块320,用于确定所述待处理存储块中边沿字线的导通阈值电压;其中,所述边沿字线为所述待处理存储块中的起始字线,和/或,末尾字线;
第一电压施加模块330,用于对所述目标字线施加第一电压,且,对所述边沿字线施加第二电压;其中,所述第二电压大于所述第一电压,且所述第二电压与所述导通阈值电压的电压差不大于预设电压值。
可选地,还包括:
第二电压施加模块,用于对所述待处理存储块中的其他字线施加第三电压,其中,所述第三电压大于所述第二电压,所述其他字线为:所述待处理存储块中除了所述边沿字线和所述目标字线之外的其他字线。
可选地,还包括:
第三电压施加模块,用于在存在与所述边沿字线相邻的仿制字线的情况下,对所述仿制字线施加第四电压;其中,所述第四电压与所述第二电压的差值不大于第一设定值,所述仿制字线为:不参与所述待处理存储块的读操作的字线。
可选地,还包括:
第四电压施加模块,用于在所述待处理存储块对应的选通管施加第五电压;其中,所述第五电压减去所述选通管的导通阈值电压得到的差值不小于第二设定值;所述选通管为:选择所述待处理存储块进行读操作或写操作或擦除操作的场效应单元。
可选地,所述待处理存储块包括:64个字线WL,所述边沿字线包括:WL0,和/或,WL63。
本发明实施例中,发现了现有技术中边沿字线的引起的Read Disturb的原因是:在待处理存储块中,边沿字线只有相邻的一条字线,而非边沿字线则有相邻的两条字线,示例的,以图1的WL0、WL1、WL2…示例,边沿字线WL0相邻的字线只有WL1,而非边沿字线WL1相邻的字线则有WL0和WL2,因此,如图1所示,非边沿字线与相邻的两条字线之间几乎没有电压差,而WL0的左边没有相邻字线,导致WL0与左边压差较大,压差越大电子活动越剧烈,导致WL0的浮栅极进入电子较多,带来较大的Read Disturb。因此,本发明实施例在对非易失存储器进行读操作时,对被选中的目标字线,施加第一电压,对边沿字线则施加第二电压,该第二电压与边沿字线的导通阈值电压的电压差不大于预设电压值,也即,对边沿字线施加的电压只是确保该边沿字线导通的较低电压,可以理解,该第二电压较低时,边沿字线与该边沿字线中没有字线相邻的一侧的压差就小,电子活动就会较小,因此能减少由边沿字线的引起的Read Disturb。
对于装置实施例而言,由于其与方法实施例基本相似,所以描述的比较简单,相关之处参见方法实施例的部分说明即可。
本说明书中的各个实施例均采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似的部分互相参见即可。
本领域内的技术人员应明白,本发明实施例的实施例可提供为方法、装置、或计算机程序产品。因此,本发明实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且,本发明实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
在一个典型的配置中,所述计算机设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。内存可能包括计算机可读介质中的非永久性存储器,随机存取存储器(RAM)和/或非易失性内存等形式,如只读存储器(ROM)或闪存(flash RAM)。内存是计算机可读介质的示例。计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括,但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可处理可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带,磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质,可用于存储可以被计算设备访问的信息。按照本文中的界定,计算机可读介质不包括非持续性的电脑可读媒体(transitory media),如调制的数据信号和载波。
本发明实施例是参照根据本发明实施例的方法、终端设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程非易失存储器读处理终端设备的处理器以产生一个机器,使得通过计算机或其他可编程非易失存储器读处理终端设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程非易失存储器读处理终端设备以特定方式工作的计算机可读存储器中,使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品,该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程非易失存储器读处理终端设备上,使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理,从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本发明实施例的优选实施例,但本领域内的技术人员一旦得知了基本创造性概念,则可对这些实施例做出另外的变更和修改。所以,所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。
最后,还需要说明的是,在本文中,诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来,而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下,由语句“包括一个……”限定的要素,并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上对本发明所提供的一种非易失存储器读处理方法和一种非易失存储器读处理装置,进行了详细介绍,本文中应用了具体个例对本发明的原理及实施方式进行了阐述,以上实施例的说明只是用于帮助理解本发明的方法及其核心思想;同时,对于本领域的一般技术人员,依据本发明的思想,在具体实施方式及应用范围上均会有改变之处,综上所述,本说明书内容不应理解为对本发明的限制。
Claims (8)
1.一种非易失存储器读处理方法,其特征在于,所述方法包括:
在对待处理存储块执行读操作时,确定选中的目标字线;
确定所述待处理存储块中边沿字线的导通阈值电压;其中,所述边沿字线为所述待处理存储块中的起始字线,和/或,末尾字线;
对所述目标字线施加第一电压,且,对所述边沿字线施加第二电压;其中,所述第二电压大于所述第一电压,且所述第二电压与所述导通阈值电压的电压差不大于预设电压值;所述预设电压值为使得所述边沿字线导通的电压;
在所述待处理存储块对应的选通管施加第五电压;其中,所述第五电压减去所述选通管的导通阈值电压得到的差值不小于第二设定值;所述选通管为:选择所述待处理存储块进行读操作或写操作或擦除操作的场效应单元。
2.根据权利要求1所述的方法,其特征在于,还包括:
对所述待处理存储块中的其他字线施加第三电压,其中,所述第三电压大于所述第二电压,所述其他字线为:所述待处理存储块中除了所述边沿字线和所述目标字线之外的其他字线。
3.根据权利要求2所述的方法,其特征在于,所述方法还包括:
在存在与所述边沿字线相邻的仿制字线的情况下,对所述仿制字线施加第四电压;其中,所述第四电压与所述第二电压的差值不大于第一设定值,所述仿制字线为:不参与所述待处理存储块的读操作的字线;所述第一设定值为使得通过所述仿制字线让所述边沿字线存在相邻的两条字线的数值。
4.根据权利要求1-3任一所述的方法,其特征在于,所述待处理存储块包括:64个字线WL,所述边沿字线包括:WL0,和/或,WL63。
5.一种非易失存储器读处理装置,其特征在于,所述装置包括:
目标字线确定模块,用于在对待处理存储块执行读操作时,确定选中的目标字线;
导通阈值电压确定模块,用于确定所述待处理存储块中边沿字线的导通阈值电压;其中,所述边沿字线为所述待处理存储块中的起始字线,和/或,末尾字线;
第一电压施加模块,用于对所述目标字线施加第一电压,且,对所述边沿字线施加第二电压;其中,所述第二电压大于所述第一电压,且所述第二电压与所述导通阈值电压的电压差不大于预设电压值;所述预设电压值为使得所述边沿字线导通的电压;
第四电压施加模块,用于在所述待处理存储块对应的选通管施加第五电压;其中,所述第五电压减去所述选通管的导通阈值电压得到的差值不小于第二设定值;所述选通管为:选择所述待处理存储块进行读操作或写操作或擦除操作的场效应单元。
6.根据权利要求5所述的装置,其特征在于,还包括:
第二电压施加模块,用于对所述待处理存储块中的其他字线施加第三电压,其中,所述第三电压大于所述第二电压,所述其他字线为:所述待处理存储块中除了所述边沿字线和所述目标字线之外的其他字线。
7.根据权利要求6所述的装置,其特征在于,还包括:
第三电压施加模块,用于在存在与所述边沿字线相邻的仿制字线的情况下,对所述仿制字线施加第四电压;其中,所述第四电压与所述第二电压的差值不大于第一设定值,所述仿制字线为:不参与所述待处理存储块的读操作的字线;所述第一设定值为使得通过所述仿制字线让所述边沿字线存在相邻的两条字线的数值。
8.根据权利要求5-7任一所述的装置,其特征在于,所述待处理存储块包括:64个字线WL,所述边沿字线包括:WL0,和/或,WL63。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910399742.9A CN111951869B (zh) | 2019-05-14 | 2019-05-14 | 一种非易失存储器读处理方法及装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910399742.9A CN111951869B (zh) | 2019-05-14 | 2019-05-14 | 一种非易失存储器读处理方法及装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111951869A CN111951869A (zh) | 2020-11-17 |
CN111951869B true CN111951869B (zh) | 2022-10-18 |
Family
ID=73336546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910399742.9A Active CN111951869B (zh) | 2019-05-14 | 2019-05-14 | 一种非易失存储器读处理方法及装置 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111951869B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114530178B (zh) * | 2021-12-31 | 2022-09-09 | 北京得瑞领新科技有限公司 | Nand芯片中写入块的读取方法、存储介质及设备 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1745432A (zh) * | 2002-12-12 | 2006-03-08 | 桑迪士克股份有限公司 | 用于非易失性存储器的错误恢复 |
CN1848297A (zh) * | 2005-04-11 | 2006-10-18 | 海力士半导体有限公司 | 防止热电子程序扰动现象的非易失性存储器装置及方法 |
CN102810332A (zh) * | 2011-06-03 | 2012-12-05 | 三星电子株式会社 | 非易失性存储器和根据被选字线控制虚设字线电压的方法 |
CN105321872A (zh) * | 2014-07-30 | 2016-02-10 | 旺宏电子股份有限公司 | 尺寸减小的半导体装置及其制造方法与操作方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008052808A (ja) * | 2006-08-24 | 2008-03-06 | Toshiba Corp | 不揮発性半導体記憶装置及びそのデータの読出方法並びにメモリカード |
US8942043B2 (en) * | 2013-03-04 | 2015-01-27 | Sandisk Technologies Inc. | Non-volatile storage with process that reduces read disturb on end wordlines |
-
2019
- 2019-05-14 CN CN201910399742.9A patent/CN111951869B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1745432A (zh) * | 2002-12-12 | 2006-03-08 | 桑迪士克股份有限公司 | 用于非易失性存储器的错误恢复 |
CN1848297A (zh) * | 2005-04-11 | 2006-10-18 | 海力士半导体有限公司 | 防止热电子程序扰动现象的非易失性存储器装置及方法 |
CN102810332A (zh) * | 2011-06-03 | 2012-12-05 | 三星电子株式会社 | 非易失性存储器和根据被选字线控制虚设字线电压的方法 |
CN105321872A (zh) * | 2014-07-30 | 2016-02-10 | 旺宏电子股份有限公司 | 尺寸减小的半导体装置及其制造方法与操作方法 |
Also Published As
Publication number | Publication date |
---|---|
CN111951869A (zh) | 2020-11-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101642909B1 (ko) | 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 | |
KR102469684B1 (ko) | 반도체 메모리 장치의 프로그램 방법 | |
CN114187956B (zh) | 存储器预充电时长边界的测试方法、装置、设备及存储介质 | |
JP2008052808A (ja) | 不揮発性半導体記憶装置及びそのデータの読出方法並びにメモリカード | |
CN114639434B (zh) | 存储芯片的测试方法、装置、设备及存储介质 | |
CN111951869B (zh) | 一种非易失存储器读处理方法及装置 | |
CN111951865B (zh) | 一种非易失存储器读处理方法及装置 | |
CN111951860B (zh) | 一种非易失存储器写处理方法及装置 | |
WO2023155284A1 (zh) | 存储芯片的测试方法及其装置 | |
EP4258266A1 (en) | Test method for memory chip and device therefor | |
KR20210080987A (ko) | 메모리 장치 및 메모리 장치의 동작방법 | |
CN111951854B (zh) | 一种非易失存储器写处理方法及装置 | |
CN111951852A (zh) | 一种非易失存储器处理方法及装置 | |
CN110634523A (zh) | 一种非易失存储器处理方法及装置 | |
CN110634527B (zh) | 一种非易失存储器处理方法及装置 | |
CN116580750B (zh) | 存储器的工艺缺陷筛选方法、装置、电子设备和存储介质 | |
CN110634525B (zh) | 一种非易失存储器处理方法及装置 | |
CN110718256B (zh) | 一种非易失存储器处理电路及方法 | |
CN110634521B (zh) | 一种非易失存储器处理方法及装置 | |
CN110634524A (zh) | 一种非易失存储器擦除方法及装置 | |
CN110718258B (zh) | 一种非易失存储器处理电路及方法 | |
CN111951862A (zh) | 一种非易失存储器擦除处理方法及装置 | |
CN110634519B (zh) | 一种非易失存储器处理方法及装置 | |
CN109215717B (zh) | Nand型浮栅存储器的读取方法及装置 | |
CN110634522A (zh) | 一种非易失存储器擦除方法及装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
CB02 | Change of applicant information | ||
CB02 | Change of applicant information |
Address after: Room 101, Floor 1-5, Building 8, Yard 9, Fenghao East Road, Haidian District, Beijing 100094 Applicant after: Zhaoyi Innovation Technology Group Co.,Ltd. Applicant after: XI'AN GEYI ANCHUANG INTEGRATED CIRCUIT Co.,Ltd. Address before: 100083 12 Floors, Block A, Tiangong Building, Science and Technology University, 30 College Road, Haidian District, Beijing Applicant before: GIGADEVICE SEMICONDUCTOR(BEIJING) Inc. Applicant before: XI'AN GEYI ANCHUANG INTEGRATED CIRCUIT Co.,Ltd. |
|
GR01 | Patent grant | ||
GR01 | Patent grant |