CN1745432A - 用于非易失性存储器的错误恢复 - Google Patents

Abstract

本发明提供一种用于边缘(marginal)非易失性存储器单元上的错误恢复技术。因为边缘存储器单元具有一小于零伏的电压阈值(VT)，所以边缘存储器单元是不可读的。通过对邻近的存储器单元施加偏压，将转移(shift)所述边缘存储器单元的电压阈值，使得其为一正值。接着可确定所述边缘存储器单元的VT。所述技术适用于二进制和多状态存储器单元。

Description

用于非易失性存储器的错误恢复

技术领域

本发明涉及非易失性可擦除可编程存储器的编程，且更特定地说涉及一种用于恢复来自不可读非易失性存储器单元的数据的技术，所述技术将增加存储器单元的可靠性和寿命。

背景技术

存储器和存储技术是能促进信息时代发展的关键技术领域之一。随着因特网、万维网(World Wide Web，WWW)、无线电话、个人数字助理(PDA)、数码相机、数码摄录像机、数字音乐播放器、计算机、网络等的高速发展，不断需要更好的存储器和存储技术。

一种特别类型的存储器为非易失性存储器。非易失性存储器甚至当电源被移除时也保留其存储器或存储状态。一些非易失性可擦除可编程存储器类型包括闪存、EEPROM、EPROM、MRAM、FRAM、铁电性和磁性存储器。一些非易失性存储产品包括闪盘、压缩闪存(CF)卡、多媒体卡(MMC)、安全数字(SD)卡、闪存PC卡(例如ATA闪存卡)、智慧卡、个人标记(P-Tag)和记忆棒。

一种广泛使用的半导体存储器存储单元类型为闪存存储器单元。某些浮栅存储器单元类型包括闪存、EEPROM和EPROM。存在其它类型的存储器单元技术，如上文提及的那些技术。诸如闪存的浮栅存储器单元仅作为一实例来论述。通过适当的修改此申请案中的论述也可应用于除了浮栅技术之外的其它存储器技术。

存储器单元被配置或编程为一所需的配置状态。具体而言，将电荷置于闪存存储器单元的浮栅或从闪存存储器单元的浮栅移除电荷以将所述单元设为两个或两个以上存储状态。一个状态为编程状态且另一状态为擦除状态。闪存存储器单元可用于代表至少两个二进制状态，0或1。闪存存储器单元还可存储两个以上的二进制状态，如00、01、10或11。此单元可存储多个状态且可称为多状态存储器单元、多级或多位存储器单元。这允许制造更高密度的存储器而不增加存储器单元的数目，因为每个存储器单元可代表一个以上的单位(single bit)。所述单元可具有一个以上的编程状态。例如，对于能代表两位的存储器单元来说，将存在三个编程状态和一个擦除状态。

尽管非易失性存储器已获得成功，但这种技术仍需改进。需要改进这些存储器的密度、性能、速度、耐用性和可靠性。还需要减少功率消耗并减少存储每一位的成本。非易失性存储器的一个方面是用于恢复来自不可读或边缘可读的存储器单元的数据的技术。

应了解，需要改进用于操作存储器单元的电路和技术。

发明内容

本发明涉及一种用于边缘非易失性存储器单元上的错误恢复技术。因为边缘存储器单元的电压阈值(VT)小于零伏，所以边缘存储器单元是不可读的。通过对邻近的存储器单元加偏压将转移边缘存储器单元的电压阈值，使得其是一正值。接着可确定所述边缘存储器单元的VT。所述技术适用于二进制和多状态存储器单元。

在典型的或标准的读取模式期间，可在邻近存储器单元的字线上使用一第一VREAD电压对所述邻近存储器单元进行偏压。然而，当需要在恢复读取模式下恢复来自一边缘存储器单元的数据时，在邻近存储器单元的字线上施加一第二VREAD电压。此第二VREAD电压不同于所述第一VREAD电压。为了下移(shft down)所述VT，所述第二VREAD电压高于所述第一VREAD电压。使用偏压技术，还可通过使用低于第一VREAD电压的VREAD电压上移(shift up)VT。根据第一与第二VREAD电压之间的差异的幅值，可能确定所述边缘存储器单元的VT上移了多少，以此知道VT的值。接着，将知道存储在边缘存储器单元中的数据。

这种技术基于邻近的字线(WL)与浮栅(FG)的耦合效应的原理。在前几代技术中，由于更大的特征和空间，这种耦合是可以忽略的。由于按比例缩放，本发明利用此种耦合来恢复数据。

恢复了边缘存储器单元中的数据之后，可将所述数据移到另一存储器单元，且可映射所述边缘存储器单元，使其在以后不被使用。在本发明的另一实施例中，如果存在一坏的存储器单元，那么发现有坏存储器单元处的整个区块将被移到另一位置，且以后将不再使用所述区块。

在一特定实施例中，本发明涉及一种操作一包括提供一以NAND结构组织的存储器单元串的存储器集成电路的方法。

选择从其中读取数据的串中的第一存储器单元。将一VWL电压置于所述第一存储器单元的一字线上。在一实施例中，VWL是接地的。对于一存储器单元标准读取模式而言，将第一VREAD电压置于与第一存储器单元邻近的第二存储器单元的一字线上。对于一存储器单元恢复读取模式而言，将一第二VREAD电压置于所述第二存储器单元的字线上，其中所述第二VREAD电压不同于第一VREAD电压。从第一存储器单元读取数据。

在一实施例中，所述第二VREAD电压高于或低于所述第一VREAD电压。在另一实施例中，第二VREAD电压低于第一VREAD电压。VWL电压约为零伏。在一实施例中，第一VREAD电压的电压范围为从约4伏到约5伏。在另一实施例中，第一VREAD电压的电压范围为从约3伏到6伏。在其它实施例中，第一VREAD电压可小于3伏或大于6伏。第二VREAD电压至少比第一VREAD电压高或低约0.25伏。对于所述存储器单元恢复读取模式而言，所述技术可进一步包括将第二VREAD电压置于一也邻近于所述第一存储器单元的第三存储器单元的一字线上，其中所述第二VREAD电压不同于第一VREAD电压。可使用一存储装置的控制器实施本发明。

通过考虑以下详细描述和附图，本发明的其它目标、特征和优点将变得显而易见，其中所有图中类似的参考符号代表类似的特征件。

附图说明

图1说明一非易失性大容量存储存储器类型，其中当将其与主机电子系统连接时，可利用本发明的各个方面。

图2为图1的存储器块的方框图，其中实施了本发明。

图3显示一NOR闪存单元的图式。

图4显示一NAND闪存单元串的图式。

图5显示一NAND存储器单元阵列。

图6显示一浮栅存储器单元。

图7显示一NAND存储器阵列串的横截面。

图8显示一NAND串存储器单元和一个待读取或检验的单元的电路图。

图9显示一NAND串存储器单元的横截面和所述串中的一待读取或检验的存储器单元与邻近单元之间的耦合电容。

具体实施方式

图1显示一大容量存储存储器系统11，其中实施了本发明的各个方面。所述大容量存储系统与一主机电子系统(诸如一计算机系统)的系统总线13连接。电子系统的某些实例包括计算机、膝上型计算机、手持式计算机、掌上型计算机、个人数字助理(PDA)、MP3和其它音频播放器、数码相机、摄像机、电子游戏机、无线和有线电话装置、电话答录机、录音器、网络路由器，或可使用大容量存储存储器系统的任何其它系统。

主机电子系统具有一总线13、中央处理器15、一些易失性存储器17和一提供与输入输出装置或电路连接的电路19。输入输出装置的一些实例为键盘、监视器、调制解调器等。存储器系统11功能上包括一存储器块21和一控制器23，所述存储器块21具有一闪存存储器单元(有时称为闪存EEPROM单元)阵列和相关联的解码器和控制电路。所述控制器通过地址总线25、控制状态总线27、两位(例如)串行写入数据线29和两位(例如)串行读取数据线31与存储器块21连接。所述控制器与所述存储器之间的数据线可根据实施情况以串联或并联的方式传递信息。

可在单个集成电路上实施存储器块21和控制器23及存储器系统11的其它部分。集成电路有时称作芯片。或者，可使用两个或两个以上集成电路芯片形成存储器系统11。例如，控制器23可位于专用的集成电路上且存储器21可位于一个或一个以上芯片上，其取决于所需的存储器的数量。例如，如果需要1千兆字节(GB)而使用256兆字节(MB)芯片，那么将需要四个256兆字节芯片。

此电子系统结构包括一与系统总线23连接的处理器或微处理器21，以及随机访问、主系统存储器25和至少一个或一个以上输入输出装置27，如键盘、监视器、调制解调器等。

易失性存储器17的实例为动态随机访问存储器(DRAM)和静态随机访问存储器(SRAM)。与易失性存储器相比，非易失性存储器甚至在将电源从装置移除后都能保留其存储状态。通常，这样的存储器为一使用磁性或光学技术具有兆字节、千兆字节或兆兆字节数据存储容量的磁盘驱动器。将此数据经检索进入所述系统易失性存储器25中用于当前处理，并可易于补充、改变或修正。

存储器系统11为一非易失性系统。本发明的一方面为在不牺牲非易失性、将数据擦除和重写到存储器的简便性、访问速度、低成本和可靠性的情况下，特定类型的半导体存储器系统取代磁盘驱动器。这可通过采用一个或一个以上电可擦除可编程只读存储器(例如，闪存或EEPROM)集成电路来实现。这种类型的存储器具有额外优点：需要较少功率来操作，和重量比硬盘驱动磁媒体存储器更轻，因此尤其适用于使用电池操作的便携式计算机。存储器系统11可永久地构建于其主机设备的计算机中或可包装于一与所述主机可移除地连接的小卡中。非易失性半导体存储器的一些实例包括闪盘、压缩闪存(TM)卡、智慧(TM)卡、个人标记(P-Tag)、多媒体卡、安全数字(SD)卡和记忆棒(R)。

美国专利第5,602,987号、美国专利第5,095,344号、美国专利第5,270,979号、美国专利第5,380,672号、美国专利第5,712,180号、美国专利第5,991,517号、美国专利第6,222,762号和美国专利第6,230,233号中进一步讨论了闪存EEPROM系统和非易失性单元及存储，所述专利连同此申请案中引用的所有其它参考文献以引用的方式并入本文中。美国专利第5,297,148号和第5,430,859号以及申请中的美国专利申请案第08/527,254号和第08/781,539号提供了一些存储器系统的背景和实施细节，其中可包括本发明的各个方面。这些专利和申请案也以引用的方式并入本文中。

一非易失性存储器系统将包括多个存储器单元，每个单元保持至少一位数据。还可使用多状态存储器单元，其将允许在每个单元中存储多位数据。例如，每一存储器单元可每单元存储两个、三个、四个、五个、六个、七个、八个或更多位数据。能存储多位数据的存储器单元也可称为多级单元。

图2更详细地显示存储器系统11的区块21。闪存或EEPROM单元的一阵列33被组织成行和列。一些类型的非易失性存储或存储器单元为闪存、EEPROM和EPROM，其都是浮栅型存储器单元。本发明的方面还可应用于其它类型的存储器，如相变(phase-change)单元、磁性单元(MRAM)、铁电单元(FRAM)、磁性铁电单元和许多其它单元。

存储器单元通常以行和列排列成阵列，但可处于其它配置。每一集成电路可存在多个阵列。通过行和列访问个别单元。用于所述存储器单元的两种不同组织结构为NOR和NAND配置。本发明适用于这些配置以及存储器单元的其它配置。

解码器35选择一条或一条以上由所述存储器系统地址总线25上一地址的一部分指定的行(字)线37。类似地，解码器39响应地址总线25上一地址的另一部分选择一条或一条以上列线41。将选定的行线和列线激励到特定的电压组以用于读取、编程或擦除被如此寻址的存储器单元。这些电压是通过行和列地址解码器35和39而施加的。通常，所述行线连接至一行存储器单元的控制栅极，且所述列线为源极/漏极扩散部分。对于编程和读取来说，解码器35和39同时选择单条行线和多条列线以用于编程或读取多个并联单元。

在编程期间，通过由数据寄存器43接收且暂时存储在写入缓冲器45中的输入数据块设置经选择列线的电压。在读取期间，在读取缓冲电路47中，将通过寻址单元和其列线的电流与通过经编程的参考单元49的线50中的电流相比较，其比较结果提供被以一种方式施加到数据寄存器43以输出线31中的读取数据的寻址单元状态。响应控制/状态总线27上的信号，通过控制逻辑51控制编程、读取和擦除操作。控制逻辑51也从数据寄存器43接收线53中的信号，其指示何时已检验数据块的所有位都被成功编程。

通常将单元阵列33划分为可一起寻址用于同时擦除的单元的页面或扇区。根据一个实施例，每一页面通常也包括足够的单元来存储与标准的磁盘驱动器扇区相同数目字节的用户数据，即512个字节，但可为另一大小。每一页面还包括额外数目的单元(且视情况为备用单元)来存储有关所述页面或存储于其中的用户数据的附加信息，其在一个实施例中总共为32个字节。附加信息与磁盘驱动器数据扇区的首标(header)相似。

图3显示一用于NOR配置的非易失性存储器单元的实例。在这个特定的NOR配置中，一选择或读取晶体管211与一存储器晶体管215在漏极线(DL)与源极线(SL)之间串联连接。所述漏极线有时也可称为单元的位线(BL)。所述读取晶体管具有一连接到行线(RL)或字线(WL)的栅极，且所述存储器晶体管具有一连接到控制栅极(CG)线的控制栅极。CG线可称为控制线或导引线。根据特定的实施或操作，漏极线与源极线可互换或交换。具体而言，所述图显示漏极线连接到读取晶体管且源极线连接到存储器晶体管。然而，在另一实施例中，源极线可连接到读取晶体管且漏极线可连接到存储器晶体管。

例如，如果将字“源极”保留为处于电势低于漏极的电极，那么在读取操作期间，连接到选择晶体管的漏极的线为漏极线，且连接到存储器单元晶体管的源极的线为源极线。对于编程来说，情况相反，其中将较高的电压施加到存储器单元侧以实现源极侧注入。

对于NOR存储器单元的阵列而言，多个NOR单元连接到漏极线(或源极线)。这通常称为所述阵列的列。所述列中的每一单元将具有一独立的字线或行线，其通常称为所述阵列的行。

在一实施例中，读取晶体管和存储器晶体管都是n型通道或NMOS型晶体管。然而，所述装置可为其它类型的晶体管，包括p型通道或PMOS型晶体管和其它晶体管。读取装置211可为不同于存储器装置215的装置类型。在一特定实施例中，所述存储器装置为一浮栅装置，如闪存、EEPROM或EPROM晶体管。然而，所述存储器装置可为另一类型的装置，如相变、NRAM、FRAM、磁性铁电、FeRAM、NROM、MNOS、SONOS或其它装置。

或者，NOR存储器的另一实施例仅包括存储器晶体管，而没有读取晶体管。此配置可更紧密，因为每一单元仅存在一个晶体管而非每一单元存在两个晶体管。

图4显示一NAND配置中的非易失性存储器单元。在所述NAND配置中，在漏极线(DL)与源极线(SL)之间，在漏极选择装置315与源极选择装置319之间存在多个串联连接的存储器晶体管311。此为一存储器单元列，且多列这些单元可用于形成一NAND存储器单元阵列。存储器单元列有时称为NAND链(chain)或NAND串(string)(或有时称为“区块”)。在一特定实施例中，一NAND链中至少存在十六个存储器单元。每串可存在任意数目的单元，如8个、32个、48个、64个或更多。每一存储器晶体管具有一连接到个别字线(WL)的栅极。所述字线可标记为WL1到WLn，其中n为一特定列中存储器单元的数目。漏极选择装置具有一连接到漏极选择线(DSEL)的栅极，且源极选择装置具有一连接到源极选择线(SSEL)的栅极。根据特定实施例，漏极线可与源极线互换或交换。

在一实施例中，源极选择晶体管、漏极选择晶体管和存储器晶体管为n型通道或NMOS型晶体管。然而，所述装置可为其它类型的晶体管，包括p型通道或PMOS型晶体管和其它晶体管。漏极选择装置和源极选择装置可为不同于存储器装置311且互不相同的装置类型。在一特定实施例中，所述存储器装置为一浮栅装置，如闪存、EEPROM或EPROM晶体管。然而，所述存储器装置可为另一类型的装置，如相变、NRAM、FRAM、磁性铁电、FeRAM、NROM、MNOS、SONOS或其它装置。

图5显示NAND存储器单元的阵列。其为n行和m列存储器单元，其中n和m为正整数。每列具有连接到字线WL0到WLn的n个存储器单元。存储器单元列标记为BL0到BLn。每列具有n个存储器单元，其连接在一漏极选择装置与一源极选择装置之间。且所述漏极选择装置和源极选择装置依次连接到漏极线(DL)或位线(BL)和源极线(SL)。所述漏极选择装置的栅极连接到漏极选择线(DSEL)，且所述源极选择装置的栅极连接到源极选择线(SSEL)。可通过使用适当的字线和位线并对这些线施加适当的电压来访问一特定单元或选定单元。

例如，通常读取一NAND串的选定存储器单元，将0伏的电压施加到选定单元的字线和控制栅极，并将一VREAD电压施加到所述NAND串中的其它存储器单元的字线和控制栅极。

图6显示一代表性浮栅非易失性存储器装置，其可用于任何先前描述的存储器单元和阵列中。在美国专利第5,991,517号中可找到浮栅装置的进一步描述。所述浮动存储器单元具有一漏极(D)、源极(S)、控制栅极(CG)和浮栅(FG)。

简单地说，非易失性存储器单元为甚至当移除电源时仍保留其存储状态的存储器单元。浮栅类型存储器单元的某些实例包括闪存、EEPROM(也称为E2或E平方)和EPROM。闪存和EEPROM单元是电可擦除的和电可编程的。EPROM单元是电可编程的，且可使用紫外(UV)光来擦除。可通过使适当节点经受高电压而编程或擦除一浮栅装置。这些高电压导致电子被添加到所述浮栅或从所述浮栅移除，此将调节所述浮栅装置的阈值电压或VT。一些用于使电子移动到浮栅或从浮栅移走的物理机制为热电子注入或富勒-诺得汉穿隧(Fowler-Nordheim tunneling)。

用于编程所述装置的高电压有时称为VPP电压，且用于擦除所述装置的高电压有时称为VEE电压。所述VPP电压将根据处理技术和特定的实施例而变化。在一特定实施例中，VPP的范围为从约6.5伏到约20伏。在某些特定实施例中，VPP的范围为从12伏到18伏。所述VEE电压将根据处理技术和特定实施例而变化。在一特定实施例中，VEE的范围为从约12伏到约25伏。在某些特定实施例中，VEE的范围为从12伏到15伏。在某些实施例中，可通过如电荷泵或其它电压产生器电路的芯片上电路产生编程电压，且在其它实施例中，可从集成电路外部的电压源提供编程电压。

所述浮栅非易失性存储器装置可存储单位(0或1)或多位(例如两位：00、01、10和11，或三位：000、001、010、011、100、101、110和111，或四位：0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110和1111)。美国专利第5,991,517号进一步讨论了单位和多位(或多状态)单元的一些方面。简而言之，存储器单元将具有一擦除状态和一个或一个以上编程状态。

擦除状态是所述装置的VT使得所述装置对于从约接地电压到VCC的各电压而言均处于接通状态的时候。换句话说，擦除是指将所述浮栅装置配置为具有(例如)0伏或更低的VT(阈值电压)。当被擦除时，所述浮栅晶体管传导电流。可将一集成电路的所有浮栅单元初始化为擦除状态。另外，在一实施例中，在可编程所述存储器单元前需要将其擦除。

通过从浮栅晶体管的浮栅移除电子而发生擦除。进行此操作的一种技术为将控制栅极接地并将VEE电压置于漏极或源极或两者。VEE电压吸引来自浮栅的带负电的电子，因为它们被吸引到正电压。通常，通过电子穿隧出所述浮栅而发生擦除。擦除所述装置所花费的时间取决于各种因素，包括控制栅极电压与施加到源极或漏极的VEE电压之间的电压幅值差。一般地说，电压差越大，所述装置变为擦除状态将越快，因为电子将被更强地吸引到VEE电压。然而，需要选择VEE电压使得其不会损坏所述单元并还允许擦除选定单元，而不干扰邻近的和其它存储器单元(在一阵列中时)的存储状态。

当仅存储一个位时，除擦除状态外，所述浮栅装置将仅具有一个编程状态。出于此应用目的，单一位单元的编程状态通常是在所述装置的VT高于一指定正值时。

对于多状态单元来说，将VT设置为指示其处于特定状态的特定电压电平。换句话说，根据经编程的VT状态，这将指示一经特定存储的二进制值。对于两位存储器单元的实例来说，1伏加或减0.25伏的VT可指示01二进制状态。2伏加或减0.25伏的VT可指示11二进制状态。且3伏加或减0.25伏的VT可指示10二进制状态。在这个实例中，使用葛莱码(Gray coding)使得随着状态的改变每次仅改变一位。在其它实施方案中，可使用其它编码技术。

通过将电子添加到所述浮栅晶体管的浮栅而发生编程。一般地说，进行此操作的一种技术是将VPP置于控制栅极并将接地电压置于漏极或源极或两者。所述VPP电压将带负电的电子吸引到所述浮栅中，因为它们被吸引到正电压。

使用这种技术，所述电子穿隧到所述浮栅中。一般地说，另一种技术是将VPP电压置于控制栅极并使电流流过所述浮栅装置的沟道区域(如将6伏电压置于漏极并使源极接地)。接着，将吸引来自所述电流的热电子并将其嵌入所述浮栅中。

更特定地说，为了编程存储器单元，存在两种机制：穿隧和热电子注入。对于多状态编程而言，每个写入操作包括一序列程序脉冲，每个程序脉冲之后为一检验操作。通常每个程序脉冲期间的控制栅极电压上升到比先前脉冲期间的控制栅极电压更高的电平。为了增加性能，第一组脉冲可具有较大的步长，其中一步为一个脉冲的峰压与先前脉冲的谷压(pick voltage)之间的差异。第一组脉冲处于一粗编程相位。与前一粗程序脉冲相比，一良好编程相位可开始于一快退步长(step backed)的第一良好程序脉冲，且良好编程步长将基本上小于粗编程步长。检验电平是在每一检验相位期间施加到控制栅极的电压。粗编程检验电压小于良好编程检验电压，使得假设在粗编程期间步长较大将不会过冲最终的VT目标。良好编程级的检验电压取决于所述单元待编程为的状态，或换句话说是取决于数据。通过中止控制栅极或位线电压或两者的传送，或通过将所述单元的编程源极电压提高到一足够高的电压以通过利用主体效应和经降低的漏极到源极的电压抑制额外编程，来将达到良好编程检验电压的每一单元锁定而不能编程。

通道热电子注入具有热电子产生和热电子注入。为产生热电子，需要一较大的横向电场。这由一较高的漏极到源极的电压而提供。为将所述热电子注入到所述浮栅，使用一较大的垂直电场。此电场由控制栅极电压提供，所述控制栅极电压反过来又将其电压的部分耦合到所述浮栅。在漏极侧注入中，热电子注入所需的高垂直场具有降低产生热电子所需的高横向电场的副作用。源极侧注入不会碰到这个两难问题，且因此更为有效。在源极侧和漏极侧注入中，需要一散射机制来转向横向通过所述通道行进的电子动量，使得一些幸运的电子被垂直散射向所述浮栅。因为大多数热电子将具有一帮助它们克服硅和二氧化硅能量障碍的动量，除源极侧注入的提高的效率外，作为这个单元的一创新特征的正常热电子碰撞可增加编程效率。不再需要将所述热电子散射到一将帮助它们克服硅和二氧化硅能量障碍的方向中。

如在NAND技术中所使用，用于编程的另一机制为富勒-诺得汉穿隧。但要使用穿隧通常需要放弃先前讨论机制的潜在益处。穿隧与热电子注入相比一般很慢。在穿隧的情况下，必须通过花费更多的外围编程区块并行编程更多单元来维持性能。

在每个编程脉冲期间，将所述漏极电压维持在一范围为约3伏到6伏的恒定值。用于第一编程脉冲的控制栅极电压将具有某些需被特征化的正初值，且其甚至可在所述场中被适当确定。转移栅极电压为一想象为在从约6伏到10伏范围内的常数。将选择栅极或字线电压想象为在从约3伏到10伏的范围内。选择晶体管的阈值电压优选是尽可能高的，使得操作的选择栅极电压尽可能高。这因为用于最有效源极侧注入的最佳选择栅极电压小于比所述选择栅极阈值电压高的电压。应注意，对于读取或检验操作而言所述两条位线的作用相反，其中邻近所述浮栅的位线是源极。在这个命名习惯中，源极为与漏极相比具有较低电压的电极。可通过一限流器来适当控制用于编程的源极电压，使得瞬时编程电流不超过某一指定值。

通过跨过穿隧电介质(其是浮栅与通道区域之间的栅极氧化物)的电场幅值来确定电荷移到或移出所述浮栅的运动：一般地说，所述控制栅极或所述浮栅与所述源极之间的电压差越高，转移所述浮栅中的电荷就越高。编程所述装置的所花费的时间取决于各种因素，包括控制栅极上的VPP电压之间的电压幅值差。在编程期间应注意，控制栅极电压无需正好处于VPP。VPP为一特定电荷泵的恒定电压输出。然而，所述控制栅极电压有时可在VPP上下作些微变化，其取决于如VPP泵上的负荷和施加在所述装置的源极和漏极上的电压的因素。

一般地说，电场越大，所以装置变成编程状态就越快，因为电子将被更强地吸引到VPP电压。然而，需要选择最大编程控制栅极电压和最大编程漏极电压，使得它们不损坏单元且也允许编程选定单元，而不干扰相同控制线、位线或字线上的邻近和其它存储器单元(在一阵列中时)的存储状态。此外，当所述单元为一多状态单元时，需要选择VPP电压以在编程所述装置过程中允许足够好的分辨率以达到所要的VT。例如，可以脉冲的形式施加所述VPP电压，使得所述装置不会被过度编程(即，编程到一高于它们意欲的VT电平的VT电平)。

通常，在二进制NAND存储器中，当读取位时，所述位上的WL电压为0伏。其被硬线连接到0伏。且因此，检测到具有小于0伏的VT的位是不可行的。因为不能测量负的VT，所以就无法使用边缘读取模式。如众所周知的，所述边缘读取对于确保存储器单元的可靠性非常有用。在一多状态或多级(MLC)NAND闪存存储器中，也以0伏的字线电压读取“10”状态，且类似于二进制的情况，所述字线被硬线连接到0伏。无法检测或确定具有小于0伏的VT的位。对于多状态NAND而言，需要适当地检测所述存储器单元的校正边缘以提供一高度可靠的系统。

本发明是使用一字线与浮栅的耦合效应来实现边缘读取。

图7显示一通常具有十六个NAND单元或三十二个NAND单元的典型的NAND存储器阵列串的一横截面。然而，在其它特定实施例中，所述NAND串中可存在任意数目的存储器单元。例如，在一单个NAND串中可以存在4个、8个、10个、14个、20个、24个、36个、40个、48个、64个、88个、128个或更多单元。

所述NAND串具有形成于一p型井713中的存储器单元709，在其它技术中，可通过在一硅晶圆上沉积一外延层而形成所述p型井。所述P型井在一形成于一P型基底705上的n型井715中形成。所述基底为一硅晶圆。所述存储器单元为浮栅存储器单元，每一单元具有一多晶硅控制栅极(字线)、一在所述控制栅极之下的多晶硅浮栅和所述p型井中的扩散区域716。连接到所述存储器单元晶体管的字线被标记为WL0、WLn-1、WLn+1等。

所述NAND单元串的一端为一漏极选择晶体管(标记为SGD)且另一端为源极选择晶体管(标记为SGS)。所述SGS晶体管位于所述NAND串的存储器晶体管WL与源极线719之间。且SGD晶体管位于存储器单元与位线722之间。位线通过导体、通道和触点向上连接到金属1位线(BL)。区域729为一具有二氧化硅的区域。图7出于说明的目的而显示了一NAND阵列的一个横截面的实例。对于一NAND阵列而言，存在很多可能的横截面配置，且本发明的原理经过任何必要的修改后也可应用到这些其它配置中。

图8显示一NAND串的存储器单元和一个待读取或检验的单元802的电路图。所述图式显示读取操作期间的偏压条件以及程序检验操作期间的偏压条件。在读取操作期间，对一待读取的存储器单元802的字线(WLn)施加0伏的Vwl电压。对NAND串中的其它单元的字线施加通常为4伏或5伏的Vread电压以打开所述单元，而不考虑状态——是编程状态或是擦除状态。在这些偏压条件下，我们可以确定存储器单元802的VT是大于或是小于0伏。

类似地，在程序检验操作期间，对待读取的存储器单元802的字线(WLn)施加Vverify电压，同时对所述NAND串的其它字线施加与用于读取操作的Vread电压相同的Vread电压。注意到周围或附近单元上的WL电压对于读取和检验操作而言是相同的。在Vwl与Vverify之间的电压差确保了在编程期间的合适的边缘。

图9显示一NAND串的存储器单元一横截面和所述串中的一待读取或检验的存储器单元802与邻近单元之间的耦合电容905和907。随着因为处理技术和光刻技术的改进使装置按比例缩小，所以耦合电容的效应将变得更大，因为氧化物的厚度(即，电容器极板之间的距离)变得更薄。事实上，在待读取或检验的选定存储器处的部分测量浮栅电压被耦合到来自邻近字线的存储器单元。

当读取选定存储器单元(WLn)时，通过存储在其浮栅上的电荷数量确定其阈值电压或VT。但这也是邻近字线上的电压的函数，因为所述电压将耦合到所述浮栅。所以当使用不同的Vread电压时，经测量的VT分布将并行上移或下移。这就意味着通过改变Vread值，就可以在两个方向上“移动”所述经测量的VT分布，从而获得一检测不同边缘处的VT的方法，甚至对于具有小于0伏的VT的单元而言。这对于二进制和多状态存储器单元而言都是理想的。在一特定实施例中，当适当Vread电压在邻近存储器单元的字线上时，所述VT可约上移到约100毫伏。

在边缘读取操作期间，NAND存储器单元的一个问题是擦除单元的读取干扰。换句话说，当读取一特定存储器单元时，不知不觉地改变或“干扰”了其它擦除单元的VT。需要能检测一具有接近0伏的VT的单元。例如，如果一存储器单元的VT是(比如)-0.100伏，那么其将导致失效。如果我们能早在测试期间就能检测到这些单元，那么就可以采取校正措施且避免了错误。现在通过使用上述原理，我们可施加一不同的Vread电压，不同于正常的读取和检验期间使用的Vread，接着可检测这些位。例如，如果对NAND串中的所有其它字线(除选定单元外)施加-1伏的Vread，那么边缘单元将表现出具有更高的VT，且因此我们可检测到它们。下文描述了一种实践方法。

在读取清除(scrub)期间，代替使用正常的Vread，发出特定命令以将所述装置置于测试模式中，其中允许不同的Vread电压。因此，使用这种方法可检测到具有较差边缘且接近失效的位。在美国专利第5,532,962号中更加详细地描述了清除，其以引用的方式并入本文中。

以下为一种错误恢复方法：在正常的读取期间，当遇到两位错误校正码(ECC)错误时(例如，对于二进制NAND而言)，改变Vread电压以恢复所述数据。用于Vread的典型电压将高于约4.5伏到约5.5伏，因为此为打开所述装置所需的电压。如果需要上移所述VT，那么Vread的电压范围可从(例如)5伏到9伏。如果需要下移所述VT，那么Vread的电压范围可从(例如)5伏到2伏。

当改变Vread时，在大多数情况下将恢复所述失效的位的至少一个或两个。通过改变所述Vread，所述存储器单元的VT将转移约100毫伏，这归因于来自邻近存储器单元的电容耦合效应。

在一特定实施例中，恢复数据之后，具有存储器单元错误的整个区块的数据被拷贝到另一位置。将所述区块标记为坏的。这样做是因为可能存在被实际降级的所述区块中的某些其它存储器单元或位。

可在所述存储器的控制器中的存储系统中实施错误恢复技术。例如，在使用期间，所述控制器通过上述VT转移(shift)技术检测边缘单元并恢复来自这些单元的数据。一旦恢复所述数据，即将所述单元标记为坏的，并找到其它存储器单元来放置所述数据。所述数据移动到的其它存储器单元可为备用的或多余的单元，或可为所述存储器集成电路的其它存储器单元。

还可在测试装置期间使用所述技术来提高良好晶粒数目的合格率。例如，一特定存储器集成电路可具有一些边缘单元。本发明的技术将用于映射这些坏的单元以防止使用它们，且将在它们的位置中使用其它备用的或多余的单元。

VT转移恢复技术可与如ECC的其它存储器单元错误恢复技术结合使用。VT转移恢复可在ECC不能恢复来自边缘存储器单元的数据的情况下使用。使用VT转移恢复技术，将大大提高一存储系统的寿命和可靠性。当ECC或另一技术无效时将提供一额外恢复技术。

以下是另一改进：如图8和图9中所示，为转移一选定存储器单元的VT，仅需将所述两条邻近字线上的Vread调节到所述选定存储器单元。其它字线上的Vread并不重要。因此，仅改变两条邻近字线的Vread而非改变所述NAND串上的每隔一字线的Vread可更为有效。这可以减少额外的读取干扰或维持足够的顶部空间(head room)来打开其它单元。

所呈现的本发明的这些描述是出于说明和描述目的。这并不意欲其是详尽的或将本发明限制为所描述的精确形式，根据上述教示可进行很多修改和变化。选择和描述所述实施例以最佳地解释本发明的原理和其实际应用。此描述将使所属领域的技术人员能以各种实施例最佳利用和实践本发明，并作出适于一特定用途的各种修改。本发明的范围由上述权利要求书界定。

Claims (13)

1.一种操作一存储器集成电路的方法，其包括：

提供一以NAND结构组织的存储器单元串；

选择所述串中的一第一存储器单元以从其中读取数据；

将一VWL电压置于所述第一存储器单元的一字线上；

对于一存储器单元标准读取模式，将一第一VREAD电压置于一邻近于所述第一存储器单元的第二存储器单元的一字线上；

对于一存储器单元恢复读取模式，将一第二VREAD电压置于所述第二存储器单元的所述字线上，其中所述第二VREAD电压不同于所述第一VREAD电压；和

从所述第一存储器单元读取数据。

2.根据权利要求1所述的方法，其中所述第二VREAD电压高于所述第一VREAD电压。

3.根据权利要求1所述的方法，其中所述第二VREAD电压低于所述第一VREAD电压。

4.根据权利要求1所述的方法，其中所述VWL电压约为零伏。

5.根据权利要求1所述的方法，其中所述第一VREAD电压位于一从约4伏到约5伏的电压范围内。

6.根据权利要求1所述的方法，其中所述第二VREAD电压比所述第一VREAD电压至少高约0.25伏。

7.根据权利要求1所述的方法，其进一步包括：

对于所述存储器单元恢复读取模式，将所述第二VREAD电压置于一也邻近于所述第一存储器单元的第三存储器单元的一字线上，其中所述第二VREAD电压不同于所述第一VREAD电压。

8.一种存储装置，其包括：

一存储器控制器，其致使选择所述NAND串中的一第一存储器单元以从其中读取数据，

致使将一VWL电压置于所述第一存储器单元的一字线上，

对于一存储器单元标准读取模式，致使将一第一VREAD电压置于一邻近所述第一存储器单元的第二存储器单元的一字线上，

对于一存储器单元恢复读取模式，致使将一第二VREAD电压置于所述第二存储器单元的所述字线上，其中所述第二VREAD电压不同于所述第一VREAD电压，和

致使从所述第一存储器单元读取数据。

9.根据权利要求8所述的存储装置，其中所述第二VREAD电压高于所述第一VREAD电压。

10.根据权利要求8所述的存储装置，其中所述第二VREAD电压低于所述第一VREAD电压。

11.根据权利要求8所述的存储装置，其中所述VWL电压约为零伏。

12.根据权利要求8所述的存储装置，其中所述第一VREAD电压位于一从约4伏到约5伏的电压范围内。

13.根据权利要求8所述的存储装置，其中所述第二VREAD电压比所述第一VREAD电压至少高约0.25伏。

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