JP4751035B2 - 半導体集積回路及び昇圧回路 - Google Patents
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Description
ウエルキャパシタは、半導体基板上に形成されたウエル上にゲート絶縁膜を介して形成されたゲート電極を備え、このウエルに電圧を印加することでゲート絶縁膜直下に蓄積層を形成し、この蓄積層とゲート電極との間の容量を利用するキャパシタである。
本発明は、この点に鑑み、キャパシタの周辺で生じる寄生容量による特性の低下を防止することを目的とする。
図1は、本発明の第1の実施の形態が適用され得るNANDセル型EEPROMのブロック構成を示す。メモリセルアレイ101は後述するように、不揮発性のメモリセルを直列接続したNANDセルを配列して構成される。このメモリセルアレイ101のビット線データをセンスし、或いは書き込みデータを保持するためにセンスアンプ兼データラッチ102が設けられている。
図5に示すように、NANDセルは、p型シリコン基板11の素子分離絶縁膜12で囲まれた領域に形成されている。各メモリセルは、p型半導体基板11にゲート絶縁膜13を介して浮遊ゲート14(141、142、・・・、148)が形成され、この上に層間絶縁膜15を介して制御ゲート16(161、162、・・・、168)が形成されて、構成されている。この浮遊ゲート14は、一例として、下層がポリシリコン層、上層がタングステンシリサイド(WSi)の2層構造で、その合計の厚さを185nm程度のものとすることができる。これらのメモリセルのソース、ドレイン拡散層であるn型拡散層19(190、191、・・・、1910)は、隣接するもの同士共有する形で接続され、これによりNANDセルが構成されている。
また、キャパシタ542の他方の端子nodeOUT2は、D型NMOSトランジスタ543のソース端子に接続されている。D型NMOSトランジスタ5433は、クロック信号/φをゲート信号として導通制御され、導通された場合に、端子nodeOUTの電位を強制的に電源電圧VCCにする。PMOSトランジスタ544は、同じくクロック信号/φをゲート信号として導通制御され、クロック信号/φが”L”のとき、端子nodeOUT2の電位をキャパシタC2及びC4の他端に供給する。NMOSトランジスタ545は、クロック信号/φをゲート信号として導通制御され、/φが”H”のとき、キャパシタC2及びC4の電位を接地電位に落とすためのものである。この動作により、キャパシタC2及びC4の他端に与えられるクロック信号/φ’の振幅は、元のクロック信号/φの2倍の2VCCとなる。
これを防止するため、この実施の形態では、キャパシタC1〜C4や、数段設けられたキャパシタ532、542として、MOSキャパシタでなく、図11に示すようなNウエルキャパシタを利用する。但し、数段に亘って設けられるキャパシタ532、542のうち、初段のキャパシタ(インバータ531、542の出力を直接受信するキャパシタ)は、特にウエルキャパシタである必要はなく、MOSキャパシタを用いても構わない。
ゲート電極23は、図4、5に示すメモリセルの浮遊ゲート14と同様、例えば下層をポリシリコン層、上層をタングステンシリサイド層とした、厚さ185nm程度の膜厚とすることができる。n型ウエル21には、コンタクト層21Cを介して第1配線層26が接続されている。この第1配線層26を介して、インバータ531又は541からクロック信号φ又は/φが供給される。n型ウエル21に電圧が印加されることでゲート絶縁膜22直下に蓄積層が形成され、この蓄積層とゲート電極23との間でキャパシタ532又は542の容量Cが形成される。
このMOSキャパシタに発生する主な寄生容量は、図14の等価回路図に示すように、電源線等の外部配線Loとゲート電極との間に発生する寄生容量Cmetal’と、チャネル領域の反転層とp型半導体基板11との間に発生する寄生容量Ccsである。寄生容量Ccsは、Cpnと同様、端子nodeINと接地電位との間に接続される容量となる。
図15及び図16中、第1の実施の形態と同様の構成要素については、同一の符号を付して詳細な説明は省略する。
この実施の形態は、昇圧回路内のキャパシタ532、542等、他のキャパシタと直列接続されるキャパシタにおいてウエルキャパシタを採用する点においては、第1の実施の形態と同様である。ただし、この実施の形態では、図15に示すように、第1配線層26が、ゲート電極23上を覆うように形成された延伸部26Eを備えている点で、第1の実施の形態と異なっている。
このように、この実施の形態によれば、外部配線Loとゲート電極23との間に発生する寄生容量を、回路の特性に悪影響を与えず、むしろ本来の容量Cの増加に当てることができるという効果が得られる。
Claims (2)
- 電源電圧を所定の昇圧電圧に昇圧する昇圧回路と、
接地電位が与えられ得る外部配線と
を備え、
前記昇圧回路は、
電源電圧端子と出力電圧端子との間に接続されるダイオード接続された電荷転送用トランジスタと、
第1の端子と第2の端子を備え前記電荷転送用トランジスタに前記第1の端子を接続された第1のキャパシタと、
前記第1のキャパシタの前記第2の端子にクロック信号を供給するように構成され第2のキャパシタを含むクロック信号供給回路と
を備え、
前記第2のキャパシタの少なくとも一部、及び前記第1のキャパシタは、半導体基板上に形成される半導体層と、この半導体層上に形成される誘電体層と、この誘電体層上に形成されるゲート電極とを備え、且つ、第1の電位と第2の電位との間で切り替わる信号を供給され且つ前記半導体層に接続される配線層が前記ゲート電極上を覆うように形成され、
前記外部配線は、前記第2のキャパシタの少なくとも一部、及び前記第1のキャパシタの上部に設けられ、
前記配線層は、前記ゲート電極と前記外部配線との間に設けられる
ことを特徴とする半導体集積回路。 - 電源電圧端子と出力電圧端子との間に接続されるダイオード接続された電荷転送用トランジスタと、
第1の端子と第2の端子を備え前記電荷転送用トランジスタに前記第1の端子を接続された第1のキャパシタと、
前記第1のキャパシタの前記第2の端子にクロック信号を供給するように構成され第2のキャパシタを含むクロック信号供給回路と、
前記クロック信号を供給する配線層と、
前記第1及び第2のキャパシタの上部に設けられ接地電位が与えられ得る外部配線と
を備え、
前記第1及び第2のキャパシタは、
半導体基板上に形成される半導体層と、
この半導体層上に形成される誘電体層と、
この誘電体層上に形成されるゲート電極と
を備え、
前記配線層は、前記クロック信号を前記半導体層に供給すると共に、前記配線層と前記ゲート電極との間の寄生容量が前記第1又は第2のキャパシタの容量と並列接続の関係となるよう、前記ゲート電極上を覆うように形成され、且つ
前記配線層と前記外部配線との間の寄生容量が、前記クロック信号の入力される端子と接地電位との間に接続された関係となるように形成される
ことを特徴とする昇圧回路。
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