JP6161267B2 - コンデンサ、およびチャージポンプ回路 - Google Patents

コンデンサ、およびチャージポンプ回路 Download PDF

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Description

本発明はコンデンサ、チャージポンプ回路、および半導体装置に関し、たとえばチャージポンプ回路を備えたフラッシュメモリに好適に利用できるものである。
従来より、フラッシュメモリには、メモリセルのデータを書き換えるための高電圧を生成するチャージポンプ回路が設けられている。チャージポンプ回路は、複数のダイオードおよび複数のコンデンサを含む。複数のダイオードは、たとえば、電源電圧のラインと出力端子との間に直列接続されている。各コンデンサの一方電極は、２つのダイオードの間のノードに接続されている。奇数段のダイオードに対応するコンデンサの他方電極は第１のクロック信号を受ける。偶数段のダイオードに対応するコンデンサの他方電極は第２のクロック信号を受ける。第１および第２のクロック信号が交互に「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、複数のダイオードのカソードの電圧が順次高くなり、高電圧が出力端子に出力される。
なお、特許文献１には、トランジスタ構造のコンデンサや、２重ゲート型トランジスタ構造のコンデンサが開示されている。また、特許文献２には、櫛形電極構造のコンデンサが開示されている。
特開２０１２-２３１７７号公報 特開２００８-１３０６８３号公報
このようなチャージポンプ回路では、複数のコンデンサの容量値を等しくする必要がある。また、出力端子に近いダイオードに対応するコンデンサには高電圧が印加されるので、そのようなコンデンサとして高耐圧コンデンサを使用する必要がある。たとえば、通常耐圧コンデンサを用いて、通常耐圧コンデンサと同じ容量値で耐圧が２倍の高耐圧コンデンサを得るためには、通常耐圧コンデンサを４つ使用する必要がある（図１参照）。したがって、チャージポンプ回路のレイアウト面積が大きくなるという問題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、本願のコンデンサでは、ウェル領域上に絶縁膜を介して第１および第２のポリシリコン層が積層される２重ゲート型トランジスタに似た構造のコンデンサの上にＭＩＭ（Metal Insulator Metal）構造のコンデンサが配置される。
一実施の形態によれば、レイアウト面積が小さなコンデンサおよびチャージポンプ回路を実現することができる。
本願の実施の形態１の比較例１となるチャージポンプ回路の構成を示す回路図である。 図１に示した２つのクロック信号の波形を示す図である。 図１に示した通常耐圧のコンデンサの構成を示す図である。 図１に示した高耐圧のコンデンサの構成を示す図である。 本願の実施の形態１の比較例２となるチャージポンプ回路に含まれる通常耐圧のコンデンサの構成を示す図である。 図５で説明したチャージポンプ回路に含まれる高耐圧のコンデンサの構成を示す図である。 本願の実施の形態１によるチャージポンプ回路の構成を示す回路図である。 図７に示した通常耐圧のコンデンサの構成を示す図である。 図８に示したコンデンサの構成を示す平面図である。 図８に示したコンデンサの構成を示す斜視図である。 図７に示した高耐圧のコンデンサの構成を示す図である。 図１１に示したコンデンサの構成を示す平面図である。 図１１に示したコンデンサの構成を示す斜視図である。 実施の形態１の変更例を示す図である。 本願の実施の形態２によるチャージポンプ回路の構成を示す回路図である。 図１５に示した高耐圧のコンデンサの構成を示す断面図である。 本願の実施の形態３によるチャージポンプ回路の構成を示す回路図である。 図１７に示した４つのクロック信号の波形を示す図である。 本願の実施の形態４によるマイクロコンピュータの構成を示すブロック図である。 図１９に示したフラッシュメモリの構成を示すブロック図である。 図２０に示した電源回路の構成を示すブロック図である。
本願の理解を容易にするために、実施の形態を説明する前に、比較例について説明する。
[比較例１]
図１は、本願の実施の形態１の比較例１となるチャージポンプ回路の構成を示す回路図である。図１において、このチャージポンプ回路は、複数（図では６個）のＮチャネルＭＯＳトランジスタＱ１〜Ｑ６、５個のコンデンサＣ１〜Ｃ５、５個のドライバＤＲ１〜ＤＲ５、および出力端子ＴＯを備える。
ＮチャネルＭＯＳトランジスタＱ１〜Ｑ６は、電源電圧ＶＤＤのラインと出力端子ＴＯとの間に直列接続される。トランジスタＱ１〜Ｑ６のゲートは、それぞれトランジスタＱ１〜Ｑ６のソースに接続されている。トランジスタＱ１〜Ｑ６の各々はダイオードとして動作し、そのゲートおよびドレインがダイオードのアノードとなり、そのソースがカソードとなる。ＮチャネルＭＯＳトランジスタＱ１〜Ｑ６の各々は、電荷を転送するために用いられる。
コンデンサＣ１〜Ｃ５の一方端子Ｔ１はそれぞれドライバＤＲ１〜ＤＲ５の出力クロック信号を受け、それらの他方端子Ｔ２はそれぞれトランジスタＱ１〜Ｑ５のソースに接続される。コンデンサＣ１〜Ｃ３の各々は通常耐圧のコンデンサであり、コンデンサＣ４，Ｃ５の各々は高耐圧のコンデンサである。
クロック信号ＣＬＫ２は、奇数番のドライバＤＲ１，ＤＲ３，ＤＲ５に与えられる。クロック信号ＣＬＫ１は、偶数番のドライバＤＲ２，ＤＲ４に与えられる。ドライバＤＲ１〜ＤＲ５の各々は、直列接続された偶数段（たとえば２段）のインバータを含むバッファであり、クロック信号ＣＬＫを対応のトランジスタＱのソースに伝達する。
クロック信号ＣＬＫ１とＣＬＫ２は、図２（ａ）（ｂ）に示すように、互いに相補な信号である。すなわち、クロック信号ＣＬＫ１，ＣＬＫ２の位相は、互いに１８０度ずれている。クロック信号ＣＬＫ１が「Ｈ」レベルになるとクロック信号ＣＬＫ２が「Ｌ」レベルになり、クロック信号ＣＬＫ１が「Ｌ」レベルになるとクロック信号ＣＬＫ２が「Ｈ」レベルになる。
次に、このチャージポンプ回路の動作について説明する。図１において、クロック信号ＣＬＫ１，ＣＬＫ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされると、コンデンサＣ１〜Ｃ５の容量結合によってトランジスタＱ１，Ｑ３，Ｑ５のソース電圧が低下し、トランジスタＱ２，Ｑ４のソース電圧が上昇する。これにより、電源電圧ＶＤＤのラインからトランジスタＱ１を介してコンデンサＣ１に電流が流れ、コンデンサＣ１が充電される。また、トランジスタＱ３，Ｑ５に電流が流れ、コンデンサＣ２，Ｃ４の電荷がそれぞれコンデンサＣ３，Ｃ５に転送される。
次に、クロック信号ＣＬＫ１，ＣＬＫ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされると、コンデンサＣ１〜Ｃ５の容量結合によってトランジスタＱ１，Ｑ３，Ｑ５のソース電圧が上昇し、トランジスタＱ２，Ｑ４のソース電圧が低下する。これにより、トランジスタＱ２，Ｑ４，Ｑ６に電流が流れ、コンデンサＣ１，Ｃ３の電荷がそれぞれコンデンサＣ２，Ｃ４に転送され、コンデンサＣ５の電荷が出力端子ＴＯに供給される。このような動作が繰り返され、出力端子ＴＯの電圧が徐々に上昇する。
出力端子ＴＯの電圧と目標電圧とがコンパレータ(図示せず)によって比較され、出力端子ＴＯの電圧が目標電圧以上になると、クロック信号ＣＬＫ１，ＣＬＫ２が遮断されてチャージポンプ回路の運転が停止される。出力端子ＴＯの電圧が目標電圧よりも低下すると、クロック信号ＣＬＫ１，ＣＬＫ２が供給されてチャージポンプ回路の運転が再開される。これにより、出力端子ＴＯの電圧は、目標電圧に維持される。
図３（ａ）は通常耐圧のコンデンサＣ１の構成を示す断面図であり、図３（ｂ）はコンデンサＣ１の構成を示す回路図である。図３（ａ）（ｂ）において、コンデンサＣ１は、コンデンサ素子１と、２つの端子Ｔ１，Ｔ２とを含む。コンデンサ素子１は、Ｐ型シリコン基板ＳＢの表面に形成されている。Ｐ型シリコン基板ＳＢの表面にＮ型ウェルＮＷが形成され、Ｎ型ウェルＮＷの表面上に第１絶縁層(図示せず)を介して電極ＥＬ１が形成されている。電極ＥＬ１は、第１ポリシリコン層ＰＳ１を用いて形成されている。
Ｎ型ウェルＮＷの表面のうちの電極ＥＬ１と対向する領域の周囲には環状の絶縁膜ＩＮＳが形成され、環状の絶縁膜ＩＮＳの周囲には環状のｎ型不純物拡散層ＮＤが形成されている。ｎ型不純物拡散層ＮＤの周囲は絶縁膜ＩＮＳで囲まれている。ｎ型不純物拡散層ＮＤは端子Ｔ１に接続され、電極ＥＬ１は端子Ｔ２に接続される。たとえば、端子Ｔ１は「Ｌ」レベル側に接続され、端子Ｔ２は「Ｈ」レベル側に接続される。
コンデンサ素子１は、ＭＯＳトランジスタと似た構造を持つ。コンデンサＣ１は、電極ＥＬ１とＮ型ウェルＮＷが対向している面積と、電極ＥＬ１とＮ型ウェルＮＷ間の距離と、絶縁層(図示せず)の誘電率とで決まる容量値を有する。コンデンサＣ２，Ｃ３の各々も、コンデンサＣ１と同じ構成である。コンデンサＣ１〜Ｃ３の容量値は同じである。
図４（ａ）は高耐圧のコンデンサＣ４の構成を示す断面図であり、図４（ｂ）はコンデンサＣ４の構成を示す回路図である。図４（ａ）（ｂ）において、コンデンサＣ４は、４つのコンデンサ素子２〜５と、２つの端子Ｔ１，Ｔ２を含む。コンデンサ素子２，３は、端子Ｔ１，Ｔ２間に直列接続される。コンデンサ素子４，５は、端子Ｔ１，Ｔ２間に直列接続される。コンデンサ素子２〜５の各々は、コンデンサＣ１と同じ構成である。
コンデンサ素子２，４のｎ型不純物拡散層ＮＤは、ともに端子Ｔ１に接続される。コンデンサ素子２，４の電極ＥＬ１とコンデンサ素子３，５のｎ型不純物拡散層ＮＤは互いに接続される。コンデンサ素子３，５の電極ＥＬ１は、ともに端子Ｔ２に接続される。たとえば、端子Ｔ１は「Ｌ」レベル側に接続され、端子Ｔ２は「Ｈ」レベル側に接続される。
このコンデンサＣ４は、理論的にはコンデンサＣ１と同じ容量値を有し、コンデンサＣ１の２倍の耐圧を有する。ただし、コンデンサ素子３，５のＮ型ウェルＮＷと接地電圧ＶＳＳのラインとの間にそれぞれ寄生容量６，７が存在するので、コンデンサＣ４の実際の容量値は理論値よりも小さくなる。したがって、コンデンサＣ４の容量値とコンデンサＣ１の容量値とを実際に等しくするためには、コンデンサ素子２〜５の各々の面積をコンデンサＣ１よりも大きくする必要がある。つまり、コンデンサＣ４の面積は、コンデンサＣ１の面積の４倍よりも大きくなる。コンデンサＣ５もコンデンサＣ４と同じ構成である。
[比較例２]
図５（ａ）は、実施の形態１の比較例２となるチャージポンプ回路に含まれる通常耐圧のコンデンサＣ７の構成を示す断面図であり、図５（ｂ）はコンデンサＣ７の構成を示す回路図である。
図５（ａ）（ｂ）において、コンデンサＣ７は、コンデンサ素子１０と、端子Ｔ１，Ｔ２とを含む。コンデンサ素子１０は、Ｐ型シリコン基板ＳＢの表面に形成されている。Ｐ型シリコン基板ＳＢの表面にＮ型ウェルＮＷとＰ型ウェルＰＷが形成されている。Ｎ型ウェルＮＷの表面上に第１絶縁層(図示せず)を介して電極ＥＬ１が形成され、電極ＥＬ１上に第２絶縁層(図示せず)を介して電極ＥＬ２が形成されている。電極ＥＬ１は第１ポリシリコン層ＰＳ１を用いて形成され、電極ＥＬ２は第２ポリシリコン層ＰＳ２を用いて形成されている。すなわち、ウェル領域上方に絶縁膜を介して積層された第１および第２のポリシリコン層を用いて積層型容量が形成されている。
Ｎ型ウェルＮＷの表面のうちの電極ＥＬ１と対向する領域の周囲には環状の絶縁膜ＩＮＳが形成され、環状の絶縁膜ＩＮＳの周囲には環状のｎ型不純物拡散層ＮＤが形成されている。ｎ型不純物拡散層ＮＤの周囲は絶縁膜ＩＮＳで囲まれている。また、Ｐ型ウェルＰＷの表面にｐ型不純物拡散層ＰＤが形成され、ｐ型不純物拡散層の周囲には絶縁膜ＩＮＳが形成されている。ｐ型不純物拡散層ＰＤには、接地電圧ＶＳＳが与えられる。
コンデンサ素子１０は、２つのコンデンサ素子１１，１２を含む。コンデンサ素子１１は、電極ＥＬ１とＮ型ウェルＮＷが対向している面積と、電極ＥＬ１とＮ型ウェルＮＷ間の距離と、第１絶縁層(図示せず)の誘電率とで決まる第１容量値を有する。コンデンサ素子１２は、電極ＥＬ１と電極ＥＬ２が対向している面積と、電極ＥＬ１，ＥＬ２間の距離と、第２絶縁層(図示せず)の誘電率とで決まる第２容量値を有する。第１容量値と第２容量値は等しい。コンデンサ素子１０は、２重ゲートを有するフラッシュメモリトランジスタと似た構造を持つ。
通常耐圧のコンデンサＣ７では、電極ＥＬ２とｎ型不純物拡散層ＮＤは端子Ｔ１に接続され、電極ＥＬ１は端子Ｔ２に接続される。たとえば、端子Ｔ１は「Ｌ」レベル側に接続され、端子Ｔ２は「Ｈ」レベル側に接続される。コンデンサＣ７は、端子Ｔ１，Ｔ２間に並列接続された２つのコンデンサ素子１１，１２を含む。
コンデンサＣ７の電極ＥＬ１の面積と、図３（ａ）（ｂ）で示したコンデンサＣ１の電極ＥＬ１の面積とを同じにすれば、コンデンサＣ７の容量値はコンデンサＣ１の容量値の２倍になる。また、コンデンサＣ７の電極ＥＬ１の面積をコンデンサＣ１の電極ＥＬ１の面積の１／２倍にすれば、コンデンサＣ７の容量値はコンデンサＣ１の容量値と同じになる。電極ＥＬ１の面積を１／２倍にしたコンデンサＣ７は、たとえば、図１で示したチャージポンプ回路においてコンデンサＣ１〜Ｃ３の各々の代わりに使用される。
図６（ａ）は、実施の形態１の比較例２となるチャージポンプ回路に含まれる高耐圧のコンデンサＣ８の構成を示す断面図であり、図６（ｂ）はコンデンサＣ８の構成を示す回路図である。このコンデンサＣ８は、コンデンサ素子１０と、２つの端子Ｔ１，Ｔ２とを含む。
このコンデンサＣ８では、ｎ型不純物拡散層ＮＤは端子Ｔ１に接続され、電極ＥＬ２は端子Ｔ２に接続される。電極ＥＬ１は、フローティング状態にされる。たとえば、端子Ｔ１は「Ｌ」レベル側に接続され、端子Ｔ２は「Ｈ」レベル側に接続される。このコンデンサＣ８は、端子Ｔ１，Ｔ２間に直列接続された２つのコンデンサ素子１１，１２を含む。このコンデンサＣ８では、２つのコンデンサ素子１１，１２が縦積みされて直列接続されているので、図４（ｂ）で示したような寄生容量６，７は無視することができる。
コンデンサＣ８の電極ＥＬ１の面積を、図３（ａ）（ｂ）で示したコンデンサＣ１の電極ＥＬ１の面積とを同じにすれば、コンデンサＣ８の容量値はコンデンサＣ１の容量値の１／２倍になる。また、コンデンサＣ８の電極ＥＬ１の面積をコンデンサＣ１の電極ＥＬ１の面積の２倍にすれば、コンデンサＣ８の容量値はコンデンサＣ１の容量値と同じになる。電極ＥＬ１の面積を２倍にしたコンデンサＣ８は、たとえば、図１で示したチャージポンプ回路においてコンデンサＣ４，Ｃ５の各々の代わりに使用される。
電極ＥＬ１の面積を２倍にしたコンデンサＣ８の面積は、コンデンサＣ４の面積の１／２倍である。したがって、この比較例１，２において同じ電流供給能力のチャージポンプ回路を作成すると、比較例２のチャージポンプ回路のコンデンサ部の面積は、比較例１のチャージポンプ回路のコンデンサ部の面積の１／２で済む。
[実施の形態１]
図７は、本願の実施の形態１によるチャージポンプ回路の構成を示す回路図であって、図１と対比される図である。図７を参照して、このチャージポンプ回路が図１のチャージポンプ回路と異なる点は、コンデンサＣ１〜Ｃ５がそれぞれコンデンサＣ１１〜Ｃ１５と置換されている点である。
図８（ａ）は、通常耐圧のコンデンサＣ１１の構成を示す断面図であって、図５（ａ）と対比される図である。また図８（ｂ）は、コンデンサＣ１１の構成を示す回路図であって、図５（ｂ）と対比される図である。また、図９は、コンデンサＣ１１を上方から見た図である。図８（ａ）は、図９のＶＩＩＩＡ−ＶＩＩＩＡ線断面図である。また、図１０は、コンデンサＣ１１の構成を示す斜視図である。
図８（ａ）（ｂ）〜図１０を参照して、コンデンサＣ１１は、コンデンサ素子１５と、２つの端子Ｔ１，Ｔ２とを含む。コンデンサ素子１５は、図５（ａ）で示したコンデンサ素子１０の上方に、コンデンサ素子１３を形成したものである。
シリコン基板ＳＢの表面の上方に第１ポリシリコン層ＰＳ１、第２ポリシリコン層ＰＳ２、第１金属配線層Ｍ１、第２金属配線層Ｍ２、第３金属配線層Ｍ３、第４金属配線層Ｍ４、第５金属配線層Ｍ５が順次形成されており、これらは互いに絶縁されている。上述の通り、第１ポリシリコン層ＰＳ１を用いて電極ＥＬ１が形成され、第２ポリシリコン層ＰＳ２を用いて電極ＥＬ２が形成されている。第１金属配線層Ｍ１を用いて端子Ｔ１および電極ＥＬ２間などを接続する配線ＳＬ１，ＳＬ２が形成されている。
また、第２〜第５金属配線層Ｍ２〜Ｍ５の各々を用いて、複数の電極ＥＬ３，ＥＬ４と電極ＥＬ５，ＥＬ６とが形成されている。電極ＥＬ３，ＥＬ４の各々は、Ｙ方向に延在している。電極ＥＬ３とＥＬ４は、Ｙ方向と直交するＸ方向に交互に配列されている。電極ＥＬ３とＥＬ４は、所定の間隔ｄ１を開けて配置されている。電極ＥＬ５，ＥＬ６の各々は、Ｘ方向に延在している。電極ＥＬ５は、複数の電極ＥＬ３，ＥＬ４の一方端に隣接して配置され、各電極ＥＬ３の一方端に接続されている。電極ＥＬ６は、複数の電極ＥＬ３，ＥＬ４の他方端に隣接して配置され、各電極ＥＬ４の他方端に接続されている。すなわち、複数の電極ＥＬ３，ＥＬ４と電極ＥＬ５，ＥＬ６とは、櫛形電極を構成している。
上下に重なっている各２つの電極ＥＬ５は、複数のスルーホールＴＨによって互いに接続されている。また、上下に重なっている各２つの電極ＥＬ６は、複数のスルーホールＴＨによって互いに接続されている。第２〜第５金属配線層Ｍ２〜Ｍ５を用いて形成された電極ＥＬ３〜ＥＬ６は、通常耐圧のコンデンサ素子１３を構成する。コンデンサ素子１３は、電極ＥＬ３，ＥＬ４が対向している面積と、電極ＥＬ３，ＥＬ４間の距離ｄ１と、電極ＥＬ３，ＥＬ４間の第３絶縁層(図示せず)の誘電率と、対向する電極ＥＬ３，ＥＬ４の数で決まる第３容量値を有する。コンデンサ素子１３は、ＭＩＭ（Metal-Insulator-Metal）型コンデンサ素子と呼ばれる。また、電極ＥＬ３，ＥＬ４間の第３絶縁層が酸化膜である場合は、ＭＯＭ（Metal-Oxide-Metal）型コンデンサ素子と呼ばれる。
通常耐圧のコンデンサＣ１１では、電極ＥＬ２とｎ型不純物拡散層ＮＤと各電極ＥＬ５（すなわち各電極ＥＬ３）とは端子Ｔ１に接続され、電極ＥＬ１と各電極ＥＬ６（すなわち各電極ＥＬ４）とは端子Ｔ２に接続される。図１０では、第２金属配線層Ｍ２で形成された電極ＥＬ５が複数のスルーホールＴＨを介して第１金属配線層Ｍ１で形成された配線ＳＬ１に接続されている。配線ＳＬ１は、複数のコンタクトホールＣＨを介してｎ型不純物拡散層ＮＤに接続されるとともに、複数のスルーホールＴＨを介して電極ＥＬ２に接続されている。また、第２金属配線層Ｍ２で形成された電極ＥＬ６が複数のスルーホールＴＨを介して第１金属配線層Ｍ１で形成された配線ＳＬ２に接続されている。配線ＳＬ２は、複数のスルーホールＴＨを介して電極ＥＬ１に接続されている。
たとえば、端子Ｔ１は「Ｌ」レベル側に接続され、端子Ｔ２は「Ｈ」レベル側に接続される。コンデンサＣ１１は、端子Ｔ１，Ｔ２間に並列接続された３つのコンデンサ素子１１〜１３を含む。
コンデンサＣ１１の面積と、図３（ａ）（ｂ）で示したコンデンサＣ１の面積とを同じにし、コンデンサ素子１１，１２，１３の容量値を同じにすれば、コンデンサＣ１１の容量値はコンデンサＣ１の容量値の３倍になる。また、コンデンサＣ１１の面積をコンデンサＣ７の面積の１／３倍にすれば、コンデンサＣ１１の容量値はコンデンサＣ１の容量値と同じになる。コンデンサＣ１２，Ｃ１３の各々もコンデンサＣ１１と同じ構成である。
図１１（ａ）は、高耐圧のコンデンサＣ１４の構成を示す断面図であって、図８（ａ）と対比される図である。図１１（ｂ）は、コンデンサＣ１４の構成を示す回路図であって、図８（ｂ）と対比される図である。また図１２は、コンデンサＣ１４を上方から見た図である。図１１（ａ）は、図１２のＸＩＡ−ＸＩＡ線断面図である。また、図１３は、コンデンサＣ１４の構成を示す斜視図である。
図１１（ａ）（ｂ）〜図１３を参照して、コンデンサＣ１４は、コンデンサ素子１６と、２つの端子Ｔ１，Ｔ２とを含む。コンデンサ素子１６は、コンデンサ素子１５の通常耐圧のＭＩＭ型のコンデンサ素子１３を高耐圧のＭＩＭ型のコンデンサ素子１４で置換したものである。
第２〜第５金属配線層Ｍ２〜Ｍ５の各々を用いて、複数の電極ＥＬ３Ａ，ＥＬ４Ａと電極ＥＬ５Ａ，ＥＬ６Ａとが形成されている。電極ＥＬ３Ａ，ＥＬ４Ａの各々は、Ｙ方向に延在している。電極ＥＬ３ＡとＥＬ４Ａは、Ｘ方向に交互に配列されている。電極ＥＬ３ＡとＥＬ４Ａは、所定の間隔ｄ２を開けて配置されている。ｄ２＞ｄ１である。電極ＥＬ５Ａ，ＥＬ６Ａの各々は、Ｘ方向に延在している。電極ＥＬＡ５は、複数の電極ＥＬ３Ａ，ＥＬ４Ａの一方端に隣接して配置され、各電極ＥＬ３Ａの一方端に接続されている。電極ＥＬ６Ａは、複数の電極ＥＬ３Ａ，ＥＬ４Ａの他方端に隣接して配置され、各電極ＥＬ４Ａの他方端に接続されている。すなわち、複数の電極ＥＬ３Ａ，ＥＬ４Ａと電極ＥＬ５Ａ，ＥＬ６Ａは、櫛形電極を構成している。
上下に重なっている各２つの電極ＥＬ５Ａは、複数のスルーホールＴＨによって互いに接続されている。また、上下に重なっている各２つの電極ＥＬ６Ａは、複数のスルーホールＴＨによって互いに接続されている。第２〜第５金属配線層Ｍ２〜Ｍ５を用いて形成された電極ＥＬ３Ａ〜ＥＬ６Ａは、高耐圧のコンデンサ素子１４を構成する。コンデンサ素子１４は、電極ＥＬ３Ａ，ＥＬ４Ａが対向している面積と、電極ＥＬ３Ａ，ＥＬ４Ａ間の距離ｄ２と、電極ＥＬ３Ａ，ＥＬ４Ａ間の第３絶縁層(図示せず)の誘電率と、対向する電極ＥＬ３Ａ，ＥＬ４Ａの数で決まる第４容量値を有する。
このコンデンサＣ１４では、ｎ型不純物拡散層ＮＤと各電極ＥＬ５Ａ（すなわち各電極ＥＬ３Ａ）とは端子Ｔ１に接続され、電極ＥＬ２Ａと各電極ＥＬ６Ａ（すなわち各電極ＥＬ４Ａ）とは端子Ｔ２に接続される。電極ＥＬ１は、フローティング状態にされる。図１３では、第２金属配線層Ｍ２で形成された電極ＥＬ５Ａが複数のスルーホールＴＨを介して第１金属配線層Ｍ１で形成された配線ＳＬ１に接続されている。配線ＳＬ１は、複数のコンタクトホールＣＨを介してｎ型不純物拡散層ＮＤに接続されている。また、第２金属配線層Ｍ２で形成された電極ＥＬ６Ａが複数のスルーホールＴＨを介して第１金属配線層Ｍ１で形成された配線ＳＬ２に接続されている。配線ＳＬ２は、複数のスルーホールＴＨを介して電極ＥＬ２に接続されている。
たとえば、端子Ｔ１は「Ｌ」レベル側に接続され、端子Ｔ２は「Ｈ」レベル側に接続される。このコンデンサＣ１４は、端子Ｔ１，Ｔ２間に直列接続された２つのコンデンサ素子１１，１２と、端子Ｔ１，Ｔ２間に接続されたコンデンサ素子１４とを含む。
コンデンサＣ１４の面積と、図３（ａ）（ｂ）で示したコンデンサＣ１の面積とを同じにし、コンデンサ素子１４の容量値をコンデンサ素子１１，１２の各々の容量値の０．４倍にすれば、コンデンサＣ１４の容量値はコンデンサＣ１の容量値の０．９倍になる。また、コンデンサＣ１４の面積をコンデンサＣ１の面積の１．１１倍にすれば、コンデンサＣ１４の容量値はコンデンサＣ１の容量値と同じになる。コンデンサＣ１５もコンデンサＣ１４と同じ構成である。
ここで、比較例１の通常耐圧のコンデンサＣ１と高耐圧のコンデンサＣ４を用いたチャージポンプ回路のコンデンサ部の面積をＳ１とする。また、比較例２の通常耐圧コンデンサＣ７と高耐圧のコンデンサＣ８を用いたチャージポンプ回路のコンデンサ部の面積をＳ２とする。また、実施の形態１の通常耐圧コンデンサＣ１１と高耐圧のコンデンサＣ１４を用いたチャージポンプ回路のコンデンサ部の面積をＳ３とする。
比較例１における通常耐圧コンデンサＣ１の面積を１とし、高耐圧コンデンサＣ４の面積を４とする。比較例２の通常耐圧コンデンサＣ７の面積は０．５となり、高耐圧コンデンサＣ８の面積は２となる。実施の形態１の通常耐圧コンデンサＣ１１の面積は０．３３となり、高耐圧コンデンサＣ１４の面積は１．１１となる。
チャージポンプ回路は、５個の通常耐圧コンデンサと４個と高耐圧コンデンサを備えるものとする。Ｓ１＝１×５＋４×４＝２１である。Ｓ２＝０．５×５＋２×４＝１０．５である。Ｓ３＝０．３３×５＋１．１１×４＝６．１である。したがって、本実施の形態１によれば、比較例１，２に比べ、チャージポンプ回路のコンデンサ部の面積を極めて小さくすることができる。
なお、本実施の形態１では、Ｎ型ウェルＮＷの上方に電極ＥＬ１，ＥＬ２を設けたが、Ｐ型ウェルＰＷの上方に電極ＥＬ１，ＥＬ２を設けてもよい。この場合は、たとえば図８（ａ）および図１１（ａ）において、Ｎ型とＰ型が逆になり、ｎ型とｐ型が逆になり、接地電圧ＶＳＳの代わりに電源電圧ＶＤＤが印加される。
また、本実施の形態１では、コンデンサＣ１１〜Ｃ１５が正電圧発生用のチャージポンプ回路に適用された場合について説明したが、コンデンサＣ１１〜Ｃ１５は負電圧発生用のチャージポンプ回路にも適用可能である。この場合は、たとえば図７において、トランジスタＱ１〜Ｑ６は、出力端子ＴＯと接地電圧ＶＳＳのラインとの間に直列接続される。
また、本実施の形態１では、電極ＥＬ１，ＥＬ２の真上に電極ＥＬ３，ＥＬ４を設けたが、電極ＥＬ１，ＥＬ２の真上から外れた位置に電極ＥＬ３，ＥＬ４を設けてもよい。
また、本実施の形態１では、コンデンサ素子１３，１４の各々を４つの金属配線層Ｍ２〜Ｍ５を用いて形成したが、これに限るものではなく、コンデンサ素子１３，１４の各々を任意の１または２以上の金属配線層を用いて形成してもよい。
また、本実施の形態１では、コンデンサ素子１３，１４の各々を櫛形に形成したが、櫛形以外の形状に形成してもよいことは言うまでもない。
また、フラッシュメモリセルは、ウェルの上方に形成されたフローティングゲートおよびコントロールゲートを含む。フローティングゲートおよびコントロールゲートは、それぞれ第１ポリシリコン層ＰＳ１および第２ポリシリコン層ＰＳ２を用いて形成される。フラッシュメモリセルと本実施の形態１のチャージポンプ回路とを１枚のシリコン基板の表面に形成する場合は、コンデンサ素子１５，１６の電極ＥＬ１，ＥＬ２は、それぞれフラッシュメモリセルのフローティングゲートおよびコントロールゲートと同一プロセスで形成される。また、コンデンサ素子１３，１４の電極ＥＬ３〜ＥＬ６，ＥＬ３Ａ〜ＥＬ６Ａは、通常の金属配線と同一プロセスで形成される。
また、ＦＭＯＮＯＳ(Flash Metal Oxide Nitride Oxide Semiconductor)メモリセルは、ウェルの上方に形成された第１のゲート電極と第２のゲート電極を含む。第１のゲート電極は、第１ポリシリコン層ＰＳ１を用いた配線層で形成される。第２のゲート電極は、第２ポリシリコン層ＰＳ２を用いた配線層で形成される。ＦＭＯＮＯＳメモリセルと本実施の形態１のチャージポンプ回路とを１枚のシリコン基板の表面に形成する場合は、コンデンサ素子１５，１６の電極ＥＬ１，ＥＬ２は、それぞれＦＭＯＮＯＳメモリセルの第１および第２の電極と同一プロセスで形成される。また、コンデンサ素子１３，１４の電極ＥＬ３〜ＥＬ６，ＥＬ３Ａ〜ＥＬ６Ａは、通常の金属配線と同一プロセスで形成される。
また、本実施の形態１では、チャージポンプ回路は、６個の電荷転送用トランジスタＱ１〜Ｑ６と５個のコンデンサＣ１１〜Ｃ１５を備えたが、これに限るものではない。チャージポンプ回路は、Ｎ個（ただし、Ｎは２以上の整数である）の電荷転送用トランジスタと、（Ｎ−１）個のコンデンサとを備えていてもよい。この場合、（Ｎ−１）個のコンデンサのうちの電源電圧ＶＤＤのライン側から１〜Ｋ番目（ただし、Ｋは１以上で（Ｎ−１）よりも小さな整数である）の直列接続ノードに接続されるコンデンサはコンデンサＣ１１と同じ構成である。また、（Ｋ＋１）〜（Ｎ−１）番目の直列接続ノードに接続されるコンデンサはコンデンサＣ１４と同じ構成である。
また、図１４（ａ）は、実施の形態１の変更例となる高耐圧のコンデンサＣ１６の構成を示す断面図であって、図８（ａ）と対比される図である。図１４（ｂ）は、コンデンサＣ１６の構成を示す回路図であって、図８（ｂ）と対比される。図１４（ａ）（ｂ）を参照して、コンデンサＣ１６は、コンデンサ素子１５と、２つの端子Ｔ１，Ｔ２とを含む。
コンデンサＣ１６では、電極ＥＬ２とｎ型不純物拡散層ＮＤとは端子Ｔ１に接続され、電極ＥＬ１と各電極ＥＬ６（すなわち各電極ＥＬ４）とは互いに接続され、各電極ＥＬ５Ａ（すなわち各電極ＥＬ３）が端子Ｔ２に接続される。たとえば、端子Ｔ１は「Ｌ」レベル側に接続され、端子Ｔ２は「Ｈ」レベル側に接続される。コンデンサＣ１６は、端子Ｔ１，Ｔ２間に直列接続されたコンデンサ素子１１，１３と、コンデンサ素子１１に並列接続されたコンデンサ素子１２を含む。このコンデンサＣ１６では、コンデンサ素子１１，１３が端子Ｔ１，Ｔ２間に直列接続されているので、高耐圧となる。このコンデンサＣ１６は、図７のチャージポンプ回路においてコンデンサＣ１４，Ｃ１５の各々の代わりに使用される。この変更例でも、実施の形態１と同じ効果が得られる。
[実施の形態２]
図１５は、本願の実施の形態２によるチャージポンプ回路の構成を示す回路図であって、図７と対比される図である。図１５を参照して、このチャージポンプ回路が図７のチャージポンプ回路と異なる点は、高耐圧のコンデンサＣ１４，Ｃ１５がそれぞれ高耐圧のコンデンサＣ１７，Ｃ１８と置換されている点である。
図１６（ａ）は、高耐圧のコンデンサＣ１７の構成を示す断面図であって、図８（ａ）と対比される図である。図１６（ｂ）は、コンデンサＣ１７の構成を示す回路図であって、図８（ｂ）と対比される図である。図１６（ａ）（ｂ）において、コンデンサＣ１７は、３つのコンデンサ素子２０，２５，２８と、２つの端子Ｔ１，Ｔ２を備える。
コンデンサ素子２０，２５の各々は、図５で示したコンデンサ素子１０と同様、２重ゲート型トランジスタに似た構造である。コンデンサ素子２０は、２つのコンデンサ素子２１，２２を含む。コンデンサ素子２５は、２つのコンデンサ素子２６，２７を含む。コンデンサ素子２１，２６の各々は、電極ＥＬ１とＮ型ウェルＮＷが対向している面積と、電極ＥＬ１とＮ型ウェルＮＷ間の距離と、第１絶縁層(図示せず)の誘電率とで決まる第５容量値を有する。コンデンサ素子２２，２７の各々は、電極ＥＬ１と電極ＥＬ２が対向している面積と、電極ＥＬ１，ＥＬ２間の距離と、第２絶縁層(図示せず)の誘電率とで決まる第５容量値を有する。第５容量値と第６容量値は等しい。
コンデンサ素子２８は、図１３で示した高耐圧のＭＩＭ型コンデンサ素子１４と同様の構成である。コンデンサ素子２８は、コンデンサ素子２０，２５の上方に形成された複数組の電極ＥＬ３Ａ，ＥＬ４Ａを含む。コンデンサ素子２８は、電極ＥＬ３Ａ，ＥＬ４Ａが対向している面積と、電極ＥＬ３Ａ，ＥＬ４Ａ間の距離と、電極ＥＬ３Ａ，ＥＬ４Ａ間の第３絶縁層(図示せず)の誘電率と、対向する電極ＥＬ３Ａ，ＥＬ４Ａの数で決まる第７容量値を有する。
このコンデンサＣ１７では、コンデンサ素子２０のｎ型不純物拡散層ＮＤおよび電極ＥＬ２と各電極ＥＬ５Ａ（すなわち各電極ＥＬ３Ａ）とは端子Ｔ１に接続される。また、コンデンサ素子２０の電極ＥＬ１とコンデンサ素子２５のｎ型不純物拡散層ＮＤおよび電極ＥＬ２とは互いに接続される。また、コンデンサ素子２５の電極ＥＬ２と各電極ＥＬ６Ａ（すなわち各電極ＥＬ４Ａ）とは端子Ｔ２に接続される。たとえば、端子Ｔ１は「Ｌ」レベル側に接続され、端子Ｔ２は「Ｈ」レベル側に接続される。このコンデンサＣ１７は、端子Ｔ１，Ｔ２間に直列接続された２つのコンデンサ素子２１，２６と、端子Ｔ１，Ｔ２間に直列接続された２つのコンデンサ素子２２，２７と、端子Ｔ１，Ｔ２間に接続されたコンデンサ素子２８とを含む。
他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。この実施の形態２でも、実施の形態１と同じ効果が得られる。
[実施の形態３]
図１７は、本願の実施の形態３によるチャージポンプ回路の構成を示す回路図であって、図７と対比される図である。図１７を参照して、このチャージポンプ回路が図７のチャージポンプ回路と異なる点は、ＮチャネルＭＯＳトランジスタＱ１１〜Ｑ１６，Ｑ２１〜Ｑ２６、コンデンサＣ２１〜Ｃ２６、およびドライバＤＲ１１〜ＤＲ１６が追加されている点である。また、クロック信号ＣＬＫ１，ＣＬＫ２がそれぞれクロック信号ＣＬＫＰ１，ＣＬＫＰ２で置換され、クロック信号ＣＬＫＧ１，ＣＬＫＧ２が新たに導入される。
トランジスタＱ１１〜Ｑ１６の各々のゲートおよびドレインは互いに接続されている。トランジスタＱ１１〜Ｑ１６のドレインはそれぞれトランジスタＱ１〜Ｑ６のドレインに接続され、トランジスタＱ１１〜Ｑ１６のソースはそれぞれトランジスタＱ１〜Ｑ６のゲートに接続されている。トランジスタＱ１１〜Ｑ１６の各々はダイオードとして動作し、そのゲートおよびドレインがダイオードのアノードとなり、そのソースがカソードとなる。
トランジスタＱ２１〜Ｑ２６の各々のゲートおよびドレインは互いに接続されている。トランジスタＱ２１〜Ｑ２６のソースはそれぞれトランジスタＱ１〜Ｑ６のドレインに接続され、トランジスタＱ２１〜Ｑ２６のドレインはそれぞれトランジスタＱ１〜Ｑ６のゲートに接続されている。トランジスタＱ２１〜Ｑ２６の各々はダイオードとして動作し、そのゲートおよびドレインがダイオードのアノードとなり、そのソースがカソードとなる。
コンデンサＣ２１〜Ｃ２６の一方端子Ｔ１はそれぞれドライバＤＲ１１〜ＤＲ１６の出力クロック信号を受け、それらの他方端子Ｔ２はそれぞれトランジスタＱ１〜Ｑ５のゲートに接続される。クロック信号ＣＬＫＧ１は、奇数番のドライバＤＲ１１，ＤＲ１３，ＤＲ１５に与えられる。クロック信号ＣＬＫＧ２は、偶数番のドライバＤＲ１２，ＤＲ１４，ＤＲ１６に与えられる。
コンデンサＣ２１〜Ｃ２４の各々は、通常耐圧のコンデンサであり、コンデンサＣ１１と同じ構成である。コンデンサＣ２５，Ｃ２６の各々は、高耐圧のコンデンサであり、コンデンサＣ１４と同じ構成である。ただし、コンデンサＣ２１〜Ｃ２６の各々の容量値は、コンデンサＣ１１〜Ｃ１５の各々の容量値の１／１０倍程度である。
図１８（ａ）〜（ｄ）は、クロック信号ＣＬＫＰ１，ＣＬＫＰ２，ＣＬＫＧ１，ＣＬＫＧ２の波形を示す図である。図１８（ａ）〜（ｄ）において、クロック信号ＣＬＫＰ１とＣＬＫＰ２は交互に「Ｈ」レベルになる。クロック信号ＣＬＫＰ１，ＣＬＫＰ２の各々は、「Ｈ」レベルになる期間よりも「Ｌ」レベルになる期間の方が長い。クロック信号ＣＬＫＰ１，ＣＬＫＰ２がともに「Ｌ」レベルになる期間がある。
クロック信号ＣＬＫＰ１，ＣＬＫＰ２が「Ｈ」レベルになる期間は、それぞれクロック信号ＣＬＫＧ１，ＣＬＫＧ２が「Ｈ」レベルになる期間よりも短い。クロック信号ＣＬＫＰ１，ＣＬＫＰ２が「Ｈ」レベルになる期間内にそれぞれクロック信号ＣＬＫＧ１，ＣＬＫＧ２が「Ｈ」レベルになる。クロック信号ＣＬＫＰ１，ＣＬＫＰ２の位相は、互いに１８０度ずれている。クロック信号ＣＬＫＧ１，ＣＬＫＧ２の位相は、互いに１８０度ずれている。
次に、このチャージポンプ回路の動作について説明する。まず、クロック信号ＣＬＫＰ１，ＣＬＫＰ２，ＣＬＫＧ１，ＣＬＫＧ２がともに「Ｌ」レベルにされている状態においてクロック信号ＣＬＫＰ１が「Ｈ」レベルに立ち上げられる（時刻ｔ２）。これにより、コンデンサＣ１２，Ｃ１４の容量結合によってトランジスタＱ２，Ｑ４のソース電圧が上昇する。
次いで、クロック信号ＣＬＫＧ１が「Ｈ」レベルに立ち上げられ（時刻ｔ３）、コンデンサＣ２１，Ｃ２３，Ｃ２５の容量結合によってトランジスタＱ１，Ｑ３，Ｑ５のゲート電圧が上昇し、トランジスタＱ１，Ｑ３，Ｑ５がオンする。これにより、トランジスタＱ１に電流が流れ、コンデンサＣ１１が充電される。また、トランジスタＱ３，Ｑ５に電流が流れ、コンデンサＣ１２，Ｃ１４の電荷がそれぞれコンデンサＣ１３，Ｃ１５に転送される。
次に、クロック信号ＣＬＫＧ１が「Ｌ」レベルに立ち下げられ（時刻ｔ４）、コンデンサＣ２１，Ｃ２３，Ｃ２５の容量結合によってトランジスタＱ１，Ｑ３，Ｑ５のゲート電圧が低下し、トランジスタＱ１，Ｑ３，Ｑ５がオフする。次いで、クロック信号ＣＬＫＰ１が「Ｌ」レベルに立ち下げられ（時刻ｔ５）、コンデンサＣ１２，Ｃ１４の容量結合によってトランジスタＱ２，Ｑ４のソース電圧が低下する。
次に、クロック信号ＣＬＫＰ１，ＣＬＫＰ２，ＣＬＫＧ１，ＣＬＫＧ２がともに「Ｌ」レベルにされている状態においてクロック信号ＣＬＫＰ２が「Ｈ」レベルに立ち上げられる（時刻ｔ６）。これにより、コンデンサＣ１１，Ｃ１３，Ｃ１５の容量結合によってトランジスタＱ１，Ｑ３，Ｑ５のソース電圧が上昇する。
次いで、クロック信号ＣＬＫＧ２が「Ｈ」レベルに立ち上げられ（時刻ｔ７）、コンデンサＣ２２，Ｃ２４，Ｃ２６の容量結合によってトランジスタＱ２，Ｑ４，Ｑ６のゲート電圧が上昇し、トランジスタＱ２，Ｑ４，Ｑ６がオンする。これにより、トランジスタＱ２，Ｑ４，Ｑ６に電流が流れ、コンデンサＣ１１，Ｃ１３の電荷がそれぞれコンデンサＣ１２，Ｃ１４に転送され、コンデンサＣ１５の電荷が出力端子ＴＯに供給される。
次に、クロック信号ＣＬＫＧ２が「Ｌ」レベルに立ち下げられ（時刻ｔ８）、コンデンサＣ２２，Ｃ２４，Ｃ２６の容量結合によってトランジスタＱ２，Ｑ４，Ｑ６のゲート電圧が低下し、トランジスタＱ２，Ｑ４，Ｑ６がオフする。次いで、クロック信号ＣＬＫＰ２が「Ｌ」レベルに立ち下げられ（時刻ｔ９）、コンデンサＣ１１，Ｃ１３，Ｃ１５の容量結合によってトランジスタＱ１，Ｑ３，Ｑ５のソース電圧が低下する。このような動作が繰り返され、出力端子ＴＯの電圧が徐々に上昇する。
出力端子ＴＯの電圧と目標電圧とがコンパレータ(図示せず)によって比較され、出力端子ＴＯの電圧が目標電圧以上になると、クロック信号ＣＬＫＰ１，ＣＬＫＰ２，ＣＬＫＧ１，ＣＬＫＧ２が遮断されてチャージポンプ回路の運転が停止される。出力端子ＴＯの電圧が目標電圧よりも低下すると、クロック信号ＣＬＫＰ１，ＣＬＫＰ２，ＣＬＫＧ１，ＣＬＫＧ２が供給されてチャージポンプ回路の運転が再開される。これにより、出力端子ＴＯの電圧は、目標電圧に維持される。
このようなチャージポンプ回路は、ゲートブースト型チャージポンプ回路と呼ばれる。図７のチャージポンプ回路では、トランジスタＱ１〜Ｑ６の各々においてトランジスタＱのしきい値電圧分だけ電圧が降下する。しかし、本実施の形態３のチャージポンプ回路では、そのような電圧降下は発生しないので、図７のチャージポンプ回路よりも高い電荷転送効率が得られる。
[実施の形態４]
図１９は、本願の実施の形態４によるマイクロコンピュータ３０の構成を示すブロック図である。図１９において、マイクロコンピュータ３０は、ポート３１，３４、タイマ３２、フラッシュメモリ３３、バスインタフェース（バスＩＦ）３５、およびＤＭＡＣ（Direct Memory Access Controller）３６を備える。また、マイクロコンピュータ３０は、ＣＰＵ（Central Processing Unit）３７、クロック生成部３８、ＲＡＭ（Random Access Memory）３９、およびシーケンサ４０を含む。マイクロコンピュータ３０は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板のような半導体基板の表面に形成される。マイクロコンピュータ３０と半導体基板は、半導体装置を構成する。
ポート３１，３４、タイマ３２、シーケンサ４０、フラッシュメモリ３３、バスインタフェース３５、およびクロック生成部３８は、周辺バス４２によって互いに結合されている。また、ＲＡＭ３９、フラッシュメモリ３３、バスインタフェース３５、ＤＭＡＣ３６、およびＣＰＵ３７は高速バス４１によって互いに結合されている。
ポート３１，３４の各々は、外部からデータ信号ＤＩを取り込むとともに、外部にデータ信号ＤＯを出力する。タイマ３２は、クロック信号のパルス数をカウントすることにより、時間を計測する。ＤＭＡＣ３６は、ＣＰＵ３７を介さずに各種デバイス間でデータ転送を直接行なうための制御を行なう。クロック生成部３８は、所定周波数のクロック信号を形成する発振器と、発振器で形成されたクロック信号を逓倍するためのＰＬＬ（Phase Locked Loop）回路とを含む。
マイクロコンピュータ３０は、スタンバイ信号ＳＴＢＹに応答してスタンバイ状態に遷移し、リセット信号ＲＥＳに応答して初期化される。また、マイクロコンピュータ３０の動作用電源電圧として、電源電圧ＶＣＣおよび接地電圧ＶＳＳが外部から供給される。シーケンサ４０は、ＣＰＵ３７からの命令に従ってフラッシュメモリ３３の動作をシーケンシャルに制御する。
図２０は、フラッシュメモリ３３の構成を示すブロック図である。図２０において、フラッシュメモリ３３は、Ｉ／Ｏコントロール回路５１、発振器（ＯＳＣ）５４、およびサブシーケンサ５５、電源回路５６、および分配器５７を含む。また、フラッシュメモリ３３は、メモリアレイ５８、行デコーダ５９、列デコーダ６０、およびセンスアンプ６１を含む。
Ｉ／Ｏコントロール回路５１は、フラッシュメモリ３３における信号入出力を制御する機能を有し、Ｉ／Ｏバッファ５２およびアドレスバッファ５３を含む。発振器５４は、クロック信号ＣＬＫを生成する。このクロック信号ＣＬＫは、サブシーケンサ５５や電源回路５６に伝達される。サブシーケンサ５５は、分配器５７や電源回路５６の動作をシーケンシャルに制御する。
電源回路５６は、それぞれ互いに異なる電圧を形成するための複数のチャージポンプ回路を含む。複数のチャージポンプ回路は、サブシーケンサ５５からのオン／オフ制御信号に応答して、動作状態または非動作状態になる。複数のチャージポンプ回路によって形成された複数の電圧は、分配器５７を介して、行デコーダ５９や列デコーダ６０に伝達される。
行デコーダ５９は、アドレスバッファ５３からの行アドレス信号をデコードして、メモリアレイ５８におけるワード線を選択レベルに駆動する。列デコーダ６０は、アドレスバッファ５３からの列アドレス信号をデコードして、列系の選択信号を形成する。センスアンプ６１は、列デコーダ６０の出力に基づいてメモリアレイ５８から選択的に出力された信号をリファレンスレベルと比較して読出データ信号ＤＯを得る。
メモリアレイ５８は、複数行複数列に配列された複数のフラッシュメモリセルを含む。このフラッシュメモリセルは、コントロールゲート、フローティングゲート、ドレイン、ソースの各電極を有する。フローティングゲートは第１ポリシリコン層ＰＳ１を用いて形成され、コントロールゲートは第２ポリシリコン層ＰＳ２を用いて形成される。
列方向に配置された複数のフラッシュメモリセルのドレインは共通接続されて、副ビット線セレクタを介してビット線に結合される。複数のフラッシュメモリセルのソースは、共通ソース線に接続される。共通ソース線に接続されるフラッシュメモリセルが１ブロックを構成し、それらは半導体基板の共通のウエル領域内に形成されて消去の単位とされる。一方、行方向に並んだ複数のフラッシュメモリセルのコントロールゲートは行単位でワード線に接続される。
図２１は、電源回路５６の構成を示すブロック図である。図２１において、電源回路５６は、演算増幅器７１，８２〜８４、コンパレータ７８〜８１、定電圧発生回路７２、発振回路（ＯＳＣ）７３、およびチャージポンプ回路７４〜７７を含む。演算増幅器７１は、参照電圧ＶＲ１と定電圧発生回路７２の出力電圧ＶＣとを比較し、比較結果に基づいて定電圧発生回路７２を制御する。参照電圧ＶＲは、たとえば１．２Ｖである。定電圧発生回路７２は、演算増幅器７１によって制御され、参照電圧ＶＲと同レベルの定電圧ＶＣを出力する。
発振回路７３は、定電圧発生回路７２からの定電圧ＶＣに基づいて、所定周波数のクロック信号を生成する。このクロック信号は、チャージポンプ回路７４〜７７に伝達される。温度特性付加回路８５は、定電圧発生回路７２からの定電圧ＶＣに所定の温度依存特性を付加して定電圧ＶＣＴを生成する。この定電圧ＶＣＴは、コンパレータ７８〜８１に与えられる。
コンパレータ７８は、チャージポンプ回路７４の出力電圧Ｖ１と温度特性付加回路８５の出力電圧ＶＣＴとを比較し、比較結果に基づいてチャージポンプ回路７４を制御する。チャージポンプ回路７４は、コンパレータ７８によって制御され、メモリ書換電圧Ｖ１を生成する。このメモリ書換電圧Ｖ１は、たとえば＋１０Ｖとされる。また、演算増幅器８２は、チャージポンプ回路７４の出力電圧Ｖ１に定電圧ＶＣＴを加算してベリファイ電圧ＶＶ１を生成する。
コンパレータ７９は、チャージポンプ回路７５の出力電圧Ｖ２と温度特性付加回路８５の出力電圧ＶＣＴとを比較し、比較結果に基づいてチャージポンプ回路７５を制御する。チャージポンプ回路７５は、コンパレータ７９によって制御され、メモリ書換電圧Ｖ２を生成する。このメモリ書換電圧Ｖ２は、たとえば＋７Ｖとされる。
コンパレータ８０は、チャージポンプ回路７６の出力電圧Ｖ３と温度特性付加回路８５の出力電圧ＶＣＴとを比較し、比較結果に基づいてチャージポンプ回路７６を制御する。チャージポンプ回路７６は、コンパレータ８０によって制御され、メモリ書換電圧Ｖ３を生成する。このメモリ書換電圧Ｖ３は、たとえば＋４Ｖとされる。
コンパレータ８１は、チャージポンプ回路７７の出力電圧Ｖ４と温度特性付加回路８５の出力電圧ＶＣＴとを比較し、比較結果に基づいてチャージポンプ回路７７を制御する。チャージポンプ回路７７は、コンパレータ８１によって制御され、メモリ書換電圧Ｖ４を生成する。このメモリ書換電圧Ｖ４は、たとえば−１０Ｖとされる。
演算増幅器８３は、チャージポンプ回路７７の出力電圧Ｖ４に温度特性付加回路８５の出力電圧ＶＣＴを加算してベリファイ電圧ＶＶ２を生成する。演算増幅器８４は、チャージポンプ回路７７の出力電圧Ｖ４に温度特性付加回路８５の出力電圧ＶＣＴを加算してメモリアレイ制御電圧ＶＭＡを生成する。チャージポンプ回路７４〜７７の各々には、実施の形態１〜３で示したコンデンサが使用される。
この実施の形態４でも、実施の形態１〜３と同じ効果が得られる。なお、以上の実施の形態１〜４および変更例を適宜組み合わせて良いことは言うまでもない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
Ｑ１〜Ｑ６，Ｑ１１〜Ｑ１６，Ｑ２１〜Ｑ２６ ＮチャネルＭＯＳトランジスタ、Ｃ１〜Ｃ５，Ｃ７，Ｃ８，Ｃ１１〜Ｃ１８，Ｃ２１〜Ｃ２６ コンデンサ、１〜５，１０〜１６，２０〜２２，２５〜２８ コンデンサ素子、Ｔ１，Ｔ２ 端子、ＴＯ 出力端子、ＤＲ１〜ＤＲ５，ＤＲ１1〜ＤＲ１６ ドライバ、ＳＢ Ｐ型シリコン基板、ＮＷ Ｎ型ウェル、ＩＮＳ 絶縁膜、ＮＤ ｎ型不純物拡散層、ＥＬ１〜ＥＬ６，ＥＬ１Ａ〜ＥＬ６Ａ 電極、６，７ 寄生容量、ＰＳ１，ＰＳ２ ポリシリコン層、Ｍ１〜Ｍ５ 金属配線層、ＰＷ Ｐ型ウェル、ＰＤ ｐ型不純物拡散層、ＴＨ スルーホール、ＣＨ コンタクトホール、ＳＬ１，ＳＬ２ 信号線、３０ マイクロコンピュータ、３１，３４ ポート、３２ タイマ、３３ フラッシュメモリ、３５ バスインタフェース、３６ ＤＭＡＣ、３７ ＣＰＵ、３８ クロック生成部、３９ ＲＡＭ、４０ シーケンサ、５１ Ｉ／Ｏコントロール回路、５２ Ｉ／Ｏバッファ、５３ アドレスバッファ、５４ 発振器、５５ サブシーケンサ、５６ 電源回路、５７ 分配器、５８ メモリアレイ、５９ 行デコーダ、６０ 列デコーダ、６１ センスアンプ、６１，８２〜８４ 演算増幅器、８５ 温特付加回路、７２ 定電圧発生回路、７３ 発振回路、７４〜７７ チャージポンプ回路、７８〜８１ コンパレータ。

Claims (6)

  1. 半導体基板の上方の第１のポリシリコン層を用いて形成された第１の電極と、
    前記第１のポリシリコン層の上方の第２のポリシリコン層を用いて形成された第２の電極と、
    前記第２のポリシリコン層の上方の金属配線層を用いて形成された第３および第４の電極とを備え、
    前記半導体基板と前記第１の電極は、互いに対向して設けられて第１のコンデンサ素子を構成し、
    前記第１および第２の電極は、互いに対向して設けられて第２のコンデンサ素子を構成し、
    前記第３および第４の電極は、隣接して設けられて第３のコンデンサ素子を構成しており、
    さらに、第１および第２の端子を備え、
    前記第１および第２のコンデンサ素子は並列接続され、
    前記第３のコンデンサ素子は前記第１および第２のコンデンサ素子とともに前記第１および第２の端子間に接続されており、
    ２組の前記第１および第２の電極が設けられ、
    前記第３および第４の電極は、前記２組の前記第１および第２の電極の上方に設けられ、
    前記２組のうちの第１の組の前記第１の電極は前記半導体基板のうちの第１のウェルに対向して設けられ、前記２組のうちの第２の組の前記第１の電極は前記半導体基板のうちの第２のウェルに対向して設けられ、
    前記第１の端子は前記第１のウェルと前記第３の電極と前記第１の組の前記第２の電極とに接続され、
    前記第１の組の前記第１の電極と第２のウェルと前記第２の組の第２の電極とは互いに接続され、
    前記第２の端子は前記第４の電極と前記第２の組の前記第１の電極とに接続され、
    前記第１および第２の組の前記第１のコンデンサ素子は前記第１および第２の端子間に直列接続され、
    前記第１および第２の組の前記第２のコンデンサ素子は前記第１および第２の端子間に直列接続され、
    前記第３のコンデンサ素子は前記第１および第２の端子間に接続されている、コンデンサ。
  2. 前記金属配線層を用いて複数の前記第３および第４の電極が形成され、
    各第３の電極は第１の方向に延在し、各第４の電極は前記第１の方向に延在し、
    複数の前記第３および第４の電極は、前記第１の方向と直交する第２の方向に配列され、
    さらに、前記金属配線層を用いて形成された第５および第６の電極を備え、
    前記第５の電極は、前記第２の方向に延在し、複数の前記第３および第４の電極の一方端側に配置されて各第３の電極に接続され、
    前記第６の電極は、前記第２の方向に延在し、複数の前記第３および第４の電極の他方端側に配置されて各第４の電極に接続されている、請求項１に記載のコンデンサ。
  3. 複数の前記金属配線層が設けられ、
    前記第３〜第６の電極は各金属配線層を用いて形成され、
    複数の前記第３〜第６の電極は前記半導体基板の表面に垂直な第３の方向に配列され、
    複数の第５の電極は互いに接続され、複数の第６の電極は互いに接続されている、請求項２に記載のコンデンサ。
  4. 前記第１の端子は前記半導体基板と前記第２および第３の電極に接続され、
    前記第２の端子は前記第１および第４の電極に接続され、
    前記第１〜第３のコンデンサ素子は前記第１および第２の端子間に並列接続されている、請求項１に記載のコンデンサ。
  5. 請求項１に記載の前記コンデンサがＭ個（ただし、Ｍは２以上の整数である）設けられ、
    直列接続された第１〜第（Ｍ＋１）のダイオードを備え、
    Ｍ個の前記コンデンサの前記第１および第２の端子のうちの一方端子はそれぞれ前記第１〜第Ｍの前記ダイオードのカソードに接続され、
    奇数番の前記ダイオードのカソードに接続された前記コンデンサの他方端子が第１のクロック信号を受け、
    偶数番のダイオードのカソードに接続された前記コンデンサの他方端子が第２のクロック信号を受け、
    前記第１および第２のクロック信号は互いに位相が１８０度ずれている、チャージポンプ回路。
  6. 請求項１に記載の前記コンデンサが（２Ｍ＋１）個（ただし、Ｍは２以上の整数である）設けられ、（２Ｍ＋１）個のコンデンサは、第１グループのＭ個のコンデンサと、第２グループの（Ｍ＋１）個のコンデンサに分類され、
    直列接続された第１〜第（Ｍ＋１）のトランジスタを備え、
    前記第１グループのＭ個の前記コンデンサの前記第１および第２の端子のうちの一方端子はそれぞれ前記第１〜第Ｍの前記トランジスタのソースに接続され、
    前記第１グループのＭ個の前記コンデンサのうち、前記第１〜第（Ｍ＋１）のトランジスタの中の奇数番のトランジスタに対応する前記コンデンサの他方端子が第１のクロック信号を受け、
    前記第１グループのＭ個の前記コンデンサのうち、前記第１〜第（Ｍ＋１）のトランジスタの中の偶数番のトランジスタに対応する前記コンデンサの他方端子が第２のクロック信号を受け、
    前記第２グループの（Ｍ＋１）個の前記コンデンサの前記第１および第２の端子のうちの一方端子はそれぞれ前記第１〜第（Ｍ＋１）の前記トランジスタのゲートに接続され、
    前記第２グループの（Ｍ＋１）個の前記コンデンサのうち、前記第１〜第（Ｍ＋１）のトランジスタの中の奇数段のトランジスタに対応する前記コンデンサの他方端子が第３のクロック信号を受け、
    前記第２グループの（Ｍ＋１）個の前記コンデンサのうち、前記第１〜第（Ｍ＋１）のトランジスタの中の偶数段のトランジスタに対応する前記コンデンサの他方端子が第４のクロック信号を受け、
    前記第１および第２のクロック信号は互いに位相が１８０度ずれており、
    前記第３および第４のクロック信号は互いに位相が１８０度ずれており、
    前記第１および第３のクロック信号は互いに位相が１８０度ずれている、チャージポンプ回路。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10734330B2 (en) 2015-01-30 2020-08-04 Taiwan Semiconductor Manufacturing Company Limited Semiconductor devices having an electro-static discharge protection structure
JP2016162925A (ja) 2015-03-03 2016-09-05 力晶科技股▲ふん▼有限公司 Ｍｏｍキャパシタ回路及び半導体装置
CN104934410B (zh) * 2015-05-08 2017-10-24 武汉新芯集成电路制造有限公司 一种mom电容器及电容调整方法
JP6481553B2 (ja) * 2015-07-28 2019-03-13 株式会社デンソー スイッチング素子駆動回路
CN105867573A (zh) * 2016-03-31 2016-08-17 华为技术有限公司 备电电路及用电设备
JP6232464B2 (ja) * 2016-04-20 2017-11-15 株式会社フローディア 不揮発性半導体記憶装置
US9991331B2 (en) * 2016-09-26 2018-06-05 Micron Technology, Inc. Apparatuses and methods for semiconductor circuit layout
US10666136B2 (en) * 2017-09-11 2020-05-26 Khalifa University of Science and Technology Two dimensional charge pump
JP7103780B2 (ja) * 2017-11-27 2022-07-20 ラピスセミコンダクタ株式会社 半導体装置
US10672893B2 (en) * 2017-11-30 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making semiconductor device comprising flash memory and resulting device
US10211724B1 (en) * 2017-12-20 2019-02-19 Micron Technology, Inc. Electronic device with an output voltage booster mechanism
US10224817B1 (en) * 2018-07-19 2019-03-05 Navitas Semiconductor, Inc. Power transistor control signal gating
US11610999B2 (en) * 2020-06-10 2023-03-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Floating-gate devices in high voltage applications
JP2022072959A (ja) * 2020-10-30 2022-05-17 キオクシア株式会社 半導体記憶装置
US12100453B2 (en) * 2021-10-11 2024-09-24 Nuvoton Technology Corporation Method and apparatus for analog floating gate memory cell

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05299578A (ja) * 1992-04-17 1993-11-12 Rohm Co Ltd 半導体装置およびその製法
JPH06283667A (ja) * 1993-03-26 1994-10-07 Toshiba Corp 高電圧発生回路
JPH08306870A (ja) * 1995-04-28 1996-11-22 Fuji Xerox Co Ltd 半導体集積昇圧回路装置
US6066537A (en) * 1998-02-02 2000-05-23 Tritech Microelectronics, Ltd. Method for fabricating a shielded multilevel integrated circuit capacitor
JP2002026254A (ja) * 2000-07-03 2002-01-25 Hitachi Ltd 半導体集積回路および不揮発性メモリ
GB0207857D0 (en) * 2002-04-05 2002-05-15 Zarlink Semiconductor Ltd Integrated circuit capacitors
JP4751035B2 (ja) * 2004-06-09 2011-08-17 株式会社東芝 半導体集積回路及び昇圧回路
JP4927494B2 (ja) * 2005-10-21 2012-05-09 パナソニック株式会社 アナログディジタル変換器、およびアナログディジタル変換器の設計方法
JP4908006B2 (ja) * 2006-02-03 2012-04-04 株式会社東芝 半導体装置
US7411270B2 (en) * 2006-04-03 2008-08-12 Freescale Semiconductor, Inc. Composite capacitor and method for forming the same
US7518850B2 (en) * 2006-05-18 2009-04-14 International Business Machines Corporation High yield, high density on-chip capacitor design
JP2008235498A (ja) * 2007-03-20 2008-10-02 Renesas Technology Corp 半導体装置
JP2010118563A (ja) * 2008-11-14 2010-05-27 Renesas Technology Corp 半導体装置
JP5185908B2 (ja) * 2009-10-14 2013-04-17 旭化成エレクトロニクス株式会社 チャージポンプ回路
JP5537307B2 (ja) * 2010-07-14 2014-07-02 ルネサスエレクトロニクス株式会社 チャージポンプ回路、不揮発性メモリ、データ処理装置、及びマイクロコンピュータ応用システム

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