JP5537307B2 - チャージポンプ回路、不揮発性メモリ、データ処理装置、及びマイクロコンピュータ応用システム - Google Patents

チャージポンプ回路、不揮発性メモリ、データ処理装置、及びマイクロコンピュータ応用システム Download PDF

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Description

本発明は、チャージポンプ回路の改良技術に関し、例えば不揮発性メモリの電源回路に適用して有効な技術に関する。
不揮発性メモリを用いた半導体装置は、不揮発性メモリと、その周辺回路などから構成されている。不揮発性メモリには、基板上に積層されたフローティングゲート、コントロールゲートなどが設けられている。このような不揮発性メモリを用いた半導体装置においては、不揮発性メモリおよびその周辺回路を動作するための各種電源が内部電源電圧発生回路により発生され、特に高電圧の昇圧にはチャージポンプ回路が用いられる。
チャージポンプ回路には、特許文献1にも記載されているように、正電圧昇圧回路を用いたものや、負電圧昇圧回路を用いたものがある(段落0038〜0052)。特許文献1によれば、フラッシュメモリを構成するチャージポンプ回路の容量構造は、不揮発性メモリセルのフローティングゲートと同層のファーストゲートFGと、コントロールゲートと同層のセカンドゲートSGとの間に絶縁膜を挟んで形成された容量C1と、ファーストゲートFGとウェル領域nwellとの間に絶縁膜を挟んで形成された容量C2とから成る。セカンドゲートSGとウェル領域nwellとが同電位とされ、容量C1と容量C2とが並列接続され、縦に2個つなげた構造で構成されている。
特開2001−085633号公報
そのようなチャージポンプ回路においては、チャージポンプ回路の出力端子に近い昇圧段ほど電圧の絶対値が大きくなるため、当該昇圧段における静電容量(「昇圧容量」という)の端子にかかる電圧が、当該昇圧容量の破壊耐圧を超えないようにすることが重要となる。耐圧緩和の対策として、二つの容量を互いに直列接続して一つの昇圧容量を形成することにより、容量1個当たりにかかる電圧の絶対値を低く抑えることが考えられる。このような耐圧緩和対策について本願発明者が検討したところ、次のような課題を見いだした。
すなわち、二つの容量を互いに直列接続して一つの昇圧容量を形成した場合の直列接続ノード(「中間ノード」という)に適当なリークパスがない場合には、中間ノードに不所望な帯電が起こり、この帯電に起因してデバイス破壊を生ずる虞がある。また、二つの容量を互いに直列接続して一つの昇圧容量を形成した場合の中間ノードにリークパスが存在する場合には、当該リークパスを介して流れるリーク電流のために、チャージポンプ回路のポンプ効率が低下する虞がある。
本発明の目的は、複数の容量を互いに直列接続して一つの昇圧容量を形成した場合の中間ノードの帯電に起因するデバイス破壊を回避するとともに、当該中間ノードのリークパスを介して流れるリーク電流に起因するポンプ効率の低下を回避するための技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、第1静電容量とそれに直列接続された第2静電容量とを含む昇圧容量と、上記昇圧容量を駆動することで昇圧電圧を形成するための容量ドライバと、上記第1静電容量と上記第2静電容量との直列接続ノードに結合された保護回路とを含んでチャージポンプ回路を構成する。上記保護回路は、上記昇圧電圧が形成されない状態においては導通状態とされて、上記第1静電容量と上記第2静電容量との直列接続ノードの蓄積電荷を放電し、上記昇圧電圧が形成される状態においては非導通状態を維持する。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、複数の容量を互いに直列接続して一つの昇圧容量を形成した場合の中間ノードの帯電に起因するデバイス破壊を回避するとともに、当該中間ノードのリークパスを介して流れるリーク電流に起因するポンプ効率の低下を回避するための技術を提供することができる。
本発明にかかるチャージポンプ回路の構成例回路図である。 図1に示されるチャージポンプ回路に供給されるクロック信号の波形図である。 図1に示されるチャージポンプ回路における昇圧容量の構成例説明図である。 図1に示されるチャージポンプ回路における昇圧容量の別の構成例説明図である。 図1に示されるチャージポンプ回路における昇圧容量の別の構成例説明図である。 図1に示されるチャージポンプ回路において、中間ノードがフローティング状態になっていると仮定した場合のシミュレーション結果の説明図である。 図1に示されるチャージポンプ回路の非動作状態(オフ状態)の説明図である。 図1に示されるチャージポンプ回路の動作状態(オン状態)の説明図である。 二つの静電容量の直列接続ノードに結合されたダイオードの構成例説明図である。 図9に示されるダイオードに代えてnチャネル型MOSトランジスタによるスイッチを用いた場合の説明図である。 本発明にかかるデータ処理装置の一例とされるマイクロコンピュータの構成例ブロック図である。 本発明にかかる不揮発性メモリの一例とされるフラッシュメモリの構成例ブロック図である。 図12に示されるフラッシュメモリに含まれる電源回路の構成例ブロック図である。 図11に示されるマイクロコンピュータを応用したシステムの説明図である。 図11に示されるマイクロコンピュータを応用した別のシステムの説明図である。 図11に示されるマイクロコンピュータを応用した別のシステムの説明図である。
1.実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔1〕本発明の代表的な実施の形態に係るチャージポンプ回路(1307)は、第1静電容量(Ca)とそれに直列接続された第2静電容量(Cb)とを含む昇圧容量(C(x−1),Cx)と、上記昇圧容量を駆動することで昇圧電圧を形成するための容量ドライバ(DRV(x−1),DRVx)と、上記第1静電容量と上記第2静電容量との直列接続ノード(105,106)に結合された保護回路(D1,D2)とを含む。上記保護回路は、上記昇圧電圧が形成されない状態においては導通状態とされて、上記第1静電容量と上記第2静電容量との直列接続ノードの蓄積電荷を放電し、上記昇圧電圧が形成される状態においては非導通状態を維持する。
上記の構成によれば、第1静電容量と第2静電容量とを互いに直列接続して一つの昇圧容量を形成することにより、容量1個当たりにかかる電圧の絶対値を低く抑えることができる。チャージポンプ回路においては、チャージポンプ回路の出力端子に近い昇圧段ほど電圧の絶対値が大きくなるが、上記のように第1静電容量と第2静電容量とを互いに直列接続して一つの昇圧容量を形成することにより、容量1個当たりにかかる電圧の絶対値を低く抑えることができるので、昇圧容量の耐圧緩和を図ることができる。また、このような昇圧容量の耐圧緩和対策において、上記保護回路は、上記昇圧電圧が形成されない状態においては導通状態とされ、上記第1静電容量と上記第2静電容量との直列接続ノードの蓄積電荷が放電されるため、上記保護回路によってリークパスが形成される。これにより、第1静電容量と第2静電容量との直列接続ノードの帯電に起因するデバイス破壊を回避することができる。さらに上記保護回路は、上記昇圧電圧が形成される状態においては非導通状態を維持するため、第1静電容量と第2静電容量との直列接続ノードのリークパスを介して流れるリーク電流を阻止することができ、それによりポンプ効率の低下を回避することができる。
〔2〕上記〔1〕において、上記保護回路は、上記第1静電容量と上記第2静電容量との直列接続ノードに結合されたダイオード(D1,D2)を含んで構成することができる。これにより、上記保護回路を容易に形成することができる。
〔3〕上記〔2〕において、上記チャージポンプ回路には、上記ダイオードのカソード側の電位を制御可能な制御回路(101)を設け、この制御回路によって上記ダイオードのカソード側の電位を制御することにより、上記保護回路の機能を容易に実現することができる。
〔4〕上記〔3〕において、上記制御回路は、上記昇圧電圧が形成されない状態においては上記ダイオードのカソード側をローレベルに制御し、上記昇圧電圧が形成される状態においては上記ダイオードのカソード側をハイレベルに制御するように構成することができる。このような制御が制御回路で行われることにより、上記ダイオードは、上記昇圧電圧が形成されない状態においては導通状態とされて、上記第1静電容量と上記第2静電容量との直列接続ノードの蓄積電荷を放電し、上記昇圧電圧が形成される状態においては非導通状態を維持する。
〔5〕上記〔4〕において、上記ダイオードは、nウェル領域内(nwell)のp型拡散層(p)とn型拡散層(n)とが接合されたpn接合ダイオードとされる。このpn接合ダイオードのアノード側が、上記第1静電容量と上記第2静電容量との直列接続ノードに結合されることで、上記ダイオードの機能を発揮することができる。
〔6〕上記〔1〕において、上記保護回路には、上記ダイオード以外のデバイスを適用することができる。例えば上記第1静電容量と上記第2静電容量との直列接続ノードに結合されたMOSトランジスタ(1001,1002)によるスイッチを含んで上記保護回路を構成することができる。
〔7〕上記〔6〕において、上記チャージポンプ回路には、上記MOSトランジスタによるスイッチの動作を制御可能な制御回路(101)を設けることができる。
〔8〕上記〔7〕において、上記制御回路は、上記昇圧電圧が形成されない状態においては上記スイッチを導通状態に制御し、上記昇圧電圧が形成される状態においては上記スイッチを非導通状態に制御する。このような制御が行われることで、上記スイッチは、上記昇圧電圧が形成されない状態においては導通状態とされて、上記第1静電容量と上記第2静電容量との直列接続ノードの蓄積電荷を放電し、上記昇圧電圧が形成される状態においては非導通状態を維持する。
〔9〕上記〔5〕において、上記第1静電容量とそれに直列接続された第2静電容量には、様々な構成が考えられる。例えば上記第1静電容量とそれに直列接続された第2静電容量とを含む昇圧容量には、ウェル領域(pwell)上に絶縁膜を介して第1ポリシリコン層(PolySi1)と第2ポリシリコン層(PolySi2)とがそれぞれ積層されたものを適用することができる。
〔10〕上記〔5〕において、上記第1静電容量及び上記第2静電容量には、ウェル領域(pwell)上に絶縁膜を介してポリシリコン層PolySi)が積層されたものを適用することができる。第1静電容量に第2静電容量が積層されるため、静電容量1個分の面積で、上記第1静電容量と上記第2静電容量とを形成することができる。
〔11〕上記〔5〕において、上記第1静電容量及び上記第2静電容量は、上位金属層(501,503)と下位金属層(502,504)とが絶縁膜を介して積層されたものを適用することができる。
〔12〕上記チャージポンプ回路(1307)と、不揮発性メモリセルが配列されたメモリアレイ(1208)と、上記チャージポンプ回路によって形成された昇圧電圧を用いて上記メモリアレイのリード/ライトを行う回路(1209,1210)とを含んで不揮発性メモリ(1103)を形成することができる。上記の作用効果を有するチャージポンプ回路が適用されることにより、不揮発性メモリの信頼性の向上を図ることができる。
〔13〕上記不揮発性メモリ(1103)と、上記不揮発性メモリにアクセス可能なCPU(1107)とを含んでデータ処理装置を形成することができる。上記不揮発性メモリが適用されることにより、データ処理装置の信頼性の向上を図ることができる。
〔14〕所定の制御用プログラムを実行するマイクロコンピュータを搭載して成るマイクロコンピュータ応用システム(1401,1501,1601)において、上記マイクロコンピュータとして、上記〔13〕記載のデータ処理装置を適用することができる。
2.実施の形態の詳細
実施の形態について更に詳述する。
《実施の形態1》
図11には、本発明にかかるデータ処理装置の一例とされるマイクロコンピュータが示される。
図11に示されるマイクロコンピュータ1100は、ポート1101,1104、タイマ1102、フラッシュメモリモジュール1103、バスインタフェース(バスIF)1105、DMAC(Direct Memory Access Controller)1106を含む。さらに上記マイクロコンピュータ1100は、CPU(Central Processing Unit)1107、クロック生成部1108、RAM(Random Access Memory)1109、及びシーケンサ1110を含む。そしてこのようなマイクロコンピュータ1100は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。
ポート1101,1104、タイマ1102、シーケンサ1110、フラッシュメモリモジュール1103、バスインタフェース1105、及びクロック生成部1108は、周辺バス1112によって互いに結合されている。また、RAM1109、フラッシュメモリモジュール1103、バスインタフェース1105、DMAC1106、及びCPU1107は高速バス1111によって互いに結合されている。ポート1101,1104は、外部との間で各種データのやり取りを行う。タイマ1102は、クロックを数えることで一定時間の経過を検出する機能を有する。DMAC1106は、CPU1107を介さずに各種デバイス間で直接データ転送を行うための制御を行う。クロック生成部1108は、所定の周波数のクロック信号を形成する発振器及び形成されたクロック信号を逓倍するためのPLL(Phase Locked Loop)を含む。マイクロコンピュータ1100は、スタンバイ信号STBYがアサートされることにより、スタンバイ状態に遷移され、リセット信号RESがアサートされることにより初期化される。また、マイクロコンピュータ1100の動作用電源電圧として、所定の端子を介して、高電位側電源Vcc、低電位側電源Vssが供給される。シーケンサ1110は、CPU1107からの命令に従ってフラッシュメモリモジュール1103の動作をシーケンシャルに制御する。
図12には、上記フラッシュメモリモジュール1103の構成例が示される。
フラッシュメモリ1103は、I/Oコントロール回路1201、発振器(OSC)1204、サブシーケンサ(Sub Sequencer)1205、センスアンプ(Sense Amp)1211、カラムデコーダ(Y Dec)1210、フラッシュメモリアレイ(Flash Memory Array)1208、ローデコーダ(X Dec)1209を含む。また、フラッシュメモリ1103には、ディストリビュータ(Distributer)1207、電源回路1206が設けられる。
I/Oコントロール回路(I/O Control)1201は、フラッシュメモリ1103における信号入出力を制御する機能を有し、I/Oバッファ(I/O Buff)1202と、アドレスバッファ(Address Buff)1203とを含む。発振器1204は、クロック信号Clockを生成する。生成されたクロック信号Clockは、サブシーケンサ1205や電源回路1206に伝達される。サブシーケンサ1205は、ディストリビュータ1207や電源回路1206の動作をシーケンシャルに制御する。電源回路1206は、それぞれ互いに異なる電圧を形成するための複数のチャージポンプ回路を含む。複数のチャージポンプ回路は、サブシーケンサ1205からのon/off制御信号によって動作状態/非動作状態が制御される。複数のチャージポンプ回路によって形成された電圧は、ディストリビュータ1207を介して、ローデコーダ1209やカラムデコーダ1210に伝達される。ローデコーダ1209は、アドレスバッファ1203を介して伝達されたローアドレスをデコードすることでフラッシュメモリアレイ1208におけるワード線を選択レベルに駆動する。センスアンプ1211は、カラムデコーダ1210の出力に基づいてフラッシュメモリアレイ1208から選択的に出力された信号をリファレンスレベルと比較することで読み出しデータを得る。カラムデコーダ1210は、カラムアドレスをデコードすることでカラム系の選択信号を形成する。フラッシュメモリアレイ1208は、複数のフラッシュメモリセルが、行方向及び列方向に配列されて成る。この不揮発性メモリセルは、コントロールゲート、フローティングゲート、ドレイン、ソースの各電極を有する。列方向に配置された複数のフラッシュメモリセルのドレインは共通接続されて、副ビット線セレクタを介してビット線に結合される。複数のフラッシュメモリセルのソースは、共通ソース線に接続される。上記共通ソース線に接続されるフラッシュメモリセルが1ブロックを構成し、それらは半導体基板の共通のウエル領域内に形成されて消去の単位とされる。一方、行方向に並んだ複数のフラッシュメモリセルのコントロールゲートは行単位でワード線に接続される。
図13には、上記電源回路1206の構成例が示される。
上記電源回路1206は、演算増幅器1301,1312,1313,1314、コンパレータ1308〜1311、定電圧発生回路1302、発振回路(OSC)1303、及びチャージポンプ回路1304〜1307を含む。演算増幅器1301の出力に基づいて定電圧発生回路1302から基準電圧が出力される。演算増幅器1301は、参照電圧Vrefと定電圧発生回路1302の出力電圧との比較を行う。参照電圧Vrefは1.2Vとされる。発振回路(OSC)1303は、定電圧発生回路1302で形成された基準電圧が供給されることにより、所定周波数のクロック信号を形成する。このクロック信号は、チャージポンプ回路1304〜1307に伝達される。温特付加回路1315は、定電圧発生回路1302によって形成された基準電圧に、所定の温度依存特性を付加する。この温特付加回路1315によって温度依存特性が付加された基準電圧は、コンパレータ1308〜1311に伝達される。
コンパレータ1308は、チャージポンプ回路1304の出力電圧と温特付加回路1315の出力とを比較する。チャージポンプ回路1304は、コンパレータ1308での比較結果に基づいてメモリ書き換え電圧1を形成する。このメモリ書き換え電圧1は+10Vとされる。また、演算増幅器1312は、チャージポンプ回路1304の出力に温特付加回路1315の出力を加算してベリファイ電圧1を形成する。
コンパレータ1309は、チャージポンプ回路1305の出力電圧と温特付加回路1315の出力とを比較する。チャージポンプ回路1305は、コンパレータ1309での比較結果に基づいてメモリ書き換え電圧2を形成する。このメモリ書き換え電圧2は+7Vとされる。
コンパレータ1310は、チャージポンプ回路1306の出力電圧と温特付加回路1315の出力とを比較する。チャージポンプ回路1306は、コンパレータ1310での比較結果に基づいてメモリ書き換え電圧3を形成する。このメモリ書き換え電圧3は+4Vとされる。
コンパレータ1311は、チャージポンプ回路1307の出力電圧と温特付加回路1315の出力とを比較する。チャージポンプ回路1307は、コンパレータ1311での比較結果に基づいてメモリ書き換え電圧4を形成する。このメモリ書き換え電圧4は−10Vとされる。演算増幅器1313は、チャージポンプ回路1307の出力に温特付加回路1315の出力を加算してベリファイ電圧2を形成する。演算増幅器1314は、チャージポンプ回路1307の出力に温特付加回路1315の出力を加算してメモリアレイ制御電圧を形成する。
図1には、チャージポンプ回路1307の構成例が示される。尚、他のチャージポンプ回路1304〜1306もチャージポンプ回路1304と同様に構成される。
図1に示されるチャージポンプ回路1307は、負の高電圧を発生させるもので、NM0は、チャージポンプ回路1307の停止時に回路への電流供給を止めるためのnチャネル型MOSトランジスタ、NM1〜NMzは電荷を転送するためのnチャネル型MOSトランジスタ(トランスファMOS)、C1〜Cxは昇圧容量である。nチャネル型MOSトランジスタはグランド(低電位側電源Vss)に結合される。nチャネル型MOSトランジスタNMzは出力端子104に結合される。nチャネル型MOSトランジスタNM0〜NMzは互いに直列接続される。昇圧容量C1〜Cxは、それぞれ充放電用のドライバDRV1〜DRVxに接続されており、対応するドライバDRV1〜DRVxによって、クロック信号φ1,φ2に同期して駆動される。また昇圧容量C1〜Cxの他端は、それぞれnチャネル型MOSトランジスタNM1〜NMzの直列接続ノードに結合される。クロック信号φ1,φ2は、図13に示される発振回路1303から供給されるもので、図2に示されるように、位相が180度ずれている。このようなクロック信号φ1,φ2は、チャージポンプ回路1307における偶数昇圧段と奇数昇圧段とで、位相が180度ずれるように与えられる。クロック信号φ1,φ2のハイ(H)レベルは高電位側電源電圧Vccに等しい。クロック信号φ1,φ2のロー(L)レベルは低電位側電源電圧Vssに等しい。アンドゲートAND1,AND2は、制御回路101から制御信号CNT1が伝達される。制御回路101には、サブシーケンサ1205から入力端子102を介してon/off制御信号が伝達される。制御回路101は、on/off制御信号がサブシーケンサ1205によってアサートされた状態で活性化される。制御回路101によって制御信号CNT1がハイレベルにされた状態で、クロック信号φ1,φ2は、それぞれアンドゲートAND1,AND2を介してドライバDRV1〜DRVxに伝達される。制御回路101によって制御信号CNT1がローレベルにされた状態では、クロック信号φ1,φ2はドライバDRV1〜DRVxに伝達されない。
出力端子104から負電圧Vpが出力される。この負電圧Vpは、コンパレータ1311において、温特付加回路1315から出力された基準電圧と比較される。この比較結果は、入力端子103を介して制御回路101に伝達される。制御回路101は、コンパレータ1311の出力に基づいて、負電圧Vpを安定化させるために、制御信号CNT1の論理を制御することで、ドライバDRV1〜DRVxへのクロック信号φ1,φ2の供給を制御する。
クロック信号φ1,φ2に同期して、偶数段と奇数段で交互に電荷を移動させることで、チャージポンプ回路1304の出力端子の電圧レベルが負電圧Vpに昇圧される。
このようなチャージポンプ回路1307において、出力端子104に近い昇圧段ほど電圧の絶対値が大きくなる。昇圧容量にかかる電圧は、ドライバのハイレベル出力であるVccと昇圧電圧Vmとの差なので、例えばVcc=6V、昇圧電圧−10Vとすると、16Vの電圧が、出力端子104に近い昇圧段の昇圧容量C(x−1)やCxの端子にかかる虞がある。そこで、本例において、昇圧容量C(x−1),Cxは、それぞれ二つの容量Ca,Cbが互いに直列接続されて成る。これにより、容量1個当たりにかかる電圧の絶対値を低く抑えることができる。
また、二つの容量を互いに直列接続して一つの昇圧容量を形成した場合の直列接続ノード(中間ノード)105,106に適当なリークパスを形成するためのデバイスとしてダイオードD1,D2が設けられている。このダイオードD1,D2はpn接合ダイオードとされる。ダイオードD1のアノード側は、昇圧容量C(x−1)における容量Ca,Cbの直列接続ノード105に結合され、ダイオードD2のアノード側は、昇圧容量Cxにおける容量Ca,Cbの直列接続ノード106に結合される。ダイオードD1,D2のカソード側は制御回路101に共通接続される。制御回路101は、チャージポンプ回路1307の非動作状態(オフ状態)においてはダイオードD1,D2のカソード側をグランドレベル(低電位側電源Vssレベル)とし、チャージポンプ回路1307の動作状態(オン状態)においてはダイオードD1,D2のカソード側を高電位側電源Vccレベルとする。このような制御については後に詳述する。
上記昇圧容量C(x−1),Cxは、以下のように形成することができる。
図3(A)には、上記昇圧容量C(x−1)の構成例が示される。尚、昇圧容量Cxも同様に構成することができる。
図3(A)に示される昇圧容量C(x−1)は、ウェル領域上に二つのポリシリコン層が絶縁膜を介して積層された積層容量とされる。p型の基板psubにウェル領域deep nwellが形成され、このウェル領域deep nwell内にウェル領域pwellが形成され、ウェル領域pwell内に拡散層pが形成されている。そしてこの表面上に、絶縁膜を介して第1ポリシリコン層PolySi1、第2ポリシリコン層PolySi2がそれぞれ積層されている。第1ポリシリコン層PolySi1と第2ポリシリコン層PolySi2との絶縁膜にはシリコンナイトライドが使用され、第1ポリシリコン層PolySi1とウェル領域pwellとの絶縁膜にはシリコン酸化膜などが用いられる。第1ポリシリコン層PolySi1と第2ポリシリコン層PolySi2とが絶縁膜を介して対向配置されることで容量Caが形成され、第1ポリシリコン層PolySi1とウェル領域pwellとが絶縁膜を介して対向配置されることで容量Cbが形成される。容量Caと容量Cbとが互いに直列接続されることで、昇圧容量C(x−1)が形成される。第2ポリシリコン層PolySi2に容量ドライバDRV(x−1)の出力が伝達される。ウェル領域pwell内の拡散層pから昇圧電圧Vmが得られる。ウェル領域deep nwell内に拡散層nが形成され、そこに高電位側電源Vccが伝達される。ダイオードD1は、p型の基板psubに形成されたウェル領域nwell内に形成された拡散層p及びnによるpn接合ダイオードとされる。
尚、フラッシュメモリセルは、ウェル領域上にフローティングゲートとコントロールゲートとがそれぞれ積層されて構成されており、上記昇圧容量C(x−1)は、このフラッシュメモリセルと同一プロセスで形成される。
図3(B)には、図3(A)における主要部の等価回路、中間ノード105が示される。
図3(A)における積層容量の場合、容量Ca,Cbが縦積みされ、しかもその縦積み状態のままで容量Ca,Cbが互いに直列接続されているため、二つの容量を互いに直列接続して一つの昇圧容量を形成した場合の直列接続ノード(中間ノード)105の寄生容量は無視できるほど小さい。高電位側電源Vcc端子と昇圧電圧Vm端子との間の寄生容量をCparaとすると、昇圧電圧Vmの振幅は、次式によって示される。
Figure 0005537307
ここで、Ca=Cb、寄生容量Cparaを容量Cbの20%とすると、昇圧電圧Vmの振幅は、次式より、Vccの83%となる。
Figure 0005537307
図3(A)における積層容量の場合、中間ノード105には、昇圧容量C(x−1)にかかる電圧の1/2の電圧がかかることが期待される。ここで、中間ノード105がフローティング状態になっていると仮定した場合には、中間ノード105に帯電している可能性があるため、中間ノード105の電圧値は不明とされる。
図6には、中間ノード105がフローティング状態になっていると仮定し、当該中間ノード105の初期電圧を、0.7V,3Vとした場合のシミュレーション結果が示される。3Vの場合は、昇圧容量C(x−1)にかかる電圧の1/2の電圧から大きくずれ、電圧にかたよりが生じる。帯電している電圧によっては容量Ca,Cbの何れかに過大な電圧がかかり、それによって容量の破壊耐圧を超えてしまう虞がある。
一方、図1に示される構成によれば、中間ノード105,106にリークパスを形成するためのデバイスとしてダイオードD1,D2が設けられ、このダイオードD1,D2が制御回路101によって制御されることにより、中間ノードの帯電に起因するデバイス破壊を回避し、さらに中間ノード105,106のリークパスを介して流れるリーク電流に起因するポンプ効率の低下を回避している。
チャージポンプ回路1307の非動作状態(オフ状態)においては、図7に示されるように、ダイオードD1,D2のカソード側が制御回路101によりグランドレベル(低電位側電源Vssレベル)とされることで、ダイオードD1,D2が導通(オン)状態とされる。これにより中間ノード105,106の電荷がダイオードD1,D2を介して制御回路101に流れるため、中間ノード105,106の電位はダイオードD1,D2の順方向電圧(0.7V)以下になる。このため、中間ノードの帯電に起因するデバイス破壊を回避することができる。そして、チャージポンプ回路1307の動作状態(オン状態)においては、図8に示されるように、ダイオードD1,D2のカソード側が制御回路101により高電位側電源Vccレベルとされることで、ダイオードD1,D2が非導通(オフ)状態とされる。容量ドライバDRV(x−1),DRVxの振幅がVss〜Vccなので、中間ノード105,106の電位がVccよりも高くなることはない。このため、ダイオードD1,D2は常に逆バイアスされた状態になり順方向電流は発生しない。これにより、中間ノード105,106のリークパスを介して流れるリーク電流に起因するポンプ効率の低下を回避することができる。尚、ダイオードD1,D2が設けられることにより、接合容量や配線容量が寄生容量として加わることになるが、ダイオードD1,D2のサイズとしてはレイアウトルール上の最小サイズがあればよく、また、図9に示されるように、ダイオードD1,D2をそれぞれ対応する昇圧容量C(x+1),Cxの近傍に配置することで配線容量も最小化できる。ダイオードD1,D2は、ウェル領域nwell内の拡散層p及びnによるpn接合ダイオードとされるため、pn接合容量を小さく抑えることができる。
以上、負電圧を出力するチャージポンプ回路について説明したが、正電圧を出力するチャージポンプ回路においても同様に構成することができる。尚、正電圧を出力するチャージポンプ回路では、図1におけるNチャネル型MOSトランジスタNM0〜NMzに代えて、pチャネル型MOSトランジスタが適用され、停止時に電流供給を止めるスイッチ用のpチャネル型MOSトランジスタ(NM0に対応するもの)には、高電位側電源Vccが接続される。
《実施の形態2》
図1に示される昇圧容量C(x−1),Cxとして、図4(A)に示されるような単層容量を適用することができる。
容量Ca,Cbは、それぞれ単層容量とされ、互いに異なる容量形成領域401,402に形成される。
容量形成領域401において、p型の基板psubにウェル領域deep nwellが形成され、このウェル領域deep nwell内にウェル領域pwellが形成され、ウェル領域pwell内に拡散層pが形成される。そしてこの表面上に、絶縁膜を介してポリシリコン層PolySiが積層されている。容量形成領域401においてポリシリコン層PolySiとウェル領域pwellとが絶縁膜を介して対向配置されることで容量Caが形成される。
容量形成領域402において、p型の基板psubにウェル領域deep nwellが形成され、このウェル領域deep nwell内にウェル領域pwellが形成され、ウェル領域pwell内に拡散層pが形成される。そしてこの表面上に、絶縁膜を介してポリシリコン層PolySiが積層されている。容量形成領域402においてポリシリコン層PolySiとウェル領域pwellとが絶縁膜を介して対向配置されることで容量Cbが形成される。
容量形成領域401におけるポリシリコン層PolySiに容量ドライバDRV(x−1)の出力が伝達される。容量形成領域401における拡散層pと、容量形成領域402におけるポリシリコン層PolySiとが接続されて中間ノード105が形成される。この中間ノード105は、実施の形態1の場合と同様に、ダイオードD1を介して制御回路101に結合される。容量形成領域402における拡散層pから昇圧電圧Vmが得られる。
図4(B)には、図4(A)における主要部の等価回路が示される。
容量Ca,Cbが互いに直列接続される。高電位側電源Vccと中間ノード105との間の寄生容量をCa_paraとし、高電位側電源Vcc端子と昇圧電圧Vm端子との間の寄生容量をCb_paraとすると、昇圧電圧Vmの振幅は、次式によって示される。
Figure 0005537307
ここで、Ca=Cb、寄生容量Ca_paraを容量Caの20%とし、寄生容量Cb_paraを容量Cbの20%とすると、昇圧電圧Vmの振幅は、次式より、Vccの70%となる。
Vmの振幅=Vcc×1/1.44=Vcc×70%
実施の形態1の場合のVmの振幅は、数2から明らかなようにVccの83%であるため、それに比べて実施の形態2の場合には、Vmの振幅が低下する。図3(A)に示される容量を使用するチャージポンプ回路においてVcc=1.62から−10Vまで昇圧しようとすると、チャージポンプ回路における昇圧段数は8段となる。これに対して、図4(A)に示される容量を使用するチャージポンプ回路において、Vcc=1.62から−10Vまで昇圧しようとすると、チャージポンプ回路における昇圧段数は9段となり、昇圧段数が増えてしまう。
しかしながら、図1に示される昇圧容量C(x−1),Cxとして、図4(A)に示されるような単層容量(Ca,Cb)を適用した場合においても、二つの単層容量(Ca,Cb)が互いに直列接続されることによって、容量1個当たりにかかる電圧の絶対値を低く抑えることができる。また、図4に示される構成では、中間ノード105がフローティングではないため、接合リークによって中間ノード105に帯電した電荷は時間の経過に伴ってウェル領域を介して放電されることが考えられるが、中間ノード105に帯電した電荷が十分に放電されない場合には、図3(A)に示される構成の場合と同様に、帯電している電圧によっては容量Ca,Cbの何れかに過大な電圧がかかる。それによって容量の破壊耐圧を超えてしまう虞がある。
そこで、図4(A)に示される容量を使用するチャージポンプ回路においても、図1に示される場合と同様に、中間ノード105,106にダイオードD1,D2を設け、このダイオードD1,D2を制御回路101によって制御することにより、中間ノードの帯電に起因するデバイス破壊を回避し、さらに中間ノード105,106のリークパスを介して流れるリーク電流に起因するポンプ効率の低下を回避することができる。
《実施の形態3》
半導体集積回路において金属−絶縁膜−金属の積層構造によって容量(Metal−Insulator−Metal容量、以下、「MIM容量」という)を形成することができる。そこで、図1に示される昇圧容量C(x−1),Cxとして、図5(A)に示されるようなMIM容量を適用しても良い。例えば図5(A)において、上位金属層501と下位金属層502とが絶縁膜を介して積層されることでMIM容量505が形成され、上位金属層503と下位金属層504とが絶縁膜を介して積層されることでMIM容量506が形成される。MIM容量505,506は、図1における容量Ca,Cbに対応する。
図5(B)には、図5(A)における主要部の等価回路が示される。
MIM容量505,506を用いる場合にも、図1に示される場合と同様に、中間ノード105,106にダイオードD1,D2を設け、このダイオードD1,D2を制御回路101によって制御することにより、中間ノードの帯電に起因するデバイス破壊を回避し、さらに中間ノード105,106のリークパスを介して流れるリーク電流に起因するポンプ効率の低下を回避することができる。
《実施の形態4》
図1に示されるダイオードD1,D2に代えて、図10に示されるように、nチャネル型MOSトランジスタによるスイッチを適用することができる。
図10において、nチャネル型MOSトランジスタ1001,1002が設けられる。nチャネル型MOSトランジスタ1001は中間ノード105に接続され、nチャネル型MOSトランジスタ1002は低電位側電源Vssに結合される。nチャネル型MOSトランジスタ1001,1002は互いに直列接続される。nチャネル型MOSトランジスタ1002のゲートには制御回路101の出力が伝達される。nチャネル型MOSトランジスタ1001のゲートには、制御回路101の出力がレベルシフト回路1003でレベルシフトされてから伝達される。レベルシフト回路1003には、高電位側電源Vccと、チャージポンプ回路1307の出力Vpが伝達される。制御回路101の出力がハイレベルのとき、nチャネル型MOSトランジスタ1001,1002のゲートは、高電位側電源Vccレベルとされる。制御回路101の出力がローレベルの場合、nチャネル型MOSトランジスタ1002のゲートは低電位側電源Vssレベルとされるが、nチャネル型MOSトランジスタ1001のゲートはチャージポンプ回路1307の出力Vpレベルとされる。これにより、中間ノード105の電位にかかわらず、nチャネル型MOSトランジスタ1001を確実にオフさせることができる。
このように図1に示されるダイオードD1,D2に代えてnチャネル型MOSトランジスタ1001,1002によるスイッチを適用した場合でも、制御回路101の出力に基づいてnチャネル型MOSトランジスタ1001,1002のオンオフ制御を行うことにより、実施の形態1の場合と同様の作用効果を得ることができる。
《実施の形態5》
実施の形態1〜4にかかるマイクロコンピュータ1100は、種々のマイクロコンピュータ応用システムに適用することができる。
実施の形態1〜4にかかるマイクロコンピュータ1100は、例えば図14に示されるように、家電製品の一例とされる洗濯機1401の制御用ボード1402に適用することができる。この制御用ボード1402には、所定の制御用プログラムを実行するマイクロコンピュータ1100が搭載され、洗濯機1401に搭載されたインバータモータの制御等が行われる。
また実施の形態1〜4にかかるマイクロコンピュータ1100は、例えば図15に示されるように、家電製品の一例とされる冷蔵庫1501の制御用ボード1502に適用することができる。この制御用ボード1502には、所定の制御用プログラムを実行するマイクロコンピュータ1100が搭載され、コンプレッサインバータ制御、ファン制御、製氷制御、表示制御等が行われる。
さらに実施の形態1〜4にかかるマイクロコンピュータ1100は、例えば図16に示されるように、家電製品の一例とされるデジタルカメラの制御ボード1602に適用することができる。この制御用ボード1602には、所定の制御用プログラムを実行するマイクロコンピュータ1100が搭載され、デジタルカメラにおける撮像部、画像処理部及びシーケンス部の動作制御等が行われる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
101 制御回路
C1〜Cx 昇圧容量
Ca,Cb 容量
D1,D2 ダイオード
1100 マイクロコンピュータ
1101,1104 ポート
1102 タイマ
1103 フラッシュメモリモジュール
1105 バスインタフェース
1106 DMAC
1107 CPU
1108 クロック生成部
1109 RAM
1110 シーケンサ
1201 I/Oコントロール回路
1202 I/Oバッファ
1203 アドレスバッファ
1204 発振器
1205 サブシーケンサ
1206 電源回路
1207 ディストリビュータ
1208 フラッシュメモリアレイ
1209 ローデコーダ
1210 カラムデコーダ
1211 センスアンプ
1301,1312,1313,1314 演算増幅器
1315 温特付加回路
1302 定電圧発生回路
1303 発振回路
1304〜1307 チャージポンプ回路
1308〜1311 コンパレータ

Claims (10)

  1. 第1静電容量とそれに直列接続された第2静電容量とを含む昇圧容量と、
    上記昇圧容量を駆動することで昇圧電圧を形成するための容量ドライバと、
    上記第1静電容量と上記第2静電容量との直列接続ノードに結合された保護回路と、を含み、
    上記保護回路は、上記第1静電容量と上記第2静電容量との直列接続ノードに結合されたダイオードを含み、上記昇圧電圧が形成されない状態においては導通状態とされて、上記第1静電容量と上記第2静電容量との直列接続ノードの蓄積電荷を放電し、上記昇圧電圧が形成される状態においては非導通状態を維持することを特徴とするチャージポンプ回路。
  2. 上記ダイオードのカソード側の電位を制御可能な制御回路を含む請求項1記載のチャージポンプ回路。
  3. 上記制御回路は、上記昇圧電圧が形成されない状態においては上記ダイオードのカソード側をローレベルに制御し、上記昇圧電圧が形成される状態においては上記ダイオードのカソード側をハイレベルに制御する請求項2記載のチャージポンプ回路。
  4. 上記ダイオードは、nウェル領域内のp型拡散層とn型拡散層とが接合されたpn接合ダイオードとされ、このpn接合ダイオードのアノード側が、上記第1静電容量と上記第2静電容量との直列接続ノードに結合される請求項3記載のチャージポンプ回路。
  5. 上記第1静電容量とそれに直列接続された第2静電容量とを含む昇圧容量は、ウェル領域上に絶縁膜を介して第1ポリシリコン層と第2ポリシリコン層とがそれぞれ積層されて成る請求項4記載のチャージポンプ回路。
  6. 上記第1静電容量及び上記第2静電容量は、ウェル領域上に絶縁膜を介してポリシリコン層が積層されて成る単層容量とされる請求項4記載のチャージポンプ回路。
  7. 上記第1静電容量及び上記第2静電容量は、上位金属層と下位金属層とが絶縁膜を介して積層されて成るMIM容量とされる請求項4記載のチャージポンプ回路。
  8. 請求項4記載のチャージポンプ回路と、
    不揮発性メモリセルが配列されたメモリアレイと、
    上記チャージポンプ回路によって形成された昇圧電圧を用いて上記メモリアレイのリード/ライトを行う回路と、を含む不揮発性メモリ。
  9. 請求項8記載の不揮発性メモリと、
    上記不揮発性メモリにアクセス可能なCPUと、を含むデータ処理装置。
  10. 所定の制御用プログラムを実行するマイクロコンピュータを搭載して成るマイクロコンピュータ応用システムであって、
    上記マイクロコンピュータとして、請求項9記載のデータ処理装置を含むことを特徴とするマイクロコンピュータ応用システム。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5587253B2 (ja) * 2011-06-27 2014-09-10 ウィンボンド エレクトロニクス コーポレーション 昇圧回路
JP6161267B2 (ja) * 2012-11-28 2017-07-12 ルネサスエレクトロニクス株式会社 コンデンサ、およびチャージポンプ回路
JP6632865B2 (ja) * 2015-10-29 2020-01-22 シナプティクス・ジャパン合同会社 昇圧部を有する半導体装置及び昇圧回路
CN107276429A (zh) * 2017-05-27 2017-10-20 全球能源互联网研究院 一种直流装置的高电位送能装置和高电位供能系统
US10666136B2 (en) * 2017-09-11 2020-05-26 Khalifa University of Science and Technology Two dimensional charge pump
JP7224943B2 (ja) * 2019-01-31 2023-02-20 ローム株式会社 チャージポンプ回路、半導体装置、半導体記憶装置及び電気機器
US10848059B1 (en) * 2019-11-07 2020-11-24 Micron Technology, Inc. Systems and methods involving charge pumps coupled with external pump capacitors and other circuitry

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62154663A (ja) * 1985-12-26 1987-07-09 Nec Corp 電圧発生回路
JPH06283667A (ja) * 1993-03-26 1994-10-07 Toshiba Corp 高電圧発生回路
JP3421580B2 (ja) * 1998-06-22 2003-06-30 株式会社東芝 撮像装置
JP2001043690A (ja) * 1999-07-27 2001-02-16 Matsushita Electric Ind Co Ltd 負昇圧回路及びそれを用いた不揮発性半導体記憶装置、半導体回路装置
JP2001085633A (ja) * 1999-09-10 2001-03-30 Hitachi Ltd 容量構造を有する半導体装置、およびこの容量構造を用いたチャージポンプ回路、ならびにチャージポンプ回路を用いた半導体装置
KR100366636B1 (ko) * 2000-12-08 2003-01-09 삼성전자 주식회사 전하 펌프 전압 변환기
JP2002261239A (ja) * 2001-02-28 2002-09-13 Sharp Corp 不揮発性半導体メモリ装置の昇圧回路
JP4113170B2 (ja) * 2004-09-08 2008-07-09 株式会社東芝 半導体装置
JP4643996B2 (ja) * 2005-01-24 2011-03-02 ルネサスエレクトロニクス株式会社 チャージポンプ回路及びその昇圧方法
JP5179849B2 (ja) * 2006-12-28 2013-04-10 株式会社半導体エネルギー研究所 半導体装置

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