JP2012023177A - チャージポンプ回路、不揮発性メモリ、データ処理装置、及びマイクロコンピュータ応用システム - Google Patents
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Abstract
【課題】複数の容量を互いに直列接続して一つの昇圧容量を形成した場合の中間ノードの帯電に起因するデバイス破壊を回避するとともに、当該中間ノードのリークパスを介して流れるリーク電流に起因するポンプ効率の低下を回避する。
【解決手段】チャージポンプ回路（１３０７）は、第１静電容量（Ｃａ）とそれに直列接続された第２静電容量（Ｃｂ）とを含む昇圧容量（Ｃ（ｘ−１），Ｃｘ）と、容量ドライバ（ＤＲＶ（ｘ−１），ＤＲＶｘ）と、保護回路（Ｄ１，Ｄ２）とを含む。上記保護回路は、上記昇圧電圧が形成されない状態においては導通状態とされて、上記第１静電容量と上記第２静電容量との直列接続ノードの蓄積電荷を放電し、上記昇圧電圧が形成される状態においては非導通状態を維持する。これにより、昇圧容量の耐圧緩和を図り、また、ポンプ効率の低下を回避する。
【選択図】図１
【解決手段】チャージポンプ回路（１３０７）は、第１静電容量（Ｃａ）とそれに直列接続された第２静電容量（Ｃｂ）とを含む昇圧容量（Ｃ（ｘ−１），Ｃｘ）と、容量ドライバ（ＤＲＶ（ｘ−１），ＤＲＶｘ）と、保護回路（Ｄ１，Ｄ２）とを含む。上記保護回路は、上記昇圧電圧が形成されない状態においては導通状態とされて、上記第１静電容量と上記第２静電容量との直列接続ノードの蓄積電荷を放電し、上記昇圧電圧が形成される状態においては非導通状態を維持する。これにより、昇圧容量の耐圧緩和を図り、また、ポンプ効率の低下を回避する。
【選択図】図１
Description
本発明は、チャージポンプ回路の改良技術に関し、例えば不揮発性メモリの電源回路に適用して有効な技術に関する。
不揮発性メモリを用いた半導体装置は、不揮発性メモリと、その周辺回路などから構成されている。不揮発性メモリには、基板上に積層されたフローティングゲート、コントロールゲートなどが設けられている。このような不揮発性メモリを用いた半導体装置においては、不揮発性メモリおよびその周辺回路を動作するための各種電源が内部電源電圧発生回路により発生され、特に高電圧の昇圧にはチャージポンプ回路が用いられる。
チャージポンプ回路には、特許文献１にも記載されているように、正電圧昇圧回路を用いたものや、負電圧昇圧回路を用いたものがある（段落００３８〜００５２）。特許文献１によれば、フラッシュメモリを構成するチャージポンプ回路の容量構造は、不揮発性メモリセルのフローティングゲートと同層のファーストゲートＦＧと、コントロールゲートと同層のセカンドゲートＳＧとの間に絶縁膜を挟んで形成された容量Ｃ１と、ファーストゲートＦＧとウェル領域ｎｗｅｌｌとの間に絶縁膜を挟んで形成された容量Ｃ２とから成る。セカンドゲートＳＧとウェル領域ｎｗｅｌｌとが同電位とされ、容量Ｃ１と容量Ｃ２とが並列接続され、縦に２個つなげた構造で構成されている。
そのようなチャージポンプ回路においては、チャージポンプ回路の出力端子に近い昇圧段ほど電圧の絶対値が大きくなるため、当該昇圧段における静電容量（「昇圧容量」という）の端子にかかる電圧が、当該昇圧容量の破壊耐圧を超えないようにすることが重要となる。耐圧緩和の対策として、二つの容量を互いに直列接続して一つの昇圧容量を形成することにより、容量１個当たりにかかる電圧の絶対値を低く抑えることが考えられる。このような耐圧緩和対策について本願発明者が検討したところ、次のような課題を見いだした。
すなわち、二つの容量を互いに直列接続して一つの昇圧容量を形成した場合の直列接続ノード（「中間ノード」という）に適当なリークパスがない場合には、中間ノードに不所望な帯電が起こり、この帯電に起因してデバイス破壊を生ずる虞がある。また、二つの容量を互いに直列接続して一つの昇圧容量を形成した場合の中間ノードにリークパスが存在する場合には、当該リークパスを介して流れるリーク電流のために、チャージポンプ回路のポンプ効率が低下する虞がある。
本発明の目的は、複数の容量を互いに直列接続して一つの昇圧容量を形成した場合の中間ノードの帯電に起因するデバイス破壊を回避するとともに、当該中間ノードのリークパスを介して流れるリーク電流に起因するポンプ効率の低下を回避するための技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、第１静電容量とそれに直列接続された第２静電容量とを含む昇圧容量と、上記昇圧容量を駆動することで昇圧電圧を形成するための容量ドライバと、上記第１静電容量と上記第２静電容量との直列接続ノードに結合された保護回路とを含んでチャージポンプ回路を構成する。上記保護回路は、上記昇圧電圧が形成されない状態においては導通状態とされて、上記第１静電容量と上記第２静電容量との直列接続ノードの蓄積電荷を放電し、上記昇圧電圧が形成される状態においては非導通状態を維持する。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、複数の容量を互いに直列接続して一つの昇圧容量を形成した場合の中間ノードの帯電に起因するデバイス破壊を回避するとともに、当該中間ノードのリークパスを介して流れるリーク電流に起因するポンプ効率の低下を回避するための技術を提供することができる。
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕本発明の代表的な実施の形態に係るチャージポンプ回路（１３０７）は、第１静電容量（Ｃａ）とそれに直列接続された第２静電容量（Ｃｂ）とを含む昇圧容量（Ｃ（ｘ−１），Ｃｘ）と、上記昇圧容量を駆動することで昇圧電圧を形成するための容量ドライバ（ＤＲＶ（ｘ−１），ＤＲＶｘ）と、上記第１静電容量と上記第２静電容量との直列接続ノード（１０５，１０６）に結合された保護回路（Ｄ１，Ｄ２）とを含む。上記保護回路は、上記昇圧電圧が形成されない状態においては導通状態とされて、上記第１静電容量と上記第２静電容量との直列接続ノードの蓄積電荷を放電し、上記昇圧電圧が形成される状態においては非導通状態を維持する。
上記の構成によれば、第１静電容量と第２静電容量とを互いに直列接続して一つの昇圧容量を形成することにより、容量１個当たりにかかる電圧の絶対値を低く抑えることができる。チャージポンプ回路においては、チャージポンプ回路の出力端子に近い昇圧段ほど電圧の絶対値が大きくなるが、上記のように第１静電容量と第２静電容量とを互いに直列接続して一つの昇圧容量を形成することにより、容量１個当たりにかかる電圧の絶対値を低く抑えることができるので、昇圧容量の耐圧緩和を図ることができる。また、このような昇圧容量の耐圧緩和対策において、上記保護回路は、上記昇圧電圧が形成されない状態においては導通状態とされ、上記第１静電容量と上記第２静電容量との直列接続ノードの蓄積電荷が放電されるため、上記保護回路によってリークパスが形成される。これにより、第１静電容量と第２静電容量との直列接続ノードの帯電に起因するデバイス破壊を回避することができる。さらに上記保護回路は、上記昇圧電圧が形成される状態においては非導通状態を維持するため、第１静電容量と第２静電容量との直列接続ノードのリークパスを介して流れるリーク電流を阻止することができ、それによりポンプ効率の低下を回避することができる。
〔２〕上記〔１〕において、上記保護回路は、上記第１静電容量と上記第２静電容量との直列接続ノードに結合されたダイオード（Ｄ１，Ｄ２）を含んで構成することができる。これにより、上記保護回路を容易に形成することができる。
〔３〕上記〔２〕において、上記チャージポンプ回路には、上記ダイオードのカソード側の電位を制御可能な制御回路（１０１）を設け、この制御回路によって上記ダイオードのカソード側の電位を制御することにより、上記保護回路の機能を容易に実現することができる。
〔４〕上記〔３〕において、上記制御回路は、上記昇圧電圧が形成されない状態においては上記ダイオードのカソード側をローレベルに制御し、上記昇圧電圧が形成される状態においては上記ダイオードのカソード側をハイレベルに制御するように構成することができる。このような制御が制御回路で行われることにより、上記ダイオードは、上記昇圧電圧が形成されない状態においては導通状態とされて、上記第１静電容量と上記第２静電容量との直列接続ノードの蓄積電荷を放電し、上記昇圧電圧が形成される状態においては非導通状態を維持する。
〔５〕上記〔４〕において、上記ダイオードは、ｎウェル領域内（ｎｗｅｌｌ）のｐ型拡散層（ｐ＋）とｎ型拡散層（ｎ＋）とが接合されたｐｎ接合ダイオードとされる。このｐｎ接合ダイオードのアノード側が、上記第１静電容量と上記第２静電容量との直列接続ノードに結合されることで、上記ダイオードの機能を発揮することができる。
〔６〕上記〔１〕において、上記保護回路には、上記ダイオード以外のデバイスを適用することができる。例えば上記第１静電容量と上記第２静電容量との直列接続ノードに結合されたＭＯＳトランジスタ（１００１，１００２）によるスイッチを含んで上記保護回路を構成することができる。
〔７〕上記〔６〕において、上記チャージポンプ回路には、上記ＭＯＳトランジスタによるスイッチの動作を制御可能な制御回路（１０１）を設けることができる。
〔８〕上記〔７〕において、上記制御回路は、上記昇圧電圧が形成されない状態においては上記スイッチを導通状態に制御し、上記昇圧電圧が形成される状態においては上記スイッチを非導通状態に制御する。このような制御が行われることで、上記スイッチは、上記昇圧電圧が形成されない状態においては導通状態とされて、上記第１静電容量と上記第２静電容量との直列接続ノードの蓄積電荷を放電し、上記昇圧電圧が形成される状態においては非導通状態を維持する。
〔９〕上記〔５〕において、上記第１静電容量とそれに直列接続された第２静電容量には、様々な構成が考えられる。例えば上記第１静電容量とそれに直列接続された第２静電容量とを含む昇圧容量には、ウェル領域（ｐｗｅｌｌ）上に絶縁膜を介して第１ポリシリコン層（ＰｏｌｙＳｉ１）と第２ポリシリコン層（ＰｏｌｙＳｉ２）とがそれぞれ積層されたものを適用することができる。
〔１０〕上記〔５〕において、上記第１静電容量及び上記第２静電容量には、ウェル領域（ｐｗｅｌｌ）上に絶縁膜を介してポリシリコン層ＰｏｌｙＳｉ）が積層されたものを適用することができる。第１静電容量に第２静電容量が積層されるため、静電容量１個分の面積で、上記第１静電容量と上記第２静電容量とを形成することができる。
〔１１〕上記〔５〕において、上記第１静電容量及び上記第２静電容量は、上位金属層（５０１，５０３）と下位金属層（５０２，５０４）とが絶縁膜を介して積層されたものを適用することができる。
〔１２〕上記チャージポンプ回路（１３０７）と、不揮発性メモリセルが配列されたメモリアレイ（１２０８）と、上記チャージポンプ回路によって形成された昇圧電圧を用いて上記メモリアレイのリード／ライトを行う回路（１２０９，１２１０）とを含んで不揮発性メモリ（１１０３）を形成することができる。上記の作用効果を有するチャージポンプ回路が適用されることにより、不揮発性メモリの信頼性の向上を図ることができる。
〔１３〕上記不揮発性メモリ（１１０３）と、上記不揮発性メモリにアクセス可能なＣＰＵ（１１０７）とを含んでデータ処理装置を形成することができる。上記不揮発性メモリが適用されることにより、データ処理装置の信頼性の向上を図ることができる。
〔１４〕所定の制御用プログラムを実行するマイクロコンピュータを搭載して成るマイクロコンピュータ応用システム（１４０１，１５０１，１６０１）において、上記マイクロコンピュータとして、上記〔１３〕記載のデータ処理装置を適用することができる。
２．実施の形態の詳細
実施の形態について更に詳述する。
実施の形態について更に詳述する。
《実施の形態１》
図１１には、本発明にかかるデータ処理装置の一例とされるマイクロコンピュータが示される。
図１１には、本発明にかかるデータ処理装置の一例とされるマイクロコンピュータが示される。
図１１に示されるマイクロコンピュータ１１００は、ポート１１０１，１１０４、タイマ１１０２、フラッシュメモリモジュール１１０３、バスインタフェース（バスＩＦ）１１０５、ＤＭＡＣ（Direct Memory Access Controller）１１０６を含む。さらに上記マイクロコンピュータ１１００は、ＣＰＵ（Central Processing Unit）１１０７、クロック生成部１１０８、ＲＡＭ（Random Access Memory）１１０９、及びシーケンサ１１１０を含む。そしてこのようなマイクロコンピュータ１１００は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。
ポート１１０１，１１０４、タイマ１１０２、シーケンサ１１１０、フラッシュメモリモジュール１１０３、バスインタフェース１１０５、及びクロック生成部１１０８は、周辺バス１１１２によって互いに結合されている。また、ＲＡＭ１１０９、フラッシュメモリモジュール１１０３、バスインタフェース１１０５、ＤＭＡＣ１１０６、及びＣＰＵ１１０７は高速バス１１１１によって互いに結合されている。ポート１１０１，１１０４は、外部との間で各種データのやり取りを行う。タイマ１１０２は、クロックを数えることで一定時間の経過を検出する機能を有する。ＤＭＡＣ１１０６は、ＣＰＵ１１０７を介さずに各種デバイス間で直接データ転送を行うための制御を行う。クロック生成部１１０８は、所定の周波数のクロック信号を形成する発振器及び形成されたクロック信号を逓倍するためのＰＬＬ（Phase Locked Loop）を含む。マイクロコンピュータ１１００は、スタンバイ信号ＳＴＢＹがアサートされることにより、スタンバイ状態に遷移され、リセット信号ＲＥＳがアサートされることにより初期化される。また、マイクロコンピュータ１１００の動作用電源電圧として、所定の端子を介して、高電位側電源Ｖｃｃ、低電位側電源Ｖｓｓが供給される。シーケンサ１１１０は、ＣＰＵ１１０７からの命令に従ってフラッシュメモリモジュール１１０３の動作をシーケンシャルに制御する。
図１２には、上記フラッシュメモリモジュール１１０３の構成例が示される。
フラッシュメモリ１１０３は、Ｉ／Ｏコントロール回路１２０１、発振器（ＯＳＣ）１２０４、サブシーケンサ（Ｓｕｂ Ｓｅｑｕｅｎｃｅｒ）１２０５、センスアンプ（Ｓｅｎｓｅ Ａｍｐ）１２１１、カラムデコーダ（Ｙ Ｄｅｃ）１２１０、フラッシュメモリアレイ（Ｆｌａｓｈ Ｍｅｍｏｒｙ Ａｒｒａｙ）１２０８、ローデコーダ（Ｘ Ｄｅｃ）１２０９を含む。また、フラッシュメモリ１１０３には、ディストリビュータ（Ｄｉｓｔｒｉｂｕｔｅｒ）１２０７、電源回路１２０６が設けられる。
Ｉ／Ｏコントロール回路（Ｉ／Ｏ Ｃｏｎｔｒｏｌ）１２０１は、フラッシュメモリ１１０３における信号入出力を制御する機能を有し、Ｉ／Ｏバッファ（Ｉ／Ｏ Ｂｕｆｆ）１２０２と、アドレスバッファ（Ａｄｄｒｅｓｓ Ｂｕｆｆ）１２０３とを含む。発振器１２０４は、クロック信号Ｃｌｏｃｋを生成する。生成されたクロック信号Ｃｌｏｃｋは、サブシーケンサ１２０５や電源回路１２０６に伝達される。サブシーケンサ１２０５は、ディストリビュータ１２０７や電源回路１２０６の動作をシーケンシャルに制御する。電源回路１２０６は、それぞれ互いに異なる電圧を形成するための複数のチャージポンプ回路を含む。複数のチャージポンプ回路は、サブシーケンサ１２０５からのｏｎ／ｏｆｆ制御信号によって動作状態／非動作状態が制御される。複数のチャージポンプ回路によって形成された電圧は、ディストリビュータ１２０７を介して、ローデコーダ１２０９やカラムデコーダ１２１０に伝達される。ローデコーダ１２０９は、アドレスバッファ１２０３を介して伝達されたローアドレスをデコードすることでフラッシュメモリアレイ１２０８におけるワード線を選択レベルに駆動する。センスアンプ１２１１は、カラムデコーダ１２１０の出力に基づいてフラッシュメモリアレイ１２０８から選択的に出力された信号をリファレンスレベルと比較することで読み出しデータを得る。カラムデコーダ１２１０は、カラムアドレスをデコードすることでカラム系の選択信号を形成する。フラッシュメモリアレイ１２０８は、複数のフラッシュメモリセルが、行方向及び列方向に配列されて成る。この不揮発性メモリセルは、コントロールゲート、フローティングゲート、ドレイン、ソースの各電極を有する。列方向に配置された複数のフラッシュメモリセルのドレインは共通接続されて、副ビット線セレクタを介してビット線に結合される。複数のフラッシュメモリセルのソースは、共通ソース線に接続される。上記共通ソース線に接続されるフラッシュメモリセルが１ブロックを構成し、それらは半導体基板の共通のウエル領域内に形成されて消去の単位とされる。一方、行方向に並んだ複数のフラッシュメモリセルのコントロールゲートは行単位でワード線に接続される。
図１３には、上記電源回路１２０６の構成例が示される。
上記電源回路１２０６は、演算増幅器１３０１，１３１２，１３１３，１３１４、コンパレータ１３０８〜１３１１、定電圧発生回路１３０２、発振回路（ＯＳＣ）１３０３、及びチャージポンプ回路１３０４〜１３０７を含む。演算増幅器１３０１の出力に基づいて定電圧発生回路１３０２から基準電圧が出力される。演算増幅器１３０１は、参照電圧Ｖｒｅｆと定電圧発生回路１３０２の出力電圧との比較を行う。参照電圧Ｖｒｅｆは１．２Ｖとされる。発振回路（ＯＳＣ）１３０３は、定電圧発生回路１３０２で形成された基準電圧が供給されることにより、所定周波数のクロック信号を形成する。このクロック信号は、チャージポンプ回路１３０４〜１３０７に伝達される。温特付加回路１３１５は、定電圧発生回路１３０２によって形成された基準電圧に、所定の温度依存特性を付加する。この温特付加回路１３１５によって温度依存特性が付加された基準電圧は、コンパレータ１３０８〜１３１１に伝達される。
コンパレータ１３０８は、チャージポンプ回路１３０４の出力電圧と温特付加回路１３１５の出力とを比較する。チャージポンプ回路１３０４は、コンパレータ１３０８での比較結果に基づいてメモリ書き換え電圧１を形成する。このメモリ書き換え電圧１は＋１０Ｖとされる。また、演算増幅器１３１２は、チャージポンプ回路１３０４の出力に温特付加回路１３１５の出力を加算してベリファイ電圧１を形成する。
コンパレータ１３０９は、チャージポンプ回路１３０５の出力電圧と温特付加回路１３１５の出力とを比較する。チャージポンプ回路１３０５は、コンパレータ１３０９での比較結果に基づいてメモリ書き換え電圧２を形成する。このメモリ書き換え電圧２は＋７Ｖとされる。
コンパレータ１３１０は、チャージポンプ回路１３０６の出力電圧と温特付加回路１３１５の出力とを比較する。チャージポンプ回路１３０６は、コンパレータ１３１０での比較結果に基づいてメモリ書き換え電圧３を形成する。このメモリ書き換え電圧３は＋４Ｖとされる。
コンパレータ１３１１は、チャージポンプ回路１３０７の出力電圧と温特付加回路１３１５の出力とを比較する。チャージポンプ回路１３０７は、コンパレータ１３１１での比較結果に基づいてメモリ書き換え電圧４を形成する。このメモリ書き換え電圧４は−１０Ｖとされる。演算増幅器１３１３は、チャージポンプ回路１３０７の出力に温特付加回路１３１５の出力を加算してベリファイ電圧２を形成する。演算増幅器１３１４は、チャージポンプ回路１３０７の出力に温特付加回路１３１５の出力を加算してメモリアレイ制御電圧を形成する。
図１には、チャージポンプ回路１３０７の構成例が示される。尚、他のチャージポンプ回路１３０４〜１３０６もチャージポンプ回路１３０４と同様に構成される。
図１に示されるチャージポンプ回路１３０７は、負の高電圧を発生させるもので、ＮＭ０は、チャージポンプ回路１３０７の停止時に回路への電流供給を止めるためのｎチャネル型ＭＯＳトランジスタ、ＮＭ１〜ＮＭｚは電荷を転送するためのｎチャネル型ＭＯＳトランジスタ（トランスファＭＯＳ）、Ｃ１〜Ｃｘは昇圧容量である。ｎチャネル型ＭＯＳトランジスタはグランド（低電位側電源Ｖｓｓ）に結合される。ｎチャネル型ＭＯＳトランジスタＮＭｚは出力端子１０４に結合される。ｎチャネル型ＭＯＳトランジスタＮＭ０〜ＮＭｚは互いに直列接続される。昇圧容量Ｃ１〜Ｃｘは、それぞれ充放電用のドライバＤＲＶ１〜ＤＲＶｘに接続されており、対応するドライバＤＲＶ１〜ＤＲＶｘによって、クロック信号φ１，φ２に同期して駆動される。また昇圧容量Ｃ１〜Ｃｘの他端は、それぞれｎチャネル型ＭＯＳトランジスタＮＭ１〜ＮＭｚの直列接続ノードに結合される。クロック信号φ１，φ２は、図１３に示される発振回路１３０３から供給されるもので、図２に示されるように、位相が１８０度ずれている。このようなクロック信号φ１，φ２は、チャージポンプ回路１３０７における偶数昇圧段と奇数昇圧段とで、位相が１８０度ずれるように与えられる。クロック信号φ１，φ２のハイ（Ｈ）レベルは高電位側電源電圧Ｖｃｃに等しい。クロック信号φ１，φ２のロー（Ｌ）レベルは低電位側電源電圧Ｖｓｓに等しい。アンドゲートＡＮＤ１，ＡＮＤ２は、制御回路１０１から制御信号ＣＮＴ１が伝達される。制御回路１０１には、サブシーケンサ１２０５から入力端子１０２を介してｏｎ／ｏｆｆ制御信号が伝達される。制御回路１０１は、ｏｎ／ｏｆｆ制御信号がサブシーケンサ１２０５によってアサートされた状態で活性化される。制御回路１０１によって制御信号ＣＮＴ１がハイレベルにされた状態で、クロック信号φ１，φ２は、それぞれアンドゲートＡＮＤ１，ＡＮＤ２を介してドライバＤＲＶ１〜ＤＲＶｘに伝達される。制御回路１０１によって制御信号ＣＮＴ１がローレベルにされた状態では、クロック信号φ１，φ２はドライバＤＲＶ１〜ＤＲＶｘに伝達されない。
出力端子１０４から負電圧Ｖｐが出力される。この負電圧Ｖｐは、コンパレータ１３１１において、温特付加回路１３１５から出力された基準電圧と比較される。この比較結果は、入力端子１０３を介して制御回路１０１に伝達される。制御回路１０１は、コンパレータ１３１１の出力に基づいて、負電圧Ｖｐを安定化させるために、制御信号ＣＮＴ１の論理を制御することで、ドライバＤＲＶ１〜ＤＲＶｘへのクロック信号φ１，φ２の供給を制御する。
クロック信号φ１，φ２に同期して、偶数段と奇数段で交互に電荷を移動させることで、チャージポンプ回路１３０４の出力端子の電圧レベルが負電圧Ｖｐに昇圧される。
このようなチャージポンプ回路１３０７において、出力端子１０４に近い昇圧段ほど電圧の絶対値が大きくなる。昇圧容量にかかる電圧は、ドライバのハイレベル出力であるＶｃｃと昇圧電圧Ｖｍとの差なので、例えばＶｃｃ＝６Ｖ、昇圧電圧−１０Ｖとすると、１６Ｖの電圧が、出力端子１０４に近い昇圧段の昇圧容量Ｃ（ｘ−１）やＣｘの端子にかかる虞がある。そこで、本例において、昇圧容量Ｃ（ｘ−１），Ｃｘは、それぞれ二つの容量Ｃａ，Ｃｂが互いに直列接続されて成る。これにより、容量１個当たりにかかる電圧の絶対値を低く抑えることができる。
また、二つの容量を互いに直列接続して一つの昇圧容量を形成した場合の直列接続ノード（中間ノード）１０５，１０６に適当なリークパスを形成するためのデバイスとしてダイオードＤ１，Ｄ２が設けられている。このダイオードＤ１，Ｄ２はｐｎ接合ダイオードとされる。ダイオードＤ１のアノード側は、昇圧容量Ｃ（ｘ−１）における容量Ｃａ，Ｃｂの直列接続ノード１０５に結合され、ダイオードＤ２のアノード側は、昇圧容量Ｃｘにおける容量Ｃａ，Ｃｂの直列接続ノード１０６に結合される。ダイオードＤ１，Ｄ２のカソード側は制御回路１０１に共通接続される。制御回路１０１は、チャージポンプ回路１３０７の非動作状態（オフ状態）においてはダイオードＤ１，Ｄ２のカソード側をグランドレベル（低電位側電源Ｖｓｓレベル）とし、チャージポンプ回路１３０７の動作状態（オン状態）においてはダイオードＤ１，Ｄ２のカソード側を高電位側電源Ｖｃｃレベルとする。このような制御については後に詳述する。
上記昇圧容量Ｃ（ｘ−１），Ｃｘは、以下のように形成することができる。
図３（Ａ）には、上記昇圧容量Ｃ（ｘ−１）の構成例が示される。尚、昇圧容量Ｃｘも同様に構成することができる。
図３（Ａ）に示される昇圧容量Ｃ（ｘ−１）は、ウェル領域上に二つのポリシリコン層が絶縁膜を介して積層された積層容量とされる。ｐ型の基板ｐｓｕｂにウェル領域ｄｅｅｐ ｎｗｅｌｌが形成され、このウェル領域ｄｅｅｐ ｎｗｅｌｌ内にウェル領域ｐｗｅｌｌが形成され、ウェル領域ｐｗｅｌｌ内に拡散層ｐ＋が形成されている。そしてこの表面上に、絶縁膜を介して第１ポリシリコン層ＰｏｌｙＳｉ１、第２ポリシリコン層ＰｏｌｙＳｉ２がそれぞれ積層されている。第１ポリシリコン層ＰｏｌｙＳｉ１と第２ポリシリコン層ＰｏｌｙＳｉ２との絶縁膜にはシリコンナイトライドが使用され、第１ポリシリコン層ＰｏｌｙＳｉ１とウェル領域ｐｗｅｌｌとの絶縁膜にはシリコン酸化膜などが用いられる。第１ポリシリコン層ＰｏｌｙＳｉ１と第２ポリシリコン層ＰｏｌｙＳｉ２とが絶縁膜を介して対向配置されることで容量Ｃａが形成され、第１ポリシリコン層ＰｏｌｙＳｉ１とウェル領域ｐｗｅｌｌとが絶縁膜を介して対向配置されることで容量Ｃｂが形成される。容量Ｃａと容量Ｃｂとが互いに直列接続されることで、昇圧容量Ｃ（ｘ−１）が形成される。第２ポリシリコン層ＰｏｌｙＳｉ２に容量ドライバＤＲＶ（ｘ−１）の出力が伝達される。ウェル領域ｐｗｅｌｌ内の拡散層ｐ＋から昇圧電圧Ｖｍが得られる。ウェル領域ｄｅｅｐ ｎｗｅｌｌ内に拡散層ｎ＋が形成され、そこに高電位側電源Ｖｃｃが伝達される。ダイオードＤ１は、ｐ型の基板ｐｓｕｂに形成されたウェル領域ｎｗｅｌｌ内に形成された拡散層ｐ＋及びｎ＋によるｐｎ接合ダイオードとされる。
尚、フラッシュメモリセルは、ウェル領域上にフローティングゲートとコントロールゲートとがそれぞれ積層されて構成されており、上記昇圧容量Ｃ（ｘ−１）は、このフラッシュメモリセルと同一プロセスで形成される。
図３（Ｂ）には、図３（Ａ）における主要部の等価回路、中間ノード１０５が示される。
図３（Ａ）における積層容量の場合、容量Ｃａ，Ｃｂが縦積みされ、しかもその縦積み状態のままで容量Ｃａ，Ｃｂが互いに直列接続されているため、二つの容量を互いに直列接続して一つの昇圧容量を形成した場合の直列接続ノード（中間ノード）１０５の寄生容量は無視できるほど小さい。高電位側電源Ｖｃｃ端子と昇圧電圧Ｖｍ端子との間の寄生容量をＣｐａｒａとすると、昇圧電圧Ｖｍの振幅は、次式によって示される。
ここで、Ｃａ＝Ｃｂ、寄生容量Ｃｐａｒａを容量Ｃｂの２０％とすると、昇圧電圧Ｖｍの振幅は、次式より、Ｖｃｃの８３％となる。
図３（Ａ）における積層容量の場合、中間ノード１０５には、昇圧容量Ｃ（ｘ−１）にかかる電圧の１／２の電圧がかかることが期待される。ここで、中間ノード１０５がフローティング状態になっていると仮定した場合には、中間ノード１０５に帯電している可能性があるため、中間ノード１０５の電圧値は不明とされる。
図６には、中間ノード１０５がフローティング状態になっていると仮定し、当該中間ノード１０５の初期電圧を、０．７Ｖ，３Ｖとした場合のシミュレーション結果が示される。３Ｖの場合は、昇圧容量Ｃ（ｘ−１）にかかる電圧の１／２の電圧から大きくずれ、電圧にかたよりが生じる。帯電している電圧によっては容量Ｃａ，Ｃｂの何れかに過大な電圧がかかり、それによって容量の破壊耐圧を超えてしまう虞がある。
一方、図１に示される構成によれば、中間ノード１０５，１０６にリークパスを形成するためのデバイスとしてダイオードＤ１，Ｄ２が設けられ、このダイオードＤ１，Ｄ２が制御回路１０１によって制御されることにより、中間ノードの帯電に起因するデバイス破壊を回避し、さらに中間ノード１０５，１０６のリークパスを介して流れるリーク電流に起因するポンプ効率の低下を回避している。
チャージポンプ回路１３０７の非動作状態（オフ状態）においては、図７に示されるように、ダイオードＤ１，Ｄ２のカソード側が制御回路１０１によりグランドレベル（低電位側電源Ｖｓｓレベル）とされることで、ダイオードＤ１，Ｄ２が導通（オン）状態とされる。これにより中間ノード１０５，１０６の電荷がダイオードＤ１，Ｄ２を介して制御回路１０１に流れるため、中間ノード１０５，１０６の電位はダイオードＤ１，Ｄ２の順方向電圧（０．７Ｖ）以下になる。このため、中間ノードの帯電に起因するデバイス破壊を回避することができる。そして、チャージポンプ回路１３０７の動作状態（オン状態）においては、図８に示されるように、ダイオードＤ１，Ｄ２のカソード側が制御回路１０１により高電位側電源Ｖｃｃレベルとされることで、ダイオードＤ１，Ｄ２が非導通（オフ）状態とされる。容量ドライバＤＲＶ（ｘ−１），ＤＲＶｘの振幅がＶｓｓ〜Ｖｃｃなので、中間ノード１０５，１０６の電位がＶｃｃよりも高くなることはない。このため、ダイオードＤ１，Ｄ２は常に逆バイアスされた状態になり順方向電流は発生しない。これにより、中間ノード１０５，１０６のリークパスを介して流れるリーク電流に起因するポンプ効率の低下を回避することができる。尚、ダイオードＤ１，Ｄ２が設けられることにより、接合容量や配線容量が寄生容量として加わることになるが、ダイオードＤ１，Ｄ２のサイズとしてはレイアウトルール上の最小サイズがあればよく、また、図９に示されるように、ダイオードＤ１，Ｄ２をそれぞれ対応する昇圧容量Ｃ（ｘ＋１），Ｃｘの近傍に配置することで配線容量も最小化できる。ダイオードＤ１，Ｄ２は、ウェル領域ｎｗｅｌｌ内の拡散層ｐ＋及びｎ＋によるｐｎ接合ダイオードとされるため、ｐｎ接合容量を小さく抑えることができる。
以上、負電圧を出力するチャージポンプ回路について説明したが、正電圧を出力するチャージポンプ回路においても同様に構成することができる。尚、正電圧を出力するチャージポンプ回路では、図１におけるＮチャネル型ＭＯＳトランジスタＮＭ０〜ＮＭｚに代えて、ｐチャネル型ＭＯＳトランジスタが適用され、停止時に電流供給を止めるスイッチ用のｐチャネル型ＭＯＳトランジスタ（ＮＭ０に対応するもの）には、高電位側電源Ｖｃｃが接続される。
《実施の形態２》
図１に示される昇圧容量Ｃ（ｘ−１），Ｃｘとして、図４（Ａ）に示されるような単層容量を適用することができる。
図１に示される昇圧容量Ｃ（ｘ−１），Ｃｘとして、図４（Ａ）に示されるような単層容量を適用することができる。
容量Ｃａ，Ｃｂは、それぞれ単層容量とされ、互いに異なる容量形成領域４０１，４０２に形成される。
容量形成領域４０１において、ｐ型の基板ｐｓｕｂにウェル領域ｄｅｅｐ ｎｗｅｌｌが形成され、このウェル領域ｄｅｅｐ ｎｗｅｌｌ内にウェル領域ｐｗｅｌｌが形成され、ウェル領域ｐｗｅｌｌ内に拡散層ｐ＋が形成される。そしてこの表面上に、絶縁膜を介してポリシリコン層ＰｏｌｙＳｉが積層されている。容量形成領域４０１においてポリシリコン層ＰｏｌｙＳｉとウェル領域ｐｗｅｌｌとが絶縁膜を介して対向配置されることで容量Ｃａが形成される。
容量形成領域４０２において、ｐ型の基板ｐｓｕｂにウェル領域ｄｅｅｐ ｎｗｅｌｌが形成され、このウェル領域ｄｅｅｐ ｎｗｅｌｌ内にウェル領域ｐｗｅｌｌが形成され、ウェル領域ｐｗｅｌｌ内に拡散層ｐ＋が形成される。そしてこの表面上に、絶縁膜を介してポリシリコン層ＰｏｌｙＳｉが積層されている。容量形成領域４０２においてポリシリコン層ＰｏｌｙＳｉとウェル領域ｐｗｅｌｌとが絶縁膜を介して対向配置されることで容量Ｃｂが形成される。
容量形成領域４０１におけるポリシリコン層ＰｏｌｙＳｉに容量ドライバＤＲＶ（ｘ−１）の出力が伝達される。容量形成領域４０１における拡散層ｐ＋と、容量形成領域４０２におけるポリシリコン層ＰｏｌｙＳｉとが接続されて中間ノード１０５が形成される。この中間ノード１０５は、実施の形態１の場合と同様に、ダイオードＤ１を介して制御回路１０１に結合される。容量形成領域４０２における拡散層ｐ＋から昇圧電圧Ｖｍが得られる。
図４（Ｂ）には、図４（Ａ）における主要部の等価回路が示される。
容量Ｃａ，Ｃｂが互いに直列接続される。高電位側電源Ｖｃｃと中間ノード１０５との間の寄生容量をＣａ＿ｐａｒａとし、高電位側電源Ｖｃｃ端子と昇圧電圧Ｖｍ端子との間の寄生容量をＣｂ＿ｐａｒａとすると、昇圧電圧Ｖｍの振幅は、次式によって示される。
ここで、Ｃａ＝Ｃｂ、寄生容量Ｃａ＿ｐａｒａを容量Ｃａの２０％とし、寄生容量Ｃｂ＿ｐａｒａを容量Ｃｂの２０％とすると、昇圧電圧Ｖｍの振幅は、次式より、Ｖｃｃの７０％となる。
Ｖｍの振幅＝Ｖｃｃ×１／１．４４＝Ｖｃｃ×７０％
実施の形態１の場合のＶｍの振幅は、数２から明らかなようにＶｃｃの８３％であるため、それに比べて実施の形態２の場合には、Ｖｍの振幅が低下する。図３（Ａ）に示される容量を使用するチャージポンプ回路においてＶｃｃ＝１．６２から−１０Ｖまで昇圧しようとすると、チャージポンプ回路における昇圧段数は８段となる。これに対して、図４（Ａ）に示される容量を使用するチャージポンプ回路において、Ｖｃｃ＝１．６２から−１０Ｖまで昇圧しようとすると、チャージポンプ回路における昇圧段数は９段となり、昇圧段数が増えてしまう。
実施の形態１の場合のＶｍの振幅は、数２から明らかなようにＶｃｃの８３％であるため、それに比べて実施の形態２の場合には、Ｖｍの振幅が低下する。図３（Ａ）に示される容量を使用するチャージポンプ回路においてＶｃｃ＝１．６２から−１０Ｖまで昇圧しようとすると、チャージポンプ回路における昇圧段数は８段となる。これに対して、図４（Ａ）に示される容量を使用するチャージポンプ回路において、Ｖｃｃ＝１．６２から−１０Ｖまで昇圧しようとすると、チャージポンプ回路における昇圧段数は９段となり、昇圧段数が増えてしまう。
しかしながら、図１に示される昇圧容量Ｃ（ｘ−１），Ｃｘとして、図４（Ａ）に示されるような単層容量（Ｃａ，Ｃｂ）を適用した場合においても、二つの単層容量（Ｃａ，Ｃｂ）が互いに直列接続されることによって、容量１個当たりにかかる電圧の絶対値を低く抑えることができる。また、図４に示される構成では、中間ノード１０５がフローティングではないため、接合リークによって中間ノード１０５に帯電した電荷は時間の経過に伴ってウェル領域を介して放電されることが考えられるが、中間ノード１０５に帯電した電荷が十分に放電されない場合には、図３（Ａ）に示される構成の場合と同様に、帯電している電圧によっては容量Ｃａ，Ｃｂの何れかに過大な電圧がかかる。それによって容量の破壊耐圧を超えてしまう虞がある。
そこで、図４（Ａ）に示される容量を使用するチャージポンプ回路においても、図１に示される場合と同様に、中間ノード１０５，１０６にダイオードＤ１，Ｄ２を設け、このダイオードＤ１，Ｄ２を制御回路１０１によって制御することにより、中間ノードの帯電に起因するデバイス破壊を回避し、さらに中間ノード１０５，１０６のリークパスを介して流れるリーク電流に起因するポンプ効率の低下を回避することができる。
《実施の形態３》
半導体集積回路において金属−絶縁膜−金属の積層構造によって容量（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ容量、以下、「ＭＩＭ容量」という）を形成することができる。そこで、図１に示される昇圧容量Ｃ（ｘ−１），Ｃｘとして、図５（Ａ）に示されるようなＭＩＭ容量を適用しても良い。例えば図５（Ａ）において、上位金属層５０１と下位金属層５０２とが絶縁膜を介して積層されることでＭＩＭ容量５０５が形成され、上位金属層５０３と下位金属層５０４とが絶縁膜を介して積層されることでＭＩＭ容量５０６が形成される。ＭＩＭ容量５０５，５０６は、図１における容量Ｃａ，Ｃｂに対応する。
半導体集積回路において金属−絶縁膜−金属の積層構造によって容量（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ容量、以下、「ＭＩＭ容量」という）を形成することができる。そこで、図１に示される昇圧容量Ｃ（ｘ−１），Ｃｘとして、図５（Ａ）に示されるようなＭＩＭ容量を適用しても良い。例えば図５（Ａ）において、上位金属層５０１と下位金属層５０２とが絶縁膜を介して積層されることでＭＩＭ容量５０５が形成され、上位金属層５０３と下位金属層５０４とが絶縁膜を介して積層されることでＭＩＭ容量５０６が形成される。ＭＩＭ容量５０５，５０６は、図１における容量Ｃａ，Ｃｂに対応する。
図５（Ｂ）には、図５（Ａ）における主要部の等価回路が示される。
ＭＩＭ容量５０５，５０６を用いる場合にも、図１に示される場合と同様に、中間ノード１０５，１０６にダイオードＤ１，Ｄ２を設け、このダイオードＤ１，Ｄ２を制御回路１０１によって制御することにより、中間ノードの帯電に起因するデバイス破壊を回避し、さらに中間ノード１０５，１０６のリークパスを介して流れるリーク電流に起因するポンプ効率の低下を回避することができる。
《実施の形態４》
図１に示されるダイオードＤ１，Ｄ２に代えて、図１０に示されるように、ｎチャネル型ＭＯＳトランジスタによるスイッチを適用することができる。
図１に示されるダイオードＤ１，Ｄ２に代えて、図１０に示されるように、ｎチャネル型ＭＯＳトランジスタによるスイッチを適用することができる。
図１０において、ｎチャネル型ＭＯＳトランジスタ１００１，１００２が設けられる。ｎチャネル型ＭＯＳトランジスタ１００１は中間ノード１０５に接続され、ｎチャネル型ＭＯＳトランジスタ１００２は低電位側電源Ｖｓｓに結合される。ｎチャネル型ＭＯＳトランジスタ１００１，１００２は互いに直列接続される。ｎチャネル型ＭＯＳトランジスタ１００２のゲートには制御回路１０１の出力が伝達される。ｎチャネル型ＭＯＳトランジスタ１００１のゲートには、制御回路１０１の出力がレベルシフト回路１００３でレベルシフトされてから伝達される。レベルシフト回路１００３には、高電位側電源Ｖｃｃと、チャージポンプ回路１３０７の出力Ｖｐが伝達される。制御回路１０１の出力がハイレベルのとき、ｎチャネル型ＭＯＳトランジスタ１００１，１００２のゲートは、高電位側電源Ｖｃｃレベルとされる。制御回路１０１の出力がローレベルの場合、ｎチャネル型ＭＯＳトランジスタ１００２のゲートは低電位側電源Ｖｓｓレベルとされるが、ｎチャネル型ＭＯＳトランジスタ１００１のゲートはチャージポンプ回路１３０７の出力Ｖｐレベルとされる。これにより、中間ノード１０５の電位にかかわらず、ｎチャネル型ＭＯＳトランジスタ１００１を確実にオフさせることができる。
このように図１に示されるダイオードＤ１，Ｄ２に代えてｎチャネル型ＭＯＳトランジスタ１００１，１００２によるスイッチを適用した場合でも、制御回路１０１の出力に基づいてｎチャネル型ＭＯＳトランジスタ１００１，１００２のオンオフ制御を行うことにより、実施の形態１の場合と同様の作用効果を得ることができる。
《実施の形態５》
実施の形態１〜４にかかるマイクロコンピュータ１１００は、種々のマイクロコンピュータ応用システムに適用することができる。
実施の形態１〜４にかかるマイクロコンピュータ１１００は、種々のマイクロコンピュータ応用システムに適用することができる。
実施の形態１〜４にかかるマイクロコンピュータ１１００は、例えば図１４に示されるように、家電製品の一例とされる洗濯機１４０１の制御用ボード１４０２に適用することができる。この制御用ボード１４０２には、所定の制御用プログラムを実行するマイクロコンピュータ１１００が搭載され、洗濯機１４０１に搭載されたインバータモータの制御等が行われる。
また実施の形態１〜４にかかるマイクロコンピュータ１１００は、例えば図１５に示されるように、家電製品の一例とされる冷蔵庫１５０１の制御用ボード１５０２に適用することができる。この制御用ボード１５０２には、所定の制御用プログラムを実行するマイクロコンピュータ１１００が搭載され、コンプレッサインバータ制御、ファン制御、製氷制御、表示制御等が行われる。
さらに実施の形態１〜４にかかるマイクロコンピュータ１１００は、例えば図１６に示されるように、家電製品の一例とされるデジタルカメラの制御ボード１６０２に適用することができる。この制御用ボード１６０２には、所定の制御用プログラムを実行するマイクロコンピュータ１１００が搭載され、デジタルカメラにおける撮像部、画像処理部及びシーケンス部の動作制御等が行われる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
１０１ 制御回路
Ｃ１〜Ｃｘ 昇圧容量
Ｃａ，Ｃｂ 容量
Ｄ１，Ｄ２ ダイオード
１１００ マイクロコンピュータ
１１０１，１１０４ ポート
１１０２ タイマ
１１０３ フラッシュメモリモジュール
１１０５ バスインタフェース
１１０６ ＤＭＡＣ
１１０７ ＣＰＵ
１１０８ クロック生成部
１１０９ ＲＡＭ
１１１０ シーケンサ
１２０１ Ｉ／Ｏコントロール回路
１２０２ Ｉ／Ｏバッファ
１２０３ アドレスバッファ
１２０４ 発振器
１２０５ サブシーケンサ
１２０６ 電源回路
１２０７ ディストリビュータ
１２０８ フラッシュメモリアレイ
１２０９ ローデコーダ
１２１０ カラムデコーダ
１２１１ センスアンプ
１３０１，１３１２，１３１３，１３１４ 演算増幅器
１３１５ 温特付加回路
１３０２ 定電圧発生回路
１３０３ 発振回路
１３０４〜１３０７ チャージポンプ回路
１３０８〜１３１１ コンパレータ
Ｃ１〜Ｃｘ 昇圧容量
Ｃａ，Ｃｂ 容量
Ｄ１，Ｄ２ ダイオード
１１００ マイクロコンピュータ
１１０１，１１０４ ポート
１１０２ タイマ
１１０３ フラッシュメモリモジュール
１１０５ バスインタフェース
１１０６ ＤＭＡＣ
１１０７ ＣＰＵ
１１０８ クロック生成部
１１０９ ＲＡＭ
１１１０ シーケンサ
１２０１ Ｉ／Ｏコントロール回路
１２０２ Ｉ／Ｏバッファ
１２０３ アドレスバッファ
１２０４ 発振器
１２０５ サブシーケンサ
１２０６ 電源回路
１２０７ ディストリビュータ
１２０８ フラッシュメモリアレイ
１２０９ ローデコーダ
１２１０ カラムデコーダ
１２１１ センスアンプ
１３０１，１３１２，１３１３，１３１４ 演算増幅器
１３１５ 温特付加回路
１３０２ 定電圧発生回路
１３０３ 発振回路
１３０４〜１３０７ チャージポンプ回路
１３０８〜１３１１ コンパレータ
Claims (14)
- 第１静電容量とそれに直列接続された第２静電容量とを含む昇圧容量と、
上記昇圧容量を駆動することで昇圧電圧を形成するための容量ドライバと、
上記第１静電容量と上記第２静電容量との直列接続ノードに結合された保護回路と、を含み、
上記保護回路は、上記昇圧電圧が形成されない状態においては導通状態とされて、上記第１静電容量と上記第２静電容量との直列接続ノードの蓄積電荷を放電し、上記昇圧電圧が形成される状態においては非導通状態を維持することを特徴とするチャージポンプ回路。 - 上記保護回路は、上記第１静電容量と上記第２静電容量との直列接続ノードに結合されたダイオードを含む請求項１記載のチャージポンプ回路。
- 上記ダイオードのカソード側の電位を制御可能な制御回路を含む請求項２記載のチャージポンプ回路。
- 上記制御回路は、上記昇圧電圧が形成されない状態においては上記ダイオードのカソード側をローレベルに制御し、上記昇圧電圧が形成される状態においては上記ダイオードのカソード側をハイレベルに制御する請求項３記載のチャージポンプ回路。
- 上記ダイオードは、ｎウェル領域内のｐ型拡散層とｎ型拡散層とが接合されたｐｎ接合ダイオードとされ、このｐｎ接合ダイオードのアノード側が、上記第１静電容量と上記第２静電容量との直列接続ノードに結合される請求項４記載のチャージポンプ回路。
- 上記保護回路は、上記第１静電容量と上記第２静電容量との直列接続ノードに結合されたＭＯＳトランジスタによるスイッチを含む請求項１記載のチャージポンプ回路。
- 上記ＭＯＳトランジスタによるスイッチの動作を制御可能な制御回路を含む請求項６記載のチャージポンプ回路。
- 上記制御回路は、上記昇圧電圧が形成されない状態においては上記スイッチを導通状態に制御し、上記昇圧電圧が形成される状態においては上記スイッチを非導通状態に制御する請求項７記載のチャージポンプ回路。
- 上記第１静電容量とそれに直列接続された第２静電容量とを含む昇圧容量は、ウェル領域上に絶縁膜を介して第１ポリシリコン層と第２ポリシリコン層とがそれぞれ積層されて成る請求項５記載のチャージポンプ回路。
- 上記第１静電容量及び上記第２静電容量は、ウェル領域上に絶縁膜を介してポリシリコン層が積層されて成る単層容量とされる請求項５記載のチャージポンプ回路。
- 上記第１静電容量及び上記第２静電容量は、上位金属層と下位金属層とが絶縁膜を介して積層されて成るＭＩＭ容量とされる請求項５記載のチャージポンプ回路。
- 請求項５記載のチャージポンプ回路と、
不揮発性メモリセルが配列されたメモリアレイと、
上記チャージポンプ回路によって形成された昇圧電圧を用いて上記メモリアレイのリード／ライトを行う回路と、を含む不揮発性メモリ。 - 請求項１２記載の不揮発性メモリと、
上記不揮発性メモリにアクセス可能なＣＰＵと、を含むデータ処理装置。 - 所定の制御用プログラムを実行するマイクロコンピュータを搭載して成るマイクロコンピュータ応用システムであって、
上記マイクロコンピュータとして、請求項１３記載のデータ処理装置を含むことを特徴とするマイクロコンピュータ応用システム。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014107415A (ja) * | 2012-11-28 | 2014-06-09 | Renesas Electronics Corp | コンデンサ、チャージポンプ回路、および半導体装置 |
| JP2020124078A (ja) * | 2019-01-31 | 2020-08-13 | ローム株式会社 | チャージポンプ回路、半導体装置、半導体記憶装置及び電気機器 |
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| US10848059B1 (en) * | 2019-11-07 | 2020-11-24 | Micron Technology, Inc. | Systems and methods involving charge pumps coupled with external pump capacitors and other circuitry |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154663A (ja) * | 1985-12-26 | 1987-07-09 | Nec Corp | 電圧発生回路 |
| JPH06283667A (ja) * | 1993-03-26 | 1994-10-07 | Toshiba Corp | 高電圧発生回路 |
| JP2000012866A (ja) * | 1998-06-22 | 2000-01-14 | Toshiba Corp | 撮像装置 |
| JP2001043690A (ja) * | 1999-07-27 | 2001-02-16 | Matsushita Electric Ind Co Ltd | 負昇圧回路及びそれを用いた不揮発性半導体記憶装置、半導体回路装置 |
| JP2001085633A (ja) * | 1999-09-10 | 2001-03-30 | Hitachi Ltd | 容量構造を有する半導体装置、およびこの容量構造を用いたチャージポンプ回路、ならびにチャージポンプ回路を用いた半導体装置 |
| JP2002261239A (ja) * | 2001-02-28 | 2002-09-13 | Sharp Corp | 不揮発性半導体メモリ装置の昇圧回路 |
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154663A (ja) * | 1985-12-26 | 1987-07-09 | Nec Corp | 電圧発生回路 |
| JPH06283667A (ja) * | 1993-03-26 | 1994-10-07 | Toshiba Corp | 高電圧発生回路 |
| JP2000012866A (ja) * | 1998-06-22 | 2000-01-14 | Toshiba Corp | 撮像装置 |
| JP2001043690A (ja) * | 1999-07-27 | 2001-02-16 | Matsushita Electric Ind Co Ltd | 負昇圧回路及びそれを用いた不揮発性半導体記憶装置、半導体回路装置 |
| JP2001085633A (ja) * | 1999-09-10 | 2001-03-30 | Hitachi Ltd | 容量構造を有する半導体装置、およびこの容量構造を用いたチャージポンプ回路、ならびにチャージポンプ回路を用いた半導体装置 |
| JP2002261239A (ja) * | 2001-02-28 | 2002-09-13 | Sharp Corp | 不揮発性半導体メモリ装置の昇圧回路 |
| JP2008182206A (ja) * | 2006-12-28 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014107415A (ja) * | 2012-11-28 | 2014-06-09 | Renesas Electronics Corp | コンデンサ、チャージポンプ回路、および半導体装置 |
| JP2020124078A (ja) * | 2019-01-31 | 2020-08-13 | ローム株式会社 | チャージポンプ回路、半導体装置、半導体記憶装置及び電気機器 |
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