JP2000012866A - 撮像装置 - Google Patents
撮像装置Info
- Publication number
- JP2000012866A JP2000012866A JP10175015A JP17501598A JP2000012866A JP 2000012866 A JP2000012866 A JP 2000012866A JP 10175015 A JP10175015 A JP 10175015A JP 17501598 A JP17501598 A JP 17501598A JP 2000012866 A JP2000012866 A JP 2000012866A
- Authority
- JP
- Japan
- Prior art keywords
- pixel electrode
- signal
- transistor
- drain
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000003384 imaging method Methods 0.000 title claims abstract description 39
- 239000010408 film Substances 0.000 claims abstract description 35
- 238000006243 chemical reaction Methods 0.000 claims abstract description 29
- 239000010409 thin film Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 6
- 101100214488 Solanum lycopersicum TFT2 gene Proteins 0.000 abstract description 23
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 abstract description 13
- 239000004020 conductor Substances 0.000 abstract 1
- 230000001681 protective effect Effects 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 16
- 239000003990 capacitor Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 11
- 239000012535 impurity Substances 0.000 description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000005513 bias potential Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
- H01L27/14658—X-ray, gamma-ray or corpuscular radiation imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
Landscapes
- Power Engineering (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Electromagnetism (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 １画素に複数のＴＦＴが配置されている撮像
装置において、ＴＦＴの特性のばらつきが原因となって
画質が劣化したりリーク電流が増加することを防止す
る。 【解決手段】 入射光を信号電荷に変換する光電変換膜
とこの信号電荷を蓄積する画素容量とを含む画素部ＯＥ
Ｆと、走査線Ｇ１により動作を制御されて画素電極電位
を信号線Ｓ１へ読み出す薄膜トランジスタＴＦＴ１と、
画素電極電位が所定以上になるとバイアス線Ｂ１に画素
電位を逃がして画素電極が破壊されるのを防ぐ保護ダイ
オードＴＦＴ２とを含み、画素電極にソース又はドレイ
ンが接続されたトランジスタＴＦＴ１、ＴＦＴ２にはＬ
ＤＤ長が長いＴＦＴ、又はダブルゲート構造のＴＦＴ、
あるいはトランジスタサイズの小さいＴＦＴを採用する
ことにより、オフ抵抗を増加させてリーク電流を抑制す
ると共に、読み出し前に信号電荷がリークしてＳ／Ｎ比
が低下するのを防止する。
装置において、ＴＦＴの特性のばらつきが原因となって
画質が劣化したりリーク電流が増加することを防止す
る。 【解決手段】 入射光を信号電荷に変換する光電変換膜
とこの信号電荷を蓄積する画素容量とを含む画素部ＯＥ
Ｆと、走査線Ｇ１により動作を制御されて画素電極電位
を信号線Ｓ１へ読み出す薄膜トランジスタＴＦＴ１と、
画素電極電位が所定以上になるとバイアス線Ｂ１に画素
電位を逃がして画素電極が破壊されるのを防ぐ保護ダイ
オードＴＦＴ２とを含み、画素電極にソース又はドレイ
ンが接続されたトランジスタＴＦＴ１、ＴＦＴ２にはＬ
ＤＤ長が長いＴＦＴ、又はダブルゲート構造のＴＦＴ、
あるいはトランジスタサイズの小さいＴＦＴを採用する
ことにより、オフ抵抗を増加させてリーク電流を抑制す
ると共に、読み出し前に信号電荷がリークしてＳ／Ｎ比
が低下するのを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、光信号を電気信号
に変換する撮像装置に係わり、特に医療用Ｘ線診断装置
の撮像装置として好適なものに関する。
に変換する撮像装置に係わり、特に医療用Ｘ線診断装置
の撮像装置として好適なものに関する。
【０００２】
【従来の技術】近年、Ｘ線診断装置としてａ−Ｓｉ・Ｔ
ＦＴ（アモルファスシリコン薄膜トランジスタ）を含む
撮像デバイスを用いた撮像装置が、例えば米国特許第
４，６８９，４８７号において提案されている。このよ
うな撮像装置の全体のブロック構成は、図１３に示され
るようである。
ＦＴ（アモルファスシリコン薄膜トランジスタ）を含む
撮像デバイスを用いた撮像装置が、例えば米国特許第
４，６８９，４８７号において提案されている。このよ
うな撮像装置の全体のブロック構成は、図１３に示され
るようである。
【０００３】Ｘ線源１０１からＸ線が照射されて被検体
１０２を通過し、ａ−Ｓｉ・ＴＦＴ撮像デバイス１０３
に入射される。この撮像デバイス１０３において、通過
したＸ線の量に対応したアナログ電気信号が生成されて
出力される。アナログ電気信号は時系列的にＡ／Ｄ変換
部１０９に入力されてディジタル変換され、イメージメ
モリ１０６に格納される。イメージメモリ１０６は１枚
あるいは数枚分の画像データを記憶するもので、制御部
１０５からの制御信号に基づいて特定のアドレスに与え
られた画像データを順次記憶する。イメージメモリ１０
６に記憶された画像データは、演算処理部１１０によっ
て取り出されて演算が行われ、その結果が再びイメージ
メモリ１０６に返還されて記憶される。イメージメモリ
１０６に記憶された演算結果は、Ｄ／Ａ変換部１０７に
よってアナログ信号に変換され、イメージモニタ１０８
によってＸ線像として表示される。
１０２を通過し、ａ−Ｓｉ・ＴＦＴ撮像デバイス１０３
に入射される。この撮像デバイス１０３において、通過
したＸ線の量に対応したアナログ電気信号が生成されて
出力される。アナログ電気信号は時系列的にＡ／Ｄ変換
部１０９に入力されてディジタル変換され、イメージメ
モリ１０６に格納される。イメージメモリ１０６は１枚
あるいは数枚分の画像データを記憶するもので、制御部
１０５からの制御信号に基づいて特定のアドレスに与え
られた画像データを順次記憶する。イメージメモリ１０
６に記憶された画像データは、演算処理部１１０によっ
て取り出されて演算が行われ、その結果が再びイメージ
メモリ１０６に返還されて記憶される。イメージメモリ
１０６に記憶された演算結果は、Ｄ／Ａ変換部１０７に
よってアナログ信号に変換され、イメージモニタ１０８
によってＸ線像として表示される。
【０００４】ここで、ａ−Ｓｉ・ＴＦＴ撮像デバイス１
０３は図１４に示されるような構成を備えている。横２
０００×縦２０００のマトリクス状に画素（ｅ１，１）
〜（ｅ２０００，２０００）が配置されてＴＦＴアレイ
が構成されている。それぞれの画素（ｅｊ，ｊ）（ｊは
１以上で２０００以下の整数）は、両端をそれぞれ並列
に接続され、その一端に電源１４８からのバイアス電圧
を印加される光電変換膜１４０及び画素容量１４２と、
入力端子が光電変換膜１４０及び画素容量１４２の他端
に接続され、出力端子が信号線Ｓ１に接続され、ゲート
が走査線Ｇ１に接続されたａ−Ｓｉ・ＴＦＴ１４４とを
有している。
０３は図１４に示されるような構成を備えている。横２
０００×縦２０００のマトリクス状に画素（ｅ１，１）
〜（ｅ２０００，２０００）が配置されてＴＦＴアレイ
が構成されている。それぞれの画素（ｅｊ，ｊ）（ｊは
１以上で２０００以下の整数）は、両端をそれぞれ並列
に接続され、その一端に電源１４８からのバイアス電圧
を印加される光電変換膜１４０及び画素容量１４２と、
入力端子が光電変換膜１４０及び画素容量１４２の他端
に接続され、出力端子が信号線Ｓ１に接続され、ゲート
が走査線Ｇ１に接続されたａ−Ｓｉ・ＴＦＴ１４４とを
有している。
【０００５】光が入射すると、光電変換膜１４０に電流
が流れて容量１４２に電荷が蓄積される。走査線駆動回
路１５２によって走査線Ｇ１が駆動され、それぞれの走
査線Ｇ１にゲートが接続されているＴＦＴ１４４が列毎
にオンする。このＴＦＴ１４４の入力端子に一端を接続
されている容量１４２に蓄積された電荷が、それぞれの
ＴＦＴ１４４の出力端子に接続された信号線Ｓ１を通っ
て増幅器１５４に転送される。電荷量は画素に入射した
光量に対応しており、この電荷量に応じて増幅器１５４
の出力信号の振幅が変化する。
が流れて容量１４２に電荷が蓄積される。走査線駆動回
路１５２によって走査線Ｇ１が駆動され、それぞれの走
査線Ｇ１にゲートが接続されているＴＦＴ１４４が列毎
にオンする。このＴＦＴ１４４の入力端子に一端を接続
されている容量１４２に蓄積された電荷が、それぞれの
ＴＦＴ１４４の出力端子に接続された信号線Ｓ１を通っ
て増幅器１５４に転送される。電荷量は画素に入射した
光量に対応しており、この電荷量に応じて増幅器１５４
の出力信号の振幅が変化する。
【０００６】この増幅器１５４の出力信号は、図示され
ていないＡ／Ｄ変換装置を用いてディジタル信号に変換
することにより、コンピュータ画面でディジタル画像表
示を行うことができる。また、図１４に示された画素領
域の構成は、パーソナルコンピュータ等の小型情報機器
において利用されているＴＦＴ型液晶ディスプレイと同
様であり、薄型で大画面のものも容易に制作が可能であ
る。
ていないＡ／Ｄ変換装置を用いてディジタル信号に変換
することにより、コンピュータ画面でディジタル画像表
示を行うことができる。また、図１４に示された画素領
域の構成は、パーソナルコンピュータ等の小型情報機器
において利用されているＴＦＴ型液晶ディスプレイと同
様であり、薄型で大画面のものも容易に制作が可能であ
る。
【０００７】ここで、図１４に示された構成では、１画
素につき１個のＴＦＴ１４４が配置されている。しか
し、実際のデバイスでは１画素に複数個のＴＦＴ１４４
が設けられている場合もある。例えば、図１５に示され
たような構成を有する読み出し回路を用いて、容量１４
２に蓄積された電荷を信号線Ｓ１に読み出す場合には、
複数のＴＦＴ Ｔ１及びＴ２が用いられる。ここで、Ｔ
ＦＴ Ｔ１は走査線Ｇ１にゲートを接続されてオン／オ
フを制御され、容量１４２の電荷を信号線Ｓ１に出力す
るものである。ＴＦＴ Ｔ２は、容量１４２の一端と接
地端子との間に接続されており、保護ダイオードとして
作用する。
素につき１個のＴＦＴ１４４が配置されている。しか
し、実際のデバイスでは１画素に複数個のＴＦＴ１４４
が設けられている場合もある。例えば、図１５に示され
たような構成を有する読み出し回路を用いて、容量１４
２に蓄積された電荷を信号線Ｓ１に読み出す場合には、
複数のＴＦＴ Ｔ１及びＴ２が用いられる。ここで、Ｔ
ＦＴ Ｔ１は走査線Ｇ１にゲートを接続されてオン／オ
フを制御され、容量１４２の電荷を信号線Ｓ１に出力す
るものである。ＴＦＴ Ｔ２は、容量１４２の一端と接
地端子との間に接続されており、保護ダイオードとして
作用する。
【０００８】あるいは、図１６に示された読み出し回路
は、電荷を電圧に変換するＡＭＩ（Amplified MOS Imag
er）方式によるものであり、ＴＦＴ Ｔ１１〜Ｔ１４を
含み、容量１４２と信号線Ｓ１との間にＴＦＴ Ｔ１１
〜Ｔ１３から成る定電流源が接続され、容量１４２の一
端と接地端子との間にリセットトランジスタとしてのＴ
ＦＴ Ｔ１４が設けられている。このＴＦＴ１４のゲー
トには、リセット信号Ｒ１が入力される。図１５に示さ
れた読み出し回路によれば、容量１４２に蓄積された電
荷はＴＦＴ Ｔ１を介して直接信号線Ｓ１に読み出され
るが、図１６に示された回路では容量１４２の電荷が電
圧に変換されて読み出される。
は、電荷を電圧に変換するＡＭＩ（Amplified MOS Imag
er）方式によるものであり、ＴＦＴ Ｔ１１〜Ｔ１４を
含み、容量１４２と信号線Ｓ１との間にＴＦＴ Ｔ１１
〜Ｔ１３から成る定電流源が接続され、容量１４２の一
端と接地端子との間にリセットトランジスタとしてのＴ
ＦＴ Ｔ１４が設けられている。このＴＦＴ１４のゲー
トには、リセット信号Ｒ１が入力される。図１５に示さ
れた読み出し回路によれば、容量１４２に蓄積された電
荷はＴＦＴ Ｔ１を介して直接信号線Ｓ１に読み出され
るが、図１６に示された回路では容量１４２の電荷が電
圧に変換されて読み出される。
【０００９】
【発明が解決しようとする課題】ところで、Ｘ線撮像装
置においては高Ｓ／Ｎ比、広ダイナミックレンジが要求
される。このため、一つの画素に複数のＴＦＴが配置さ
れている場合には、これらのＴＦＴの特性を均一にする
ことは必須条件である。しかし、ＴＦＴ特性にはプロセ
ス変動によりばらつきが存在する。特に、オフ抵抗や閾
値電圧Ｖthのばらつきは、画質劣化をもたらす。さら
に、オフ抵抗にばらつきがあると、リーク電流が増加す
るため、雑音の増大やＳ／Ｎ比及びダイナミックレンジ
の劣化が生じる。
置においては高Ｓ／Ｎ比、広ダイナミックレンジが要求
される。このため、一つの画素に複数のＴＦＴが配置さ
れている場合には、これらのＴＦＴの特性を均一にする
ことは必須条件である。しかし、ＴＦＴ特性にはプロセ
ス変動によりばらつきが存在する。特に、オフ抵抗や閾
値電圧Ｖthのばらつきは、画質劣化をもたらす。さら
に、オフ抵抗にばらつきがあると、リーク電流が増加す
るため、雑音の増大やＳ／Ｎ比及びダイナミックレンジ
の劣化が生じる。
【００１０】本発明は上記事情に鑑み、リーク電流を抑
制するとともに、Ｓ／Ｎ比を向上させて優れた画質を実
現することが可能な撮像装置を提供することを目的とす
る。
制するとともに、Ｓ／Ｎ比を向上させて優れた画質を実
現することが可能な撮像装置を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明の撮像装置は、基
板上に相互に直交するように配置された信号線及び走査
線と、信号線と走査線とが交差する箇所に配置され入射
光を信号電荷に変換して蓄積する光電変換膜及び画素電
極を含む画素部と、走査線により動作を制御されて画素
電極の電位を読み出すＴＦＴを含む信号読み出し回路
と、走査線を駆動する走査線駆動回路とを備え、信号読
み出し回路に含まれるＴＦＴのうち、ソース又はドレイ
ンが画素電極に接続されたものは他のＴＦＴよりもＬＤ
Ｄ長が長いことを特徴としている。
板上に相互に直交するように配置された信号線及び走査
線と、信号線と走査線とが交差する箇所に配置され入射
光を信号電荷に変換して蓄積する光電変換膜及び画素電
極を含む画素部と、走査線により動作を制御されて画素
電極の電位を読み出すＴＦＴを含む信号読み出し回路
と、走査線を駆動する走査線駆動回路とを備え、信号読
み出し回路に含まれるＴＦＴのうち、ソース又はドレイ
ンが画素電極に接続されたものは他のＴＦＴよりもＬＤ
Ｄ長が長いことを特徴としている。
【００１２】このような構成を、複数の信号線及び走査
線と、信号線と走査線とが交差する箇所にマトリクス状
に配置され入射光を信号電荷に変換して蓄積する光電変
換膜及び画素電極を含む画素部と、各々の走査線により
動作を制御されて対応する画素電極の電位を読み出す薄
膜トランジスタを含む信号読み出し回路と、各々の走査
線を駆動する走査線駆動回路とを備えた撮像装置におけ
る信号読み出し回路に適用してもよい。
線と、信号線と走査線とが交差する箇所にマトリクス状
に配置され入射光を信号電荷に変換して蓄積する光電変
換膜及び画素電極を含む画素部と、各々の走査線により
動作を制御されて対応する画素電極の電位を読み出す薄
膜トランジスタを含む信号読み出し回路と、各々の走査
線を駆動する走査線駆動回路とを備えた撮像装置におけ
る信号読み出し回路に適用してもよい。
【００１３】また、信号読み出し回路に含まれる薄膜ト
ランジスタのうち、ソース又はドレインが画素電極に接
続されたものにマルチゲート構造を有するＴＦＴを用い
てもよい。
ランジスタのうち、ソース又はドレインが画素電極に接
続されたものにマルチゲート構造を有するＴＦＴを用い
てもよい。
【００１４】ここで、信号読み出し回路には、ドレイン
又はソースが画素電極に接続され、ソース又はドレイン
が信号線に接続され、ゲートが走査線に接続され、走査
線により動作を制御されて画素電極の電位を信号線に出
力する信号読み出し用トランジスタと、ドレイン又はソ
ースとゲートとが画素電極に接続され、ソース又はドレ
インが一定電位線に接続され、画素電極の電位が所定電
位以上になると画素電極と一定電位線とを導通させる保
護用トランジスタと、ソース又はドレインが画素電極に
接続されていない他のトランジスタとが含まれており、
信号読み出し用トランジスタ及び保護用トランジスタ
は、他のトランジスタよりもＬＤＤ長が長いものであっ
てもよい。
又はソースが画素電極に接続され、ソース又はドレイン
が信号線に接続され、ゲートが走査線に接続され、走査
線により動作を制御されて画素電極の電位を信号線に出
力する信号読み出し用トランジスタと、ドレイン又はソ
ースとゲートとが画素電極に接続され、ソース又はドレ
インが一定電位線に接続され、画素電極の電位が所定電
位以上になると画素電極と一定電位線とを導通させる保
護用トランジスタと、ソース又はドレインが画素電極に
接続されていない他のトランジスタとが含まれており、
信号読み出し用トランジスタ及び保護用トランジスタ
は、他のトランジスタよりもＬＤＤ長が長いものであっ
てもよい。
【００１５】あるいは、信号読み出し用トランジスタ及
び保護用トランジスタはマルチゲート構造を有するＴＦ
Ｔであり、他のトランジスタはシングルゲート構造を有
するＴＦＴであってもよい。
び保護用トランジスタはマルチゲート構造を有するＴＦ
Ｔであり、他のトランジスタはシングルゲート構造を有
するＴＦＴであってもよい。
【００１６】さらには、信号読み出し回路には、ドレイ
ン又はソースが画素電極に接続され、ソース又はドレイ
ンが信号線に接続され、ゲートが走査線に接続され、走
査線により動作を制御されて画素電極の電位を信号線に
出力する信号読み出し用トランジスタと、ドレイン又は
ソースが画素電極に接続され、ソース又はドレインが一
定電位線に接続され、画素電極の電位が所定電位以上に
なると画素電極と一定電位線とを導通させる保護用トラ
ンジスタと、電源電圧を供給され、入力端子が画素電極
に接続され、出力端子が保護用トランジスタのゲートに
接続されており、画素電極の電位に応じて保護用トラン
ジスタの動作閾値を調整する、少なくとも１つのトラン
ジスタを含む閾値調整回路とが含まれ、信号読み出し用
トランジスタ及び保護用トランジスタは、閾値調整回路
に含まれるトランジスタよりもＬＤＤ長が長いものであ
ってもよい。
ン又はソースが画素電極に接続され、ソース又はドレイ
ンが信号線に接続され、ゲートが走査線に接続され、走
査線により動作を制御されて画素電極の電位を信号線に
出力する信号読み出し用トランジスタと、ドレイン又は
ソースが画素電極に接続され、ソース又はドレインが一
定電位線に接続され、画素電極の電位が所定電位以上に
なると画素電極と一定電位線とを導通させる保護用トラ
ンジスタと、電源電圧を供給され、入力端子が画素電極
に接続され、出力端子が保護用トランジスタのゲートに
接続されており、画素電極の電位に応じて保護用トラン
ジスタの動作閾値を調整する、少なくとも１つのトラン
ジスタを含む閾値調整回路とが含まれ、信号読み出し用
トランジスタ及び保護用トランジスタは、閾値調整回路
に含まれるトランジスタよりもＬＤＤ長が長いものであ
ってもよい。
【００１７】または、信号読み出し用トランジスタ及び
保護用トランジスタはマルチゲート構造を有するＴＦＴ
であり、閾値調整回路に含まれるトランジスタはシング
ルゲート構造を有するＴＦＴであってもよい。
保護用トランジスタはマルチゲート構造を有するＴＦＴ
であり、閾値調整回路に含まれるトランジスタはシング
ルゲート構造を有するＴＦＴであってもよい。
【００１８】あるいはさらに、信号読み出し回路には、
画素電極にドレイン又はソースとゲートとが接続され、
ソース又はドレインが第１の一定電位端子に接続され、
画素電極の電位が所定電位以上になると画素電極と第１
の一定電位線とを導通させる保護用トランジスタと、画
素電極にドレイン又はソースが接続され、ソース又はド
レインが第２の一定電位端子に接続され、ゲートにリセ
ット信号を入力されて画素電極と第２の一定電位線とを
導通させるリセット用トランジスタと、電源電圧を供給
され、入力端子が画素電極に接続され、出力端子が信号
線に接続され、画素電極の電位に応じた電圧信号を生成
して信号線に出力する、少なくとも１つのトランジスタ
を含む電圧変換回路とが含まれ、保護用トランジスタ及
びリセット用トランジスタは、電圧変換回路に含まれる
トランジスタよりもＬＤＤ長が長いものであってもよ
い。
画素電極にドレイン又はソースとゲートとが接続され、
ソース又はドレインが第１の一定電位端子に接続され、
画素電極の電位が所定電位以上になると画素電極と第１
の一定電位線とを導通させる保護用トランジスタと、画
素電極にドレイン又はソースが接続され、ソース又はド
レインが第２の一定電位端子に接続され、ゲートにリセ
ット信号を入力されて画素電極と第２の一定電位線とを
導通させるリセット用トランジスタと、電源電圧を供給
され、入力端子が画素電極に接続され、出力端子が信号
線に接続され、画素電極の電位に応じた電圧信号を生成
して信号線に出力する、少なくとも１つのトランジスタ
を含む電圧変換回路とが含まれ、保護用トランジスタ及
びリセット用トランジスタは、電圧変換回路に含まれる
トランジスタよりもＬＤＤ長が長いものであってもよ
い。
【００１９】ここで、保護用トランジスタ及びリセット
用トランジスタはマルチゲート構造を有するＴＦＴであ
り、電圧変換回路に含まれるトランジスタはシングルゲ
ート構造を有するＴＦＴであってもよい。
用トランジスタはマルチゲート構造を有するＴＦＴであ
り、電圧変換回路に含まれるトランジスタはシングルゲ
ート構造を有するＴＦＴであってもよい。
【００２０】
【発明の実施の形態】以下、本発明のー実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２１】先ず、図１７にＬＤＤ（Lightly Doped Dr
ain ）構造のＴＦＴにおいてＬＤＤ長が異なる場合にお
けるゲート電圧Ｖとドレイン電流ＩのＩ−Ｖ特性の変化
を示す。このグラフより、ＬＤＤ長が長くなるとオフ電
流が低減されることがわかる。これは、チャネル領域か
らドレイン領域に至る領域が低濃度不純物であるため、
高電界が緩和されるためと考えられる。従って、ＬＤＤ
構造のＴＦＴを採用してＬＤＤ長を長くとることで、オ
フ時のリーク電流を低減することが可能となる。
ain ）構造のＴＦＴにおいてＬＤＤ長が異なる場合にお
けるゲート電圧Ｖとドレイン電流ＩのＩ−Ｖ特性の変化
を示す。このグラフより、ＬＤＤ長が長くなるとオフ電
流が低減されることがわかる。これは、チャネル領域か
らドレイン領域に至る領域が低濃度不純物であるため、
高電界が緩和されるためと考えられる。従って、ＬＤＤ
構造のＴＦＴを採用してＬＤＤ長を長くとることで、オ
フ時のリーク電流を低減することが可能となる。
【００２２】しかしその一方で、ＬＤＤ長が長くなる
と、オン時における抵抗値が高くなるためにオン電流も
減少する傾向にある。よって、高いオン電流が必要とな
るＴＦＴにはＬＤＤ長が短いＴＦＴを採用すべきであ
る。
と、オン時における抵抗値が高くなるためにオン電流も
減少する傾向にある。よって、高いオン電流が必要とな
るＴＦＴにはＬＤＤ長が短いＴＦＴを採用すべきであ
る。
【００２３】以下に説明する本発明のー実施の形態はこ
のような点を考慮し、ー画素に設けられた複数のＴＦＴ
のうち、オフ電流を低減すべきＴＦＴはＬＤＤ長を長く
設定し、逆にオン電流を高くすべきＴＦＴは相対的にＬ
ＤＤ長を短く設定している点に特徴がある。
のような点を考慮し、ー画素に設けられた複数のＴＦＴ
のうち、オフ電流を低減すべきＴＦＴはＬＤＤ長を長く
設定し、逆にオン電流を高くすべきＴＦＴは相対的にＬ
ＤＤ長を短く設定している点に特徴がある。
【００２４】また、ＴＦＴにはシングルゲート構造のも
のとダブルゲート構造のものとがあるが、それぞれのＴ
ＦＴにおけるＩ−Ｖ特性は図１８のように示される。こ
のグラフより明らかなように、ダブルゲート構造のＴＦ
Ｔの方がオフ電流を低減することができる。これは、等
価回路的に直列接続された複数のＴＦＴのなかで、最も
オフ電流が小さいＴＦＴによってリーク電流の実効値が
決定されることにより、特性が良好でないＴＦＴが含ま
れていてもオフ電流のばらつきが抑制されるためである
と考えられる。
のとダブルゲート構造のものとがあるが、それぞれのＴ
ＦＴにおけるＩ−Ｖ特性は図１８のように示される。こ
のグラフより明らかなように、ダブルゲート構造のＴＦ
Ｔの方がオフ電流を低減することができる。これは、等
価回路的に直列接続された複数のＴＦＴのなかで、最も
オフ電流が小さいＴＦＴによってリーク電流の実効値が
決定されることにより、特性が良好でないＴＦＴが含ま
れていてもオフ電流のばらつきが抑制されるためである
と考えられる。
【００２５】しかし、ダブルゲート構造のＴＦＴでは、
各々のＴＦＴのチャネル長をシングルゲート構造のＴＦ
Ｔと同一にすると、全体のチャネル長が２倍となり、オ
ン電流が減少する傾向がある。さらに、ダブルゲート構
造のＴＦＴはシングルゲート構造のＴＦＴよりも製造工
程がより複雑である。従って、高いオン電流が必要なＴ
ＦＴに対してはシングルゲート構造を採用すべきであ
る。
各々のＴＦＴのチャネル長をシングルゲート構造のＴＦ
Ｔと同一にすると、全体のチャネル長が２倍となり、オ
ン電流が減少する傾向がある。さらに、ダブルゲート構
造のＴＦＴはシングルゲート構造のＴＦＴよりも製造工
程がより複雑である。従って、高いオン電流が必要なＴ
ＦＴに対してはシングルゲート構造を採用すべきであ
る。
【００２６】後述する本発明の他の実施の形態は、この
点を考慮して、ー画素に設けられた複数のＴＦＴのう
ち、オフ電流を低減すべきＴＦＴにはシングルゲート構
造を採用し、逆にオン電流を高くすべきＴＦＴにはダブ
ルゲート構造を採用している先ず、本発明の第１の実施
の形態による撮像装置のＴＦＴアレイ部におけるー画素
の平面構造を図１に示し、この場合のー画素当たりの回
路構成を図２に示す。本実施の形態では、画素容量Ｃｓ
及び光電変換膜ＯＥＦを有するー画素当たりに、二つの
ＴＦＴ１及びＴＦＴ２が配置されている。
点を考慮して、ー画素に設けられた複数のＴＦＴのう
ち、オフ電流を低減すべきＴＦＴにはシングルゲート構
造を採用し、逆にオン電流を高くすべきＴＦＴにはダブ
ルゲート構造を採用している先ず、本発明の第１の実施
の形態による撮像装置のＴＦＴアレイ部におけるー画素
の平面構造を図１に示し、この場合のー画素当たりの回
路構成を図２に示す。本実施の形態では、画素容量Ｃｓ
及び光電変換膜ＯＥＦを有するー画素当たりに、二つの
ＴＦＴ１及びＴＦＴ２が配置されている。
【００２７】ＴＦＴ１は信号電荷読み出し用スイッチと
して設けられ、画素容量Ｃｓの一端（画素電極）が接続
されたノードＮＤ１と信号線Ｓ１との間にソース、ドレ
インが接続され、走査線Ｇ１にゲートが接続されてお
り、走査線Ｇ１によりオン・オフを制御される。画素容
量Ｃｓの一端（Ｃｓ電極）は、ノードＮＤ２を介して接
地されている。走査線Ｇ１がハイレベル（例えば２０
Ｖ）になるとＴＦＴ１はオンし、画素容量Ｃｓに蓄積さ
れた信号電荷を読み出して信号線Ｓ１に出力して図示さ
れていない検出器に転送する。
して設けられ、画素容量Ｃｓの一端（画素電極）が接続
されたノードＮＤ１と信号線Ｓ１との間にソース、ドレ
インが接続され、走査線Ｇ１にゲートが接続されてお
り、走査線Ｇ１によりオン・オフを制御される。画素容
量Ｃｓの一端（Ｃｓ電極）は、ノードＮＤ２を介して接
地されている。走査線Ｇ１がハイレベル（例えば２０
Ｖ）になるとＴＦＴ１はオンし、画素容量Ｃｓに蓄積さ
れた信号電荷を読み出して信号線Ｓ１に出力して図示さ
れていない検出器に転送する。
【００２８】ＴＦＴ２は保護ダイオードとして設けられ
ており、ノードＮＤ１にゲート及びドレインが接続さ
れ、バイアス線Ｂ１にソースが接続されている。バイア
ス線Ｂ１は一定電位Ｖｂに保たれており、保護ダイオー
ドとしてのＴＦＴ２の降伏電圧を制御する。画素容量Ｃ
ｓの電極電位、即ちノードＮＤ１の電位が例えば１０Ｖ
以上という所定の電位以上まで上昇すると、ＴＦＴ２が
オンして信号電荷をバイアス線Ｂ１に逃がす。このよう
にして、画素電極に所定電圧以上の電圧が印加されない
ように保護している。
ており、ノードＮＤ１にゲート及びドレインが接続さ
れ、バイアス線Ｂ１にソースが接続されている。バイア
ス線Ｂ１は一定電位Ｖｂに保たれており、保護ダイオー
ドとしてのＴＦＴ２の降伏電圧を制御する。画素容量Ｃ
ｓの電極電位、即ちノードＮＤ１の電位が例えば１０Ｖ
以上という所定の電位以上まで上昇すると、ＴＦＴ２が
オンして信号電荷をバイアス線Ｂ１に逃がす。このよう
にして、画素電極に所定電圧以上の電圧が印加されない
ように保護している。
【００２９】本実施の形態では、ー画素当たりに二つず
つのＴＦＴ１及びＴＦＴ２が設けられており、それぞれ
のＬＤＤ長はいずれも長く設定されている。図３及び図
４に、ＬＤＤ長が異なるＴＦＴの縦断面構造を示す。図
３において、絶縁性基板１上に多結晶シリコン膜から成
る半導体層２が形成され、半導体層２上にゲート絶縁膜
３を介してゲート電極４が形成され、ゲート電極４上に
絶縁膜１０が形成されている。半導体層２において、ゲ
ート電極４とゲート絶縁膜３を介して対向する位置にチ
ャネル領域６が形成され、チャネル領域６の両側に低濃
度不純物領域（ＬＤＤ領域）９ａ及び９ｂが形成され、
さらにその両側にソース、ドレインに相当する高濃度不
純物領域８ａ及び８ｂが形成されている。高濃度不純物
領域８ａ及び８ｂはコンタクト部に相当し、それぞれの
表面上には電極１１ａ及び１１ｂが設けられている。
つのＴＦＴ１及びＴＦＴ２が設けられており、それぞれ
のＬＤＤ長はいずれも長く設定されている。図３及び図
４に、ＬＤＤ長が異なるＴＦＴの縦断面構造を示す。図
３において、絶縁性基板１上に多結晶シリコン膜から成
る半導体層２が形成され、半導体層２上にゲート絶縁膜
３を介してゲート電極４が形成され、ゲート電極４上に
絶縁膜１０が形成されている。半導体層２において、ゲ
ート電極４とゲート絶縁膜３を介して対向する位置にチ
ャネル領域６が形成され、チャネル領域６の両側に低濃
度不純物領域（ＬＤＤ領域）９ａ及び９ｂが形成され、
さらにその両側にソース、ドレインに相当する高濃度不
純物領域８ａ及び８ｂが形成されている。高濃度不純物
領域８ａ及び８ｂはコンタクト部に相当し、それぞれの
表面上には電極１１ａ及び１１ｂが設けられている。
【００３０】同様に、図４に示されたＴＦＴは、絶縁性
基板２１上に多結晶シリコン膜から成る半導体層２２が
形成され、半導体層２２上にゲート絶縁膜２３を介して
ゲート電極２４が形成され、ゲート電極２４上に絶縁膜
３０が形成されている。半導体層２２において、ゲート
電極２４とゲート絶縁膜２３を介して対向する位置にチ
ャネル領域２６が形成され、チャネル領域２６の両側に
低濃度不純物領域（ＬＤＤ領域）２９ａ及び２９ｂが形
成され、さらにその両側に高濃度不純物領域２８ａ及び
２８ｂが形成されている。高濃度不純物領域２８ａ及び
２８ｂ上には電極３１ａ及び３１ｂが設けられている。
基板２１上に多結晶シリコン膜から成る半導体層２２が
形成され、半導体層２２上にゲート絶縁膜２３を介して
ゲート電極２４が形成され、ゲート電極２４上に絶縁膜
３０が形成されている。半導体層２２において、ゲート
電極２４とゲート絶縁膜２３を介して対向する位置にチ
ャネル領域２６が形成され、チャネル領域２６の両側に
低濃度不純物領域（ＬＤＤ領域）２９ａ及び２９ｂが形
成され、さらにその両側に高濃度不純物領域２８ａ及び
２８ｂが形成されている。高濃度不純物領域２８ａ及び
２８ｂ上には電極３１ａ及び３１ｂが設けられている。
【００３１】ここで、図３に示されたＴＦＴのＬＤＤ領
域９ａ及び９ｂのＬＤＤ長Ｌ１＋Ｌ２よりも、図４に示
されたＴＦＴのＬＤＤ領域２９ａ及び２９ｂのＬＤＤ長
Ｌ１１＋Ｌ１２の方が長い。上記第１の実施の形態で
は、図４に示されたようなＬＤＤ長が長いＴＦＴをＴＦ
Ｔ１及び２に用いている。特に、保護ダイオードＴＦＴ
２のＬＤＤ長が短くオフ抵抗が低いと、光電変換膜ＯＥ
Ｆによって光電変換されて画素容量Ｃｓに蓄積された電
荷を、走査線Ｇ１をハイレベルにして信号線Ｓ１へ転送
する前に、保護ダイオードＴＦＴ２においてリークして
信号電荷の蓄積量が減少する。また、信号読み出しトラ
ンジスタＴＦＴ１のオフ抵抗が短い場合にも、やはり走
査線Ｇ１をハイレベルにして読み出す前の段階で信号電
荷が信号線Ｓ１に流れてしまうので、信号電荷の蓄積量
が減少してＳ／Ｎ比が低下する。そこで、本実施の形態
ではＴＦＴ１及びＴＦＴ２にＬＬＤ長が長くオフ抵抗が
大きいＴＦＴを用いることで、オフ時のリーク電流を減
少させるとともにＳ／Ｎ比を向上させている。
域９ａ及び９ｂのＬＤＤ長Ｌ１＋Ｌ２よりも、図４に示
されたＴＦＴのＬＤＤ領域２９ａ及び２９ｂのＬＤＤ長
Ｌ１１＋Ｌ１２の方が長い。上記第１の実施の形態で
は、図４に示されたようなＬＤＤ長が長いＴＦＴをＴＦ
Ｔ１及び２に用いている。特に、保護ダイオードＴＦＴ
２のＬＤＤ長が短くオフ抵抗が低いと、光電変換膜ＯＥ
Ｆによって光電変換されて画素容量Ｃｓに蓄積された電
荷を、走査線Ｇ１をハイレベルにして信号線Ｓ１へ転送
する前に、保護ダイオードＴＦＴ２においてリークして
信号電荷の蓄積量が減少する。また、信号読み出しトラ
ンジスタＴＦＴ１のオフ抵抗が短い場合にも、やはり走
査線Ｇ１をハイレベルにして読み出す前の段階で信号電
荷が信号線Ｓ１に流れてしまうので、信号電荷の蓄積量
が減少してＳ／Ｎ比が低下する。そこで、本実施の形態
ではＴＦＴ１及びＴＦＴ２にＬＬＤ長が長くオフ抵抗が
大きいＴＦＴを用いることで、オフ時のリーク電流を減
少させるとともにＳ／Ｎ比を向上させている。
【００３２】本発明の第２の実施の形態は、図１及び図
２に示された信号読み出しＴＦＴ１と保護ダイオードＴ
ＦＴ２とに、図５に示されたようなダブルゲート構造の
ＴＦＴを用いた点に特徴がある。このＴＦＴは、絶縁性
基板３１上に多結晶シリコン膜から成る半導体層３２が
形成され、半導体層３２上にゲート絶縁膜３３を介して
ゲート電極３４ａ及び３４ｂが形成され、その表面上に
絶縁膜４０が形成されている。半導体層３２において、
ゲート電極３４ａ及び３４ｂとゲート絶縁膜２３を介し
てそれぞれ対向する位置にチャネル領域３６ａ及び３６
ｂが形成され、チャネル領域３６ａ及び３６ｂのそれぞ
れ外側にＬＤＤ領域３９ａ及び３９ｂが形成され、中間
にＬＤＤ領域３９ｃが形成されている。ＬＤＤ領域３９
ａ及び３９ｂの外側に高濃度不純物領域３８ａ及び３８
ｂが形成されている。この高濃度不純物領域３８ａ及び
３８ｂ上には、電極４１ａ及び４１ｂが設けられてい
る。このように、ダブルゲート構造のＴＦＴを、信号読
み出し用スイッチＴＦＴ１及び保護ダイオードＴＦＴ
２、即ち画素容量Ｃｓの画素電極ノードＮＤ１にソース
又はドレインが接続されたＴＦＴに採用することで、Ｌ
ＤＤ領域３９ａ、３９ｂ及び３９ｃを合計したＬＤＤ長
が長くなり、オフ抵抗が大きくなってリーク電流が減少
する。よって、本実施の形態によっても上記第１の実施
の形態と同様な効果を得ることができる。ここで、ダブ
ルゲート構造のＴＦＴを示したが、ゲートの数は２に限
らず３以上のマルチゲート構造のＴＦＴであっても、Ｌ
ＤＤ長の合計値を大きくしてオフ抵抗を増加させること
ができるので、同様の効果を得ることができる。
２に示された信号読み出しＴＦＴ１と保護ダイオードＴ
ＦＴ２とに、図５に示されたようなダブルゲート構造の
ＴＦＴを用いた点に特徴がある。このＴＦＴは、絶縁性
基板３１上に多結晶シリコン膜から成る半導体層３２が
形成され、半導体層３２上にゲート絶縁膜３３を介して
ゲート電極３４ａ及び３４ｂが形成され、その表面上に
絶縁膜４０が形成されている。半導体層３２において、
ゲート電極３４ａ及び３４ｂとゲート絶縁膜２３を介し
てそれぞれ対向する位置にチャネル領域３６ａ及び３６
ｂが形成され、チャネル領域３６ａ及び３６ｂのそれぞ
れ外側にＬＤＤ領域３９ａ及び３９ｂが形成され、中間
にＬＤＤ領域３９ｃが形成されている。ＬＤＤ領域３９
ａ及び３９ｂの外側に高濃度不純物領域３８ａ及び３８
ｂが形成されている。この高濃度不純物領域３８ａ及び
３８ｂ上には、電極４１ａ及び４１ｂが設けられてい
る。このように、ダブルゲート構造のＴＦＴを、信号読
み出し用スイッチＴＦＴ１及び保護ダイオードＴＦＴ
２、即ち画素容量Ｃｓの画素電極ノードＮＤ１にソース
又はドレインが接続されたＴＦＴに採用することで、Ｌ
ＤＤ領域３９ａ、３９ｂ及び３９ｃを合計したＬＤＤ長
が長くなり、オフ抵抗が大きくなってリーク電流が減少
する。よって、本実施の形態によっても上記第１の実施
の形態と同様な効果を得ることができる。ここで、ダブ
ルゲート構造のＴＦＴを示したが、ゲートの数は２に限
らず３以上のマルチゲート構造のＴＦＴであっても、Ｌ
ＤＤ長の合計値を大きくしてオフ抵抗を増加させること
ができるので、同様の効果を得ることができる。
【００３３】また、上記第１の実施の形態では、保護ダ
イオード及び信号読み出し用のトランジスタのＬＤＤ長
を長くすることでリーク電流を低減させ、上記第２の実
施の形態ではダブルゲート構造のＴＦＴを採用すること
でリーク電流を低減させている。しかしこれに限らず、
チャネル幅Ｗとチャネル長Ｌとの比で表されるトランジ
スタのサイズＷ／Ｌを小さくすることによっても同様の
効果を得ることができる。
イオード及び信号読み出し用のトランジスタのＬＤＤ長
を長くすることでリーク電流を低減させ、上記第２の実
施の形態ではダブルゲート構造のＴＦＴを採用すること
でリーク電流を低減させている。しかしこれに限らず、
チャネル幅Ｗとチャネル長Ｌとの比で表されるトランジ
スタのサイズＷ／Ｌを小さくすることによっても同様の
効果を得ることができる。
【００３４】さらに、上記第１、第２の実施の形態では
いずれも半導体膜として多結晶シリコンによるものを用
いているが、ａ−Ｓｉから成る半導体膜や単結晶シリコ
ンから成る半導体膜を用いてもよい。
いずれも半導体膜として多結晶シリコンによるものを用
いているが、ａ−Ｓｉから成る半導体膜や単結晶シリコ
ンから成る半導体膜を用いてもよい。
【００３５】あるいはまた、図４に示された左右のＬＤ
Ｄ領域２９ａと２９ｂ、図５に示されたＬＤＤ領域３９
ａと３９ｃとはいずれも長さが等しく設定されている
が、これらの長さは異なっていてもよい。
Ｄ領域２９ａと２９ｂ、図５に示されたＬＤＤ領域３９
ａと３９ｃとはいずれも長さが等しく設定されている
が、これらの長さは異なっていてもよい。
【００３６】次に、上記第１、第２の実施の形態による
ー画素の構成をＴＦＴアレイ全体に適用した場合につい
て、図６を用いて述べる。ｍ（ｍは２以上の整数）本の
走査線Ｓ１、Ｓ２、…、Ｓｍと、ｎ本の信号線Ｇ１、Ｇ
２、…、Ｇｎとが直交するように配置され、それぞれが
交差する箇所にマトリクス状に画素容量の画素電極Ｐ
（１，１）、…、Ｐ（ｍ，ｎ）が配置されている。各々
の画素毎に、画素電極Ｐ（ｉ，ｊ）（ｉは２以上ｍ以下
の整数，ｊは２以上ｎ以下の整数）と信号線Ｓｉとの間
に信号読み出し用スイッチＴＦＴ１の両端が接続され、
そのゲートには走査線Ｇｊが接続されている。さらに、
画素電極Ｐ（ｉ．ｊ）とバイアス電源Ｐｗとの間に、保
護ダイオードＴＦＴ２の両端が接続され、ゲートが画素
電極Ｐ（ｉ．ｊ）に接続されている。
ー画素の構成をＴＦＴアレイ全体に適用した場合につい
て、図６を用いて述べる。ｍ（ｍは２以上の整数）本の
走査線Ｓ１、Ｓ２、…、Ｓｍと、ｎ本の信号線Ｇ１、Ｇ
２、…、Ｇｎとが直交するように配置され、それぞれが
交差する箇所にマトリクス状に画素容量の画素電極Ｐ
（１，１）、…、Ｐ（ｍ，ｎ）が配置されている。各々
の画素毎に、画素電極Ｐ（ｉ，ｊ）（ｉは２以上ｍ以下
の整数，ｊは２以上ｎ以下の整数）と信号線Ｓｉとの間
に信号読み出し用スイッチＴＦＴ１の両端が接続され、
そのゲートには走査線Ｇｊが接続されている。さらに、
画素電極Ｐ（ｉ．ｊ）とバイアス電源Ｐｗとの間に、保
護ダイオードＴＦＴ２の両端が接続され、ゲートが画素
電極Ｐ（ｉ．ｊ）に接続されている。
【００３７】このようなマトリクス状に配置された画素
にそれぞれ設けられた信号電荷読み出しスイッチＴＦＴ
１及び保護ダイオードＴＦＴ２に、上記第１の実施の形
態を適用してＬＤＤ長の長いＴＦＴを用いてもよく、ま
たは上記第２の実施の形態を提供してダブルゲート構造
のＴＦＴを用いてもよい。あるいは、サイズＷ／Ｌの小
さいＴＦＴをＴＦＴ１及びＴＦＴ２に用いてもよい。こ
のような構成とすることで、ＴＦＴアレイ全体でオフ時
のリーク電流を減少させると共に、Ｓ／Ｎ比を向上させ
ることができる。
にそれぞれ設けられた信号電荷読み出しスイッチＴＦＴ
１及び保護ダイオードＴＦＴ２に、上記第１の実施の形
態を適用してＬＤＤ長の長いＴＦＴを用いてもよく、ま
たは上記第２の実施の形態を提供してダブルゲート構造
のＴＦＴを用いてもよい。あるいは、サイズＷ／Ｌの小
さいＴＦＴをＴＦＴ１及びＴＦＴ２に用いてもよい。こ
のような構成とすることで、ＴＦＴアレイ全体でオフ時
のリーク電流を減少させると共に、Ｓ／Ｎ比を向上させ
ることができる。
【００３８】また、図１、図２、図６に示された回路構
成では、保護ダイオードＴＦＴ２のソースはバイアス線
Ｂ１に接続されてバイアス電圧が印加されている。しか
し、図７に示されたように、保護ダイオードＴＦＴ２の
ソースを画素容量ＣｓにおけるＣｓ電極に接続してもよ
い。ここで、画素容量Ｃｓには接地電圧等の一定電圧が
印加されている。そして、この図７に示されたー画素の
構成をＴＦＴアレイ全体に適用してもよい。
成では、保護ダイオードＴＦＴ２のソースはバイアス線
Ｂ１に接続されてバイアス電圧が印加されている。しか
し、図７に示されたように、保護ダイオードＴＦＴ２の
ソースを画素容量ＣｓにおけるＣｓ電極に接続してもよ
い。ここで、画素容量Ｃｓには接地電圧等の一定電圧が
印加されている。そして、この図７に示されたー画素の
構成をＴＦＴアレイ全体に適用してもよい。
【００３９】さらに、図１、図２、図６、図７に示され
た回路構成では、保護ダイオードＴＦＴ２を１つのＴＦ
Ｔで構成している。しかし、図８（ａ）〜（ｅ）にそれ
ぞれ示されたように、複数のＴＦＴ Ｔｒ１〜Ｔｒｘで
構成してもよい。図８（ａ）に示された保護ダイオード
は、ノードＮＤ１とバイアス線Ｂ１との間に、ＴＦＴＴ
ｒ１〜Ｔｒｘのドレイン、ソースが直列に接続され、ゲ
ートが全てノードＮＤ１に共通接続されている。図８
（ｂ）に示された保護ダイオードは、ノードＮＤ１とバ
イアス線Ｂ１との間にＴＦＴ Ｔｒ１〜Ｔｒｘのドレイ
ン、ソースが同様に直列に接続されているが、ゲートは
それぞれのＴＦＴ Ｔｒ１〜Ｔｒｘのドレインに接続さ
れている。
た回路構成では、保護ダイオードＴＦＴ２を１つのＴＦ
Ｔで構成している。しかし、図８（ａ）〜（ｅ）にそれ
ぞれ示されたように、複数のＴＦＴ Ｔｒ１〜Ｔｒｘで
構成してもよい。図８（ａ）に示された保護ダイオード
は、ノードＮＤ１とバイアス線Ｂ１との間に、ＴＦＴＴ
ｒ１〜Ｔｒｘのドレイン、ソースが直列に接続され、ゲ
ートが全てノードＮＤ１に共通接続されている。図８
（ｂ）に示された保護ダイオードは、ノードＮＤ１とバ
イアス線Ｂ１との間にＴＦＴ Ｔｒ１〜Ｔｒｘのドレイ
ン、ソースが同様に直列に接続されているが、ゲートは
それぞれのＴＦＴ Ｔｒ１〜Ｔｒｘのドレインに接続さ
れている。
【００４０】図８（ｃ）に示された保護ダイオードは、
ノードＮＤ１とバイアス線Ｂ１との間に、ＴＦＴ Ｔｒ
１〜Ｔｒｘのドレイン、ソースが並列に接続され、ゲー
トが全てノードＮＤ１に共通接続されている。図８
（ｄ）に示された保護ダイオードはノードＮＤ１とバイ
アス線Ｂ１との間にＴＦＴ Ｔｒ１〜Ｔｒｘのドレイ
ン、ソースが同様に並列に接続され、ゲートはそれぞれ
のＴＦＴ Ｔｒ１〜Ｔｒｘのドレインに接続されてい
る。
ノードＮＤ１とバイアス線Ｂ１との間に、ＴＦＴ Ｔｒ
１〜Ｔｒｘのドレイン、ソースが並列に接続され、ゲー
トが全てノードＮＤ１に共通接続されている。図８
（ｄ）に示された保護ダイオードはノードＮＤ１とバイ
アス線Ｂ１との間にＴＦＴ Ｔｒ１〜Ｔｒｘのドレイ
ン、ソースが同様に並列に接続され、ゲートはそれぞれ
のＴＦＴ Ｔｒ１〜Ｔｒｘのドレインに接続されてい
る。
【００４１】また、図８（ｅ）に示された保護回路で
は、図２に示されたノードＮＤ１とノードＮＤ２との間
に、ＴＦＴ Ｔｒ１１〜Ｔｒ１３が設けられている。ノ
ードＮＤ１とノードＮＤ２との間に保護ダイオードとし
てのＴＦＴ Ｔｒ１１のドレイン、ソースが接続されて
いる。さらに、保護ダイオードＴＦＴ Ｔｒ１１の閾値
電圧を調整するためのＴＦＴ Ｔｒ１２及びＴｒ１３の
ドレイン、ソースが直列に接続されている。ＴＦＴ Ｔ
ｒ１２のドレインには一定電圧Ｖ１が印加され、ゲート
はノードＮＤ１に接続され、ソースはＴＦＴ Ｔｒ１１
のゲート及びＴＦＴ Ｔｒ １３のドレインに接続され
ている。ＴＦＴ Ｔｒ １３のソースには一定電圧Ｖ３
が印加され、ゲートには一定電圧Ｖ２が印加されてい
る。これらの電圧Ｖ１〜Ｖ３を変えることで、画素電極
電位に応じて保護ダイオードＴＦＴＴｒ １１の閾値を
調整することができる。
は、図２に示されたノードＮＤ１とノードＮＤ２との間
に、ＴＦＴ Ｔｒ１１〜Ｔｒ１３が設けられている。ノ
ードＮＤ１とノードＮＤ２との間に保護ダイオードとし
てのＴＦＴ Ｔｒ１１のドレイン、ソースが接続されて
いる。さらに、保護ダイオードＴＦＴ Ｔｒ１１の閾値
電圧を調整するためのＴＦＴ Ｔｒ１２及びＴｒ１３の
ドレイン、ソースが直列に接続されている。ＴＦＴ Ｔ
ｒ１２のドレインには一定電圧Ｖ１が印加され、ゲート
はノードＮＤ１に接続され、ソースはＴＦＴ Ｔｒ１１
のゲート及びＴＦＴ Ｔｒ １３のドレインに接続され
ている。ＴＦＴ Ｔｒ １３のソースには一定電圧Ｖ３
が印加され、ゲートには一定電圧Ｖ２が印加されてい
る。これらの電圧Ｖ１〜Ｖ３を変えることで、画素電極
電位に応じて保護ダイオードＴＦＴＴｒ １１の閾値を
調整することができる。
【００４２】図８（ｅ）に示された保護回路を用いた回
路に対して上記第１の実施の形態を適用する場合には、
保護ダイオードＴＦＴ Ｔｒ１１及び信号読み出しスイ
ッチＴＦＴ １に対してＬＤＤ長の長いＴＦＴを採用
し、閾値調整用のＴＦＴ Ｔｒ１２及びＴｒ １３には
相対的にＬＤＤ長の短いＴＦＴを採用する。また、上記
第２の実施の形態を適用する場合には、保護ダイオード
ＴＦＴ Ｔｒ１１及び信号読み出し用スイッチＴＦＴ
１にダブルゲート構造あるいはマルチゲート構造のＴＦ
Ｔを採用し、閾値調整用のＴＦＴ Ｔｒ １２及びＴｒ
１３ にはシングルゲート構造のＴＦＴを採用する。
これは、保護ダイオードＴＦＴ Ｔｒ１１及び信号読み
出しスイッチＴＦＴ １と比較して、閾値調整用のＴＦ
Ｔ Ｔｒ１２及びＴｒ １３に関しては、オフ抵抗を増
加させるよりはオン抵抗を減少させる方が特性上好まし
いからである。
路に対して上記第１の実施の形態を適用する場合には、
保護ダイオードＴＦＴ Ｔｒ１１及び信号読み出しスイ
ッチＴＦＴ １に対してＬＤＤ長の長いＴＦＴを採用
し、閾値調整用のＴＦＴ Ｔｒ１２及びＴｒ １３には
相対的にＬＤＤ長の短いＴＦＴを採用する。また、上記
第２の実施の形態を適用する場合には、保護ダイオード
ＴＦＴ Ｔｒ１１及び信号読み出し用スイッチＴＦＴ
１にダブルゲート構造あるいはマルチゲート構造のＴＦ
Ｔを採用し、閾値調整用のＴＦＴ Ｔｒ １２及びＴｒ
１３ にはシングルゲート構造のＴＦＴを採用する。
これは、保護ダイオードＴＦＴ Ｔｒ１１及び信号読み
出しスイッチＴＦＴ １と比較して、閾値調整用のＴＦ
Ｔ Ｔｒ１２及びＴｒ １３に関しては、オフ抵抗を増
加させるよりはオン抵抗を減少させる方が特性上好まし
いからである。
【００４３】次に、本発明の第３の実施の形態につい
て、その平面構造を示した図９とその回路構成を示した
図１０とを用いて説明する。上記第１、第２の実施の形
態では、画素容量Ｃｓに蓄積された電荷を信号読み出し
用スイッチＴＦＴ１を介して直接信号線Ｓ１に転送す
る。これに対し、本実施の形態では、画素容量Ｃｓに蓄
積された信号電荷を電圧変換回路ＶＣによって電圧信号
に変換して信号線Ｓ１に転送するＡＭＩ方式を採用して
いる点で相違する。
て、その平面構造を示した図９とその回路構成を示した
図１０とを用いて説明する。上記第１、第２の実施の形
態では、画素容量Ｃｓに蓄積された電荷を信号読み出し
用スイッチＴＦＴ１を介して直接信号線Ｓ１に転送す
る。これに対し、本実施の形態では、画素容量Ｃｓに蓄
積された信号電荷を電圧変換回路ＶＣによって電圧信号
に変換して信号線Ｓ１に転送するＡＭＩ方式を採用して
いる点で相違する。
【００４４】光電変換膜ＯＥＦの一端が電源端子に接続
され、その他端に画素容量Ｃｓの画素電極がノードＮＤ
１を介して接続されている。画素容量ＣｓのＣｓ電極は
接地されている。ノードＮＤ１と接地端子との間には、
リセット用ＴＦＴ ＴＦＴＲのドレイン、ソースが接続
され、ゲートにはリセット信号が入力される。ノードＮ
Ｄ１には保護ダイオードＴＦＴ２のドレイン及びゲート
が接続され、ソースがバイアス線Ｂ１に接続されてい
る。
され、その他端に画素容量Ｃｓの画素電極がノードＮＤ
１を介して接続されている。画素容量ＣｓのＣｓ電極は
接地されている。ノードＮＤ１と接地端子との間には、
リセット用ＴＦＴ ＴＦＴＲのドレイン、ソースが接続
され、ゲートにはリセット信号が入力される。ノードＮ
Ｄ１には保護ダイオードＴＦＴ２のドレイン及びゲート
が接続され、ソースがバイアス線Ｂ１に接続されてい
る。
【００４５】さらに、ノードＮＤ１と信号線Ｓ１との間
に、電圧変換回路ＶＣが設けられている。電圧変換回路
ＶＣは、ドレインが電源端子に接続され、ソースがＴＦ
ＴＯのドレインに接続され、ゲートが走査線Ｇ１に接続
された選択用ＴＦＴ ＴＦＴＳと、ソースが信号線Ｓ１
に接続され、ゲートがノードＮＤ１に接続された出力用
ＴＦＴ ＴＦＴＯと、ドレイン及びゲートが電源端子に
接続され、ソースが信号線Ｓ１に接続されたバイアス用
ＴＦＴ ＴＦＴＢとを備えている。
に、電圧変換回路ＶＣが設けられている。電圧変換回路
ＶＣは、ドレインが電源端子に接続され、ソースがＴＦ
ＴＯのドレインに接続され、ゲートが走査線Ｇ１に接続
された選択用ＴＦＴ ＴＦＴＳと、ソースが信号線Ｓ１
に接続され、ゲートがノードＮＤ１に接続された出力用
ＴＦＴ ＴＦＴＯと、ドレイン及びゲートが電源端子に
接続され、ソースが信号線Ｓ１に接続されたバイアス用
ＴＦＴ ＴＦＴＢとを備えている。
【００４６】信号線Ｓ１は、バイアス用ＴＦＴＢによっ
て所定のバイアス電位にバイアスされている。信号線Ｇ
１がハイレベルになると選択用ＴＦＴ、ＴＦＴＳがオン
してＴＦＴＯのドレインに電源電圧が供給され、当該画
素の信号電荷に対応した電圧が読み出される状態にな
る。トランジスタＴＦＴＯのゲートにノードＮＤ１を介
して接続された画素電極の電位ＶgsがＴＦＴＯのソース
より出力されて信号線Ｓ１に転送される。この後、ハイ
レベルのリセット信号Ｒがリセット用ＴＦＴ ＴＦＴＲ
のゲートに入力されてオンし、画素容量Ｃｓに残留して
いた電荷が放出され、画素電極電位がリセットされる。
て所定のバイアス電位にバイアスされている。信号線Ｇ
１がハイレベルになると選択用ＴＦＴ、ＴＦＴＳがオン
してＴＦＴＯのドレインに電源電圧が供給され、当該画
素の信号電荷に対応した電圧が読み出される状態にな
る。トランジスタＴＦＴＯのゲートにノードＮＤ１を介
して接続された画素電極の電位ＶgsがＴＦＴＯのソース
より出力されて信号線Ｓ１に転送される。この後、ハイ
レベルのリセット信号Ｒがリセット用ＴＦＴ ＴＦＴＲ
のゲートに入力されてオンし、画素容量Ｃｓに残留して
いた電荷が放出され、画素電極電位がリセットされる。
【００４７】保護ダイオードＴＦＴ２は、ソースに接続
されたバイアス線Ｂ１より一定のバイアス電位Ｖb を入
力されている。この電位Ｖｂにより、保護ダイオードＴ
ＦＴ２の降伏電圧が制御される。画素電極電位Ｖgsが例
えば１０Ｖというように所定電圧以上に到達すると、保
護ダイオードＴＦＴ２がオンして、信号電荷をバイアス
線Ｂ１に逃がす。これにより、画素電極に所定以上の電
圧が印加されて絶縁破壊が生じるのが防止される。
されたバイアス線Ｂ１より一定のバイアス電位Ｖb を入
力されている。この電位Ｖｂにより、保護ダイオードＴ
ＦＴ２の降伏電圧が制御される。画素電極電位Ｖgsが例
えば１０Ｖというように所定電圧以上に到達すると、保
護ダイオードＴＦＴ２がオンして、信号電荷をバイアス
線Ｂ１に逃がす。これにより、画素電極に所定以上の電
圧が印加されて絶縁破壊が生じるのが防止される。
【００４８】本実施の形態では、画素電極（ノードＮＤ
１）にソース又はドレインが接続された保護ダイオード
ＴＦＴ２及びリセットＴＦＴ ＴＦＴＲのＬＤＤ長が、
他のＴＦＴＢ、ＴＦＴＳ、ＴＦＴＯのＬＤＤ長よりも長
く設定されている点に特徴がある。保護ダイオードＴＦ
Ｔ２及びリセットＴＦＴ ＴＦＴＲは、オフ抵抗が小さ
いと信号電荷を読み出す前の段階で信号電荷がリークし
てＳ／Ｎ比の低下を招く。このため、これらのＴＦＴ２
及びＴＦＴＲには、ＬＤＤ長の長いＴＦＴを採用してリ
ーク電流を減少させると共に、Ｓ／Ｎ比を向上させてい
る。一方、電圧変換回路ＶＣを構成するＴＦＴＢ、ＴＦ
ＴＳ、ＴＦＴＯについては、信号線Ｓ１に出力する電圧
の振幅が小さくなって帯域が狭くならないように、オン
抵抗が小さく十分な駆動能力を有する必要がある。そこ
で、これらのＴＦＴＢ、ＴＦＴＳ、ＴＦＴＯにはＬＤＤ
長が短いＴＦＴを採用している。
１）にソース又はドレインが接続された保護ダイオード
ＴＦＴ２及びリセットＴＦＴ ＴＦＴＲのＬＤＤ長が、
他のＴＦＴＢ、ＴＦＴＳ、ＴＦＴＯのＬＤＤ長よりも長
く設定されている点に特徴がある。保護ダイオードＴＦ
Ｔ２及びリセットＴＦＴ ＴＦＴＲは、オフ抵抗が小さ
いと信号電荷を読み出す前の段階で信号電荷がリークし
てＳ／Ｎ比の低下を招く。このため、これらのＴＦＴ２
及びＴＦＴＲには、ＬＤＤ長の長いＴＦＴを採用してリ
ーク電流を減少させると共に、Ｓ／Ｎ比を向上させてい
る。一方、電圧変換回路ＶＣを構成するＴＦＴＢ、ＴＦ
ＴＳ、ＴＦＴＯについては、信号線Ｓ１に出力する電圧
の振幅が小さくなって帯域が狭くならないように、オン
抵抗が小さく十分な駆動能力を有する必要がある。そこ
で、これらのＴＦＴＢ、ＴＦＴＳ、ＴＦＴＯにはＬＤＤ
長が短いＴＦＴを採用している。
【００４９】本発明の第４の実施の形態は、回路構成と
しては図９及び図１０に示された上記第３の実施の形態
と同様であるが、ＴＦＴの構造が相違する。画素電極に
ソース又はドレインが接続された保護ダイオードＴＦＴ
２及びリセットＴＦＴ ＴＦＴＲにはマルチゲート構造
のＴＦＴを採用し、他のＴＦＴＢ、ＴＦＴＳ、ＴＦＴＯ
にはシングルゲート構造のＴＦＴを採用する。保護ダイ
オードＴＦＴ２及びリセットＴＦＴ ＴＦＴＲは、上述
したようにオフ抵抗を大きくする必要があるので、ＬＤ
Ｄ長の合計値が大きいマルチゲート構造のものを用い
る。逆に、電圧変換回路ＶＣを構成するＴＦＴＢ、ＴＦ
ＴＳ、ＴＦＴＯについては、駆動能力を高くするために
シングルゲート構造のＴＦＴを用いる。
しては図９及び図１０に示された上記第３の実施の形態
と同様であるが、ＴＦＴの構造が相違する。画素電極に
ソース又はドレインが接続された保護ダイオードＴＦＴ
２及びリセットＴＦＴ ＴＦＴＲにはマルチゲート構造
のＴＦＴを採用し、他のＴＦＴＢ、ＴＦＴＳ、ＴＦＴＯ
にはシングルゲート構造のＴＦＴを採用する。保護ダイ
オードＴＦＴ２及びリセットＴＦＴ ＴＦＴＲは、上述
したようにオフ抵抗を大きくする必要があるので、ＬＤ
Ｄ長の合計値が大きいマルチゲート構造のものを用い
る。逆に、電圧変換回路ＶＣを構成するＴＦＴＢ、ＴＦ
ＴＳ、ＴＦＴＯについては、駆動能力を高くするために
シングルゲート構造のＴＦＴを用いる。
【００５０】また、上記第１、第２の実施の形態につい
て述べた場合と同様に、ＬＤＤ長やゲート構造が異なる
ＴＦＴを用いる場合に限らず、保護ダイオードＴＦＴ２
及びリセットＴＦＴ ＴＦＴＲにはサイズＷ／Ｌが小さ
いＴＦＴを採用し、電圧変換回路ＶＣを構成するＴＦＴ
Ｂ、ＴＦＴＳ、ＴＦＴＯにはサイズが大きいＴＦＴを用
いてもよい。
て述べた場合と同様に、ＬＤＤ長やゲート構造が異なる
ＴＦＴを用いる場合に限らず、保護ダイオードＴＦＴ２
及びリセットＴＦＴ ＴＦＴＲにはサイズＷ／Ｌが小さ
いＴＦＴを採用し、電圧変換回路ＶＣを構成するＴＦＴ
Ｂ、ＴＦＴＳ、ＴＦＴＯにはサイズが大きいＴＦＴを用
いてもよい。
【００５１】さらに、ＴＦＴにおける半導体膜は多結晶
シリコンに限らず、ａ−Ｓｉから成る半導体膜や単結晶
シリコンから成る半導体膜を用いてもよい。
シリコンに限らず、ａ−Ｓｉから成る半導体膜や単結晶
シリコンから成る半導体膜を用いてもよい。
【００５２】また、ＴＦＴの左右のＬＤＤ領域の長さは
異なっていてもよい。
異なっていてもよい。
【００５３】上記第３、第４の実施の形態によるー画素
の構成をＴＦＴアレイ全体に適用した場合について、図
１１を用いて説明する。ｍ本の走査線Ｓ１、Ｓ２、…、
Ｓｍと、ｎ本の信号線Ｇ１、Ｇ２、…、Ｇｎとが直交す
るように配置され、それぞれが交差する箇所にマトリク
ス状に画素容量の画素電極Ｐ（１，１）、…、Ｐ（ｍ，
ｎ）が配置されている。各々の画素毎に、画素電極Ｐ
（ｉ，ｊ）と信号線Ｓｉとの間に、ＴＦＴＢ、ＴＦＴＳ
及びＴＦＴＯから成る電圧変換回路ＶＣが設けられてい
る。画素電極Ｐ（ｉ．ｊ）とバイアス電源Ｐｗに接続さ
れたバイアス線Ｂ１との間に、保護ダイオードＴＦＴ２
の両端が接続され、ゲートが画素電極Ｐ（ｉ．ｊ）に接
続されている。画素電極Ｐ（ｉ．ｊ）と接地端子との
間、リセット用ＴＦＴ ＴＦＴＲの両端が接続され、ゲ
ートがリセット線Ｒ１に接続されている。
の構成をＴＦＴアレイ全体に適用した場合について、図
１１を用いて説明する。ｍ本の走査線Ｓ１、Ｓ２、…、
Ｓｍと、ｎ本の信号線Ｇ１、Ｇ２、…、Ｇｎとが直交す
るように配置され、それぞれが交差する箇所にマトリク
ス状に画素容量の画素電極Ｐ（１，１）、…、Ｐ（ｍ，
ｎ）が配置されている。各々の画素毎に、画素電極Ｐ
（ｉ，ｊ）と信号線Ｓｉとの間に、ＴＦＴＢ、ＴＦＴＳ
及びＴＦＴＯから成る電圧変換回路ＶＣが設けられてい
る。画素電極Ｐ（ｉ．ｊ）とバイアス電源Ｐｗに接続さ
れたバイアス線Ｂ１との間に、保護ダイオードＴＦＴ２
の両端が接続され、ゲートが画素電極Ｐ（ｉ．ｊ）に接
続されている。画素電極Ｐ（ｉ．ｊ）と接地端子との
間、リセット用ＴＦＴ ＴＦＴＲの両端が接続され、ゲ
ートがリセット線Ｒ１に接続されている。
【００５４】このようなマトリクス状に配置された画素
にそれぞれ設けられたＴＦＴＢ、ＴＦＴＳ及びＴＦＴＯ
と、保護ダイオードＴＦＴ２及びリセット用ＴＦＴ Ｔ
ＦＴＲに対して、上記第３の実施の形態を適用してＬＤ
Ｄ長の異なるＴＦＴを用いてもよく、あるいは上記第４
の実施の形態を提供してゲート構造が異なるＴＦＴを用
いてもよい。あるいは、サイズＷ／Ｌの小さいＴＦＴを
ＴＦＴ１及びＴＦＴ２に用いてもよい。このような構成
とすることで、ＴＦＴアレイ全体でオフ時のリーク電流
を減少させるとともに、Ｓ／Ｎ比を向上させることがで
きる。
にそれぞれ設けられたＴＦＴＢ、ＴＦＴＳ及びＴＦＴＯ
と、保護ダイオードＴＦＴ２及びリセット用ＴＦＴ Ｔ
ＦＴＲに対して、上記第３の実施の形態を適用してＬＤ
Ｄ長の異なるＴＦＴを用いてもよく、あるいは上記第４
の実施の形態を提供してゲート構造が異なるＴＦＴを用
いてもよい。あるいは、サイズＷ／Ｌの小さいＴＦＴを
ＴＦＴ１及びＴＦＴ２に用いてもよい。このような構成
とすることで、ＴＦＴアレイ全体でオフ時のリーク電流
を減少させるとともに、Ｓ／Ｎ比を向上させることがで
きる。
【００５５】また、上記第３、第４の実施の形態では、
保護ダイオードＴＦＴ２のソースがバイアス線Ｂ１に接
続されてバイアス電圧が印加されている。しかし、図１
２に示されたように、保護ダイオードＴＦＴ２のソース
を画素容量ＣｓにおけるＣｓ電極に接続してもよい。こ
こで、画素容量Ｃｓには接地電圧等の一定電圧が印加さ
れている。そして、この図１２に示されたー画素の構成
を、ＴＦＴアレイ全体に適用してもよい。
保護ダイオードＴＦＴ２のソースがバイアス線Ｂ１に接
続されてバイアス電圧が印加されている。しかし、図１
２に示されたように、保護ダイオードＴＦＴ２のソース
を画素容量ＣｓにおけるＣｓ電極に接続してもよい。こ
こで、画素容量Ｃｓには接地電圧等の一定電圧が印加さ
れている。そして、この図１２に示されたー画素の構成
を、ＴＦＴアレイ全体に適用してもよい。
【００５６】さらに、図９〜図１２に示された回路構成
では、保護ダイオードＴＦＴ２を１つのＴＦＴで構成し
ている。しかし、上記第１、第２の実施の形態において
説明した場合と同様に、図８（ａ）〜（ｅ）にそれぞれ
示された複数のＴＦＴ Ｔｒ１〜Ｔｒｘを用いて保護ダ
イオードＴＦＴ２を構成してもよい。この場合のＴＦＴ
Ｔｒ１〜Ｔｒｘのソース、ドレイン及びゲートと、ノ
ードＮ１及びＮ２、バイアス線Ｂ１との接続関係は、上
記第１、第２の実施の形態における場合と同様である。
では、保護ダイオードＴＦＴ２を１つのＴＦＴで構成し
ている。しかし、上記第１、第２の実施の形態において
説明した場合と同様に、図８（ａ）〜（ｅ）にそれぞれ
示された複数のＴＦＴ Ｔｒ１〜Ｔｒｘを用いて保護ダ
イオードＴＦＴ２を構成してもよい。この場合のＴＦＴ
Ｔｒ１〜Ｔｒｘのソース、ドレイン及びゲートと、ノ
ードＮ１及びＮ２、バイアス線Ｂ１との接続関係は、上
記第１、第２の実施の形態における場合と同様である。
【００５７】
【発明の効果】以上説明したように、本発明の撮像装置
によれば、画素に設けられたＴＦＴのうち画素電極にソ
ース又はドレインが接続されたものにはＬＤＤ長が長い
ＴＦＴ、またはマルチゲート構造のＴＦＴ、あるいはト
ランジスタ寸法Ｗ／Ｌの小さいＴＦＴを採用してオフ抵
抗を増加させてリーク電流を減少させると共にオフ時に
信号電荷がリークしてＳ／Ｎ比が低下することを防止
し、他のＴＦＴが設けられている場合にはＬＤＤ長が短
いＴＦＴ、シングルゲート構造のＴＦＴ、又はトランジ
スタ寸法Ｗ／Ｌが大きいＴＦＴを用いることにより、駆
動能力を高めて読み出し感度を向上させることが可能で
ある。
によれば、画素に設けられたＴＦＴのうち画素電極にソ
ース又はドレインが接続されたものにはＬＤＤ長が長い
ＴＦＴ、またはマルチゲート構造のＴＦＴ、あるいはト
ランジスタ寸法Ｗ／Ｌの小さいＴＦＴを採用してオフ抵
抗を増加させてリーク電流を減少させると共にオフ時に
信号電荷がリークしてＳ／Ｎ比が低下することを防止
し、他のＴＦＴが設けられている場合にはＬＤＤ長が短
いＴＦＴ、シングルゲート構造のＴＦＴ、又はトランジ
スタ寸法Ｗ／Ｌが大きいＴＦＴを用いることにより、駆
動能力を高めて読み出し感度を向上させることが可能で
ある。
【図１】本発明の第１の実施の形態による撮像装置にお
けるー画素当たりの平面構成を示した平面図。
けるー画素当たりの平面構成を示した平面図。
【図２】同撮像装置におけるー画素当たりの回路構成を
示した回路図。
示した回路図。
【図３】同撮像装置において用いられるＬＤＤ長の短い
ＴＦＴの縦断面構造を示した断面図。
ＴＦＴの縦断面構造を示した断面図。
【図４】同撮像装置において用いられるＬＤＤ長の長い
ＴＦＴの縦断面構造を示した断面図。
ＴＦＴの縦断面構造を示した断面図。
【図５】本発明の第２の実施の形態による撮像装置にお
いて用いられるダブルゲート構造のＴＦＴの縦断面構造
を示した断面図。
いて用いられるダブルゲート構造のＴＦＴの縦断面構造
を示した断面図。
【図６】上記第１、第２の実施の形態による撮像装置の
ー画素当たりの回路構成をＴＦＴアレイ全体に適用した
場合の構成を示したレイアウト図。
ー画素当たりの回路構成をＴＦＴアレイ全体に適用した
場合の構成を示したレイアウト図。
【図７】上記第１、第２の実施の形態による撮像装置の
変形例を示したレイアウト図。
変形例を示したレイアウト図。
【図８】上記第１、第２の実施の形態による撮像装置に
おける保護ダイオードの変形例を示した回路図。
おける保護ダイオードの変形例を示した回路図。
【図９】本発明の第３又は第４の実施の形態による撮像
装置におけるー画素当たりの平面構成を示した平面図。
装置におけるー画素当たりの平面構成を示した平面図。
【図１０】同撮像装置におけるー画素当たりの回路構成
を示した回路図。
を示した回路図。
【図１１】上記第３、第４の実施の形態による撮像装置
のー画素当たりの回路構成をＴＦＴアレイ全体に適用し
た場合の構成を示したレイアウト図。
のー画素当たりの回路構成をＴＦＴアレイ全体に適用し
た場合の構成を示したレイアウト図。
【図１２】上記第３、第４の実施の形態による撮像装置
の変形例を示したレイアウト図。
の変形例を示したレイアウト図。
【図１３】従来のＸ線診断装置の概略構成を示したブロ
ック図。
ック図。
【図１４】同装置におけるＴＦＴ撮像デバイスの構成を
示した回路図。
示した回路図。
【図１５】同装置のＴＦＴ撮像デバイスにおいて信号読
み出し回路の他の回路例を示した回路図。
み出し回路の他の回路例を示した回路図。
【図１６】同装置のＴＦＴ撮像デバイスにおいて信号読
み出し回路のさらに他の回路例を示した回路図。
み出し回路のさらに他の回路例を示した回路図。
【図１７】ＬＤＤ長の異なるＴＦＴのゲート電圧−ドレ
イン電流の変化を示したグラフ。
イン電流の変化を示したグラフ。
【図１８】ゲート構造の異なるＴＦＴのゲート電圧−ド
レイン電流の変化を示したグラフ。
レイン電流の変化を示したグラフ。
ＴＦＴ１ 信号読み出しスイッチ ＴＦＴ２ 保護ダイオード Ｇ１〜Ｇｎ 信号線 Ｓ１〜Ｓｍ 走査線 Ｂ１〜Ｂｎ バイアス線 Ｃｓ 画素容量 ＯＥＦ 光電変換膜 ＮＤ１、ＮＤ２ ノード Ｔｒ１〜Ｔｒｘ、Ｔｒ１１〜Ｔｒ１３、ＴＦＴＢ、ＴＦ
ＴＯ、ＴＦＴＳ、ＴＦＴＲ ＴＦＴ ＴＨ１〜ＴＦ３ スルーホール １、２１、３１ 絶縁基板 ２、２２、３２ 半導体膜 ３、２３、３３ ゲート絶縁膜 ４、２４、３４ａ、３４ｂ ゲート電極 ６、２６、３６ａ、３６ｂ チャネル領域 ８ａ、８ｂ、２８ａ、２８ｂ、３８ａ、３８ｂ ソー
ス、ドレイン（コンタクト部） ９ａ、９ｂ、２９ａ、２９ｂ、３９ａ、３９ｂ、３９ｃ
ＬＤＤ領域 １０、３０、４０ 絶縁膜 １１ａ、１１ｂ、３１ａ、３１ｂ、４１ａ、４１ｂ ソ
ース、ドレイン電極 Ｐ（１，１）〜Ｐ（ｍ，ｎ） 画素電極
ＴＯ、ＴＦＴＳ、ＴＦＴＲ ＴＦＴ ＴＨ１〜ＴＦ３ スルーホール １、２１、３１ 絶縁基板 ２、２２、３２ 半導体膜 ３、２３、３３ ゲート絶縁膜 ４、２４、３４ａ、３４ｂ ゲート電極 ６、２６、３６ａ、３６ｂ チャネル領域 ８ａ、８ｂ、２８ａ、２８ｂ、３８ａ、３８ｂ ソー
ス、ドレイン（コンタクト部） ９ａ、９ｂ、２９ａ、２９ｂ、３９ａ、３９ｂ、３９ｃ
ＬＤＤ領域 １０、３０、４０ 絶縁膜 １１ａ、１１ｂ、３１ａ、３１ｂ、４１ａ、４１ｂ ソ
ース、ドレイン電極 Ｐ（１，１）〜Ｐ（ｍ，ｎ） 画素電極
Claims (10)
- 【請求項１】基板上に相互に直交するように配置された
信号線及び走査線と、前記信号線と前記走査線とが交差
する箇所に配置され入射光を信号電荷に変換して蓄積す
る光電変換膜及び画素電極を含む画素部と、前記走査線
により動作を制御されて前記画素電極の電位を読み出す
薄膜トランジスタを含む信号読み出し回路と、前記走査
線を駆動する走査線駆動回路とを備え、 前記信号読み出し回路に含まれる前記薄膜トランジスタ
のうち、ソース又はドレインが前記画素電極に接続され
たものは他の薄膜トランジスタよりもＬＤＤ長が長いこ
とを特徴とする撮像装置。 - 【請求項２】相互に直交するように配置された複数の信
号線及び走査線と、前記信号線と前記走査線とが交差す
る箇所にマトリクス状に配置され入射光を信号電荷に変
換して蓄積する光電変換膜及び画素電極を含む画素部
と、各々の前記走査線により動作を制御されて対応する
前記画素電極の電位を読み出す薄膜トランジスタを含む
信号読み出し回路と、各々の前記走査線を駆動する走査
線駆動回路とを備え、 前記信号読み出し回路に含まれる前記薄膜トランジスタ
のうち、ソース又はドレインが前記画素電極に接続され
たものは他の薄膜トランジスタよりもＬＤＤ長が長いこ
とを特徴とする撮像装置。 - 【請求項３】基板上に相互に直交するように配置された
信号線及び走査線と、前記信号線と前記走査線とが交差
する箇所に配置され入射光を信号電荷に変換して蓄積す
る光電変換膜及び画素電極を含む画素部と、前記走査線
により動作を制御されて前記画素電極の電位を読み出す
薄膜トランジスタを含む信号読み出し回路と、前記走査
線を駆動する走査線駆動回路とを備え、 前記信号読み出し回路に含まれる前記薄膜トランジスタ
のうち、ソース又はドレインが前記画素電極に接続され
たものはマルチゲート構造を有することを特徴とする撮
像装置。 - 【請求項４】相互に直交するように配置された複数の信
号線及び走査線と、前記信号線と前記走査線とが交差す
る箇所にマトリクス状に配置され入射光を信号電荷に変
換して蓄積する光電変換膜及び画素電極を含む画素部
と、各々の前記走査線により動作を制御されて対応する
前記画素電極の電位を読み出す薄膜トランジスタを含む
信号読み出し回路と、各々の前記走査線を駆動する走査
線駆動回路とを備え、 前記信号読み出し回路に含まれる前記薄膜トランジスタ
のうち、ソース又はドレインが前記画素電極に接続され
たものはマルチゲート構造を有することを特徴とする撮
像装置。 - 【請求項５】前記信号読み出し回路には、 ドレイン又はソースが前記画素電極に接続され、ソース
又はドレインが前記信号線に接続され、ゲートが前記走
査線に接続され、前記走査線により動作を制御されて前
記画素電極の電位を前記信号線に出力する信号読み出し
用トランジスタと、 ドレイン又はソースとゲートとが前記画素電極に接続さ
れ、ソース又はドレインが一定電位線に接続され、前記
画素電極の電位が所定電位以上になると前記画素電極と
前記一定電位線とを導通させる保護用トランジスタと、 ソース又はドレインが前記画素電極に接続されていない
他のトランジスタとが含まれており、 前記信号読み出し用トランジスタ及び前記保護用トラン
ジスタは、前記他のトランジスタよりもＬＤＤ長が長い
ことを特徴とする請求項１又は２記載の撮像装置。 - 【請求項６】前記信号読み出し回路には、 ドレイン又はソースが前記画素電極に接続され、ソース
又はドレインが前記信号線に接続され、ゲートが前記走
査線に接続され、前記走査線により動作を制御されて前
記画素電極の電位を前記信号線に出力する信号読み出し
用トランジスタと、 ドレイン又はソースとゲートとが前記画素電極に接続さ
れ、ソース又はドレインが一定電位線に接続され、前記
画素電極の電位が所定電位以上になると前記画素電極と
前記一定電位線とを導通させる保護用トランジスタと、 ソース又はドレインが前記画素電極に接続されていない
他のトランジスタとが含まれており、 前記信号読み出し用トランジスタ及び前記保護用トラン
ジスタはマルチゲート構造を有し、前記他のトランジス
タはシングルゲート構造を有することを特徴とする請求
項３又は４記載の撮像装置。 - 【請求項７】前記信号読み出し回路には、 ドレイン又はソースが前記画素電極に接続され、ソース
又はドレインが前記信号線に接続され、ゲートが前記走
査線に接続され、前記走査線により動作を制御されて前
記画素電極の電位を前記信号線に出力する信号読み出し
用トランジスタと、 ドレイン又はソースが前記画素電極に接続され、ソース
又はドレインが一定電位線に接続され、前記画素電極の
電位が所定電位以上になると前記画素電極と前記一定電
位線とを導通させる保護用トランジスタと、 電源電圧を供給され、入力端子が前記画素電極に接続さ
れ、出力端子が前記保護用トランジスタのゲートに接続
されており、前記画素電極の電位に応じて前記保護用ト
ランジスタの動作閾値を調整する、少なくとも１つのト
ランジスタを含む閾値調整回路とが含まれ、 前記信号読み出し用トランジスタ及び前記保護用トラン
ジスタは、前記閾値調整回路に含まれるトランジスタよ
りもＬＤＤ長が長いことを特徴とする請求項１又は２記
載の撮像装置。 - 【請求項８】前記信号読み出し回路には、ドレイン又は
ソースが前記画素電極に接続され、ソース又はドレイン
が前記信号線に接続され、ゲートが前記走査線に接続さ
れ、前記走査線により動作を制御されて前記画素電極の
電位を前記信号線に出力する信号読み出し用トランジス
タと、 ドレイン又はソースが前記画素電極に接続され、ソース
又はドレインが一定電位線に接続され、前記画素電極の
電位が所定電位以上になると前記画素電極と前記一定電
位線とを導通させる保護用トランジスタと、 電源電圧を供給され、入力端子が前記画素電極に接続さ
れ、出力端子が前記保護用トランジスタのゲートに接続
されており、前記画素電極の電位に応じて前記保護用ト
ランジスタの動作閾値を調整する、少なくとも１つのト
ランジスタを含む閾値調整回路とが含まれ、 前記信号読み出し用トランジスタ及び前記保護用トラン
ジスタはマルチゲート構造であり、前記閾値調整回路に
含まれるトランジスタはシングルゲート構造であること
を特徴とする請求項３又は４記載の撮像装置。 - 【請求項９】前記信号読み出し回路には、 前記画素電極にドレイン又はソースとゲートとが接続さ
れ、ソース又はドレインが第１の一定電位端子に接続さ
れ、前記画素電極の電位が所定電位以上になると前記画
素電極と前記第１の一定電位線とを導通させる保護用ト
ランジスタと、 前記画素電極にドレイン又はソースが接続され、ソース
又はドレインが第２の一定電位端子に接続され、ゲート
にリセット信号を入力されて前記画素電極と前記第２の
一定電位線とを導通させるリセット用トランジスタと、 電源電圧を供給され、入力端子が前記画素電極に接続さ
れ、出力端子が前記信号線に接続され、前記画素電極の
電位に応じた電圧信号を生成して前記信号線に出力す
る、少なくとも１つのトランジスタを含む電圧変換回路
とが含まれ、 前記保護用トランジスタ及び前記リセット用トランジス
タは、前記電圧変換回路に含まれるトランジスタよりも
ＬＤＤ長が長いことを特徴とする請求項１又は２記載の
撮像装置。 - 【請求項１０】前記信号読み出し回路には、 前記画素電極にドレイン又はソースとゲートとが接続さ
れ、ソース又はドレインが第１の一定電位端子に接続さ
れ、前記画素電極の電位が所定電位以上になると前記画
素電極と前記第１の一定電位線とを導通させる保護用ト
ランジスタと、 前記画素電極にドレイン又はソースが接続され、ソース
又はドレインが第２の一定電位端子に接続され、ゲート
にリセット信号を入力されて前記画素電極と前記第２の
一定電位線とを導通させるリセット用トランジスタと、 電源電圧を供給され、入力端子が前記画素電極に接続さ
れ、出力端子が前記信号線に接続され、前記画素電極の
電位に応じた電圧信号を生成して前記信号線に出力す
る、少なくとも１つのトランジスタを含む電圧変換回路
とが含まれ、 前記保護用トランジスタ及び前記リセット用トランジス
タはマルチゲート構造であり、前記電圧変換回路に含ま
れるトランジスタはシングルゲート構造であることを特
徴とする請求項３又は４記載の撮像装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17501598A JP3421580B2 (ja) | 1998-06-22 | 1998-06-22 | 撮像装置 |
| US09/337,524 US6713748B1 (en) | 1998-06-22 | 1999-06-22 | Image detection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17501598A JP3421580B2 (ja) | 1998-06-22 | 1998-06-22 | 撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000012866A true JP2000012866A (ja) | 2000-01-14 |
| JP3421580B2 JP3421580B2 (ja) | 2003-06-30 |
Family
ID=15988735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17501598A Expired - Fee Related JP3421580B2 (ja) | 1998-06-22 | 1998-06-22 | 撮像装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6713748B1 (ja) |
| JP (1) | JP3421580B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004073068A1 (en) * | 2003-02-14 | 2004-08-26 | Canon Kabushiki Kaisha | Radiation image pickup device |
| JP2007103786A (ja) * | 2005-10-06 | 2007-04-19 | Fujifilm Corp | 固体撮像素子 |
| CN100438052C (zh) * | 2003-02-14 | 2008-11-26 | 佳能株式会社 | 辐射图像摄像设备 |
| JP2009290171A (ja) * | 2008-06-02 | 2009-12-10 | Epson Imaging Devices Corp | 固体撮像装置 |
| JP2010068545A (ja) * | 2009-12-21 | 2010-03-25 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
| JP2011119667A (ja) * | 2009-10-30 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 非線形素子、表示装置、および電子機器 |
| JP2012023177A (ja) * | 2010-07-14 | 2012-02-02 | Renesas Electronics Corp | チャージポンプ回路、不揮発性メモリ、データ処理装置、及びマイクロコンピュータ応用システム |
| JP2012054952A (ja) * | 2011-09-28 | 2012-03-15 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の駆動方法 |
| US8203636B2 (en) | 2000-04-12 | 2012-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the same |
| WO2012132099A1 (ja) * | 2011-03-29 | 2012-10-04 | 富士フイルム株式会社 | 固体撮像素子及び撮像装置 |
| WO2013001778A1 (en) * | 2011-06-28 | 2013-01-03 | Canon Kabushiki Kaisha | Detection apparatus and detection system |
| US8625038B2 (en) | 2001-06-04 | 2014-01-07 | Gold Charm Limited | Method for setting transistor operating point and circuit therefor, method for changing signal component value and active-matrix liquid crystal display device |
| US9224756B2 (en) | 2013-02-25 | 2015-12-29 | Japan Display Inc. | Display device |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11307756A (ja) * | 1998-02-20 | 1999-11-05 | Canon Inc | 光電変換装置および放射線読取装置 |
| TW507258B (en) | 2000-02-29 | 2002-10-21 | Semiconductor Systems Corp | Display device and method for fabricating the same |
| US7633471B2 (en) * | 2000-05-12 | 2009-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and electric appliance |
| JP2002151669A (ja) * | 2000-11-14 | 2002-05-24 | Toshiba Corp | Ｘ線撮像装置 |
| CN1316634C (zh) * | 2001-10-03 | 2007-05-16 | 株式会社东芝 | X光平面检测器 |
| TWI231996B (en) * | 2003-03-28 | 2005-05-01 | Au Optronics Corp | Dual gate layout for thin film transistor |
| TWI271868B (en) * | 2005-07-08 | 2007-01-21 | Au Optronics Corp | A pixel circuit of the display panel |
| TWI268617B (en) * | 2005-08-26 | 2006-12-11 | Chunghwa Picture Tubes Ltd | Thin film transistor |
| US20070051956A1 (en) * | 2005-08-31 | 2007-03-08 | Chih-Jen Shih | Thin film transistor |
| EP1998373A3 (en) * | 2005-09-29 | 2012-10-31 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method thereof |
| CN108063905B (zh) * | 2016-11-09 | 2020-04-14 | 京东方科技集团股份有限公司 | 像素感应电路及其驱动方法、图像传感器、电子设备 |
| CN108628049B (zh) * | 2018-05-31 | 2021-01-26 | 京东方科技集团股份有限公司 | 阵列基板、显示面板及显示装置 |
| EP3832727A4 (en) * | 2018-07-30 | 2021-10-13 | Sony Semiconductor Solutions Corporation | SOLID IMAGE RECORDING DEVICE AND ELECTRONIC DEVICE |
| CN110460786B (zh) * | 2019-08-09 | 2022-10-28 | 京东方科技集团股份有限公司 | 像素感应电路、第一偏置电压确定方法、电子设备 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140757A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体入力保護装置 |
| US5412493A (en) * | 1992-09-25 | 1995-05-02 | Sony Corporation | Liquid crystal display device having LDD structure type thin film transistors connected in series |
| JPH08160464A (ja) | 1994-12-09 | 1996-06-21 | Sanyo Electric Co Ltd | 液晶表示装置 |
-
1998
- 1998-06-22 JP JP17501598A patent/JP3421580B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-22 US US09/337,524 patent/US6713748B1/en not_active Expired - Fee Related
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9568615B2 (en) | 2000-04-12 | 2017-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the same |
| US8203636B2 (en) | 2000-04-12 | 2012-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the same |
| US8355065B2 (en) | 2000-04-12 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the same |
| US8743250B2 (en) | 2000-04-12 | 2014-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the same |
| US9019408B2 (en) | 2000-04-12 | 2015-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the same |
| US9274236B2 (en) | 2000-04-12 | 2016-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving the same |
| US8625038B2 (en) | 2001-06-04 | 2014-01-07 | Gold Charm Limited | Method for setting transistor operating point and circuit therefor, method for changing signal component value and active-matrix liquid crystal display device |
| EP1593159A4 (en) * | 2003-02-14 | 2007-09-12 | Canon Kk | RADIOLOGICAL IMAGE SENSOR DEVICE |
| WO2004073068A1 (en) * | 2003-02-14 | 2004-08-26 | Canon Kabushiki Kaisha | Radiation image pickup device |
| US7541617B2 (en) | 2003-02-14 | 2009-06-02 | Canon Kabushiki Kaisha | Radiation image pickup device |
| CN100438052C (zh) * | 2003-02-14 | 2008-11-26 | 佳能株式会社 | 辐射图像摄像设备 |
| EP1593159A1 (en) * | 2003-02-14 | 2005-11-09 | Canon Kabushiki Kaisha | Radiation image pickup device |
| JP2007103786A (ja) * | 2005-10-06 | 2007-04-19 | Fujifilm Corp | 固体撮像素子 |
| JP2009290171A (ja) * | 2008-06-02 | 2009-12-10 | Epson Imaging Devices Corp | 固体撮像装置 |
| JP2015084439A (ja) * | 2009-10-30 | 2015-04-30 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9105609B2 (en) | 2009-10-30 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Oxide-based semiconductor non-linear element having gate electrode electrically connected to source or drain electrode |
| JP2011119667A (ja) * | 2009-10-30 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 非線形素子、表示装置、および電子機器 |
| JP2010068545A (ja) * | 2009-12-21 | 2010-03-25 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
| JP2012023177A (ja) * | 2010-07-14 | 2012-02-02 | Renesas Electronics Corp | チャージポンプ回路、不揮発性メモリ、データ処理装置、及びマイクロコンピュータ応用システム |
| JP2012209342A (ja) * | 2011-03-29 | 2012-10-25 | Fujifilm Corp | 固体撮像素子及び撮像装置 |
| WO2012132099A1 (ja) * | 2011-03-29 | 2012-10-04 | 富士フイルム株式会社 | 固体撮像素子及び撮像装置 |
| KR101607737B1 (ko) | 2011-03-29 | 2016-03-30 | 후지필름 가부시키가이샤 | 고체 촬상 소자 및 촬상 장치 |
| WO2013001778A1 (en) * | 2011-06-28 | 2013-01-03 | Canon Kabushiki Kaisha | Detection apparatus and detection system |
| JP2012054952A (ja) * | 2011-09-28 | 2012-03-15 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の駆動方法 |
| US9224756B2 (en) | 2013-02-25 | 2015-12-29 | Japan Display Inc. | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3421580B2 (ja) | 2003-06-30 |
| US6713748B1 (en) | 2004-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3421580B2 (ja) | 撮像装置 | |
| US7750422B2 (en) | Solid state image pickup apparatus and radiation image pickup apparatus | |
| US7514690B2 (en) | Radiation image pickup apparatus and its control method | |
| KR101125595B1 (ko) | 화소회로, 발광표시장치 및 그 구동방법 | |
| US7636074B2 (en) | Active matrix display compensating apparatus | |
| JP6459271B2 (ja) | イメージセンサ及びその駆動方法 | |
| US5917210A (en) | Flat panel imaging device | |
| US20150194952A1 (en) | Active matrix panel, detection apparatus and detection system | |
| US20120313103A1 (en) | Radioactive-ray imaging apparatus, radioactive-ray imaging display system and transistor | |
| US20020003964A1 (en) | Shift register and electronic apparatus | |
| US9412783B2 (en) | Image pickup unit and image pickup display system | |
| WO2004073068A1 (en) | Radiation image pickup device | |
| US20130002642A1 (en) | Display device with power source supply scan circuits and driving method thereof | |
| CN101930985A (zh) | 光电转换设备及其方法、放射线成像设备及其方法 | |
| US11043170B2 (en) | Pixel circuit and driving method thereof, and display apparatus | |
| US20130100327A1 (en) | Image pickup unit and image pickup display system | |
| JP2006091654A (ja) | 画素駆動回路及び画像表示装置 | |
| JP2013247270A (ja) | 撮像装置および撮像表示システム | |
| JP2014209529A (ja) | 撮像装置および撮像表示システム | |
| US5981931A (en) | Image pick-up device and radiation imaging apparatus using the device | |
| EP2466579A2 (en) | Matrix substrate, detection device, detection system, and method for driving detection device | |
| KR100367527B1 (ko) | 화상표시장치 | |
| JP2014192320A (ja) | 撮像装置および撮像表示システム | |
| JP2004265932A (ja) | 放射線撮像装置 | |
| JP2004264652A (ja) | アクティブマトリクス基板、液晶装置、液晶装置の駆動方法、投射型表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 11 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313114 Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |