JP2004264652A

JP2004264652A - アクティブマトリクス基板、液晶装置、液晶装置の駆動方法、投射型表示装置

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Publication number: JP2004264652A
Application number: JP2003055473A
Authority: JP
Inventors: Shin Koide; 慎小出
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-03
Filing date: 2003-03-03
Publication date: 2004-09-24

Abstract

【課題】本発明は、アクティブマトリクス基板及びこの基板を備えた液晶装置、液晶装置の駆動方法、投射型表示装置に関し、高い開口率を維持しながらオフリーク電流を十分に低減できるようにすることを目的とする。
【解決手段】互いに交差して設けられた複数のゲート線３ａ及び複数のデータ線６ａと、これらデータ線６ａとゲート線３ａとに導電接続されたＴＦＴ３０と、ＴＦＴ３０に導電接続された画素電極９と、ＴＦＴ３０に対して画素電極９と並列に設けられたストレージ容量６０とを備えるとともに、ＴＦＴ３０を構成するｐ−Ｓｉ半導体４２とゲート線３ａとを複数箇所で交差させてマルチゲート化し、更に、ｐ−Ｓｉ半導体４２のドレイン部を前段のゲート線の形成領域に延設し、容量用絶縁膜を介して対向配置されたドレイン部と前段のゲート線との間で上述のストレージ容量６０を構成する。
【選択図】図６

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス基板及びこのアクティブマトリクス基板を備えた液晶装置、液晶装置の駆動方法、投射型表示装置に関するものである。
【０００２】
【従来の技術】
液晶装置をはじめとする表示装置の分野では、高輝度化や高精細化に対するニーズが高く、このようなニーズに応えるものとして、アクティブマトリクス型の表示装置の研究が盛んに行なわれている。このアクティブマトリクス型表示装置では、画素毎に設けた薄膜トランジスタ（ＴＦＴ）によって各画素を個別にスイッチングしているため、高精細化された場合でも画素に十分な駆動電圧を供給でき、高コントラスト且つ高輝度な表示を可能としている。中でも、低温ポリシリコン（ｐ−Ｓｉ）型の薄膜トランジスタ（ＴＦＴ）は、アモルファスシリコン（ａ−Ｓｉ）型のＴＦＴと比較して移動度が２〜３桁高いため、駆動回路をガラス基板上に内蔵できトランジスタの小型化も可能となる。このため、低温ｐ−Ｓｉ型ＴＦＴを用いた液晶装置は、ａ−Ｓｉ型ＴＦＴを用いたものに比べて、より高精細化に適している。さらに最近、ガラス基板上に結晶方位が比較的そろった連続粒界シリコンにより薄膜トランジスタを作成する技術もある。
【０００３】
しかしながら、低温ｐ−Ｓｉ型ＴＦＴは、活性層であるシリコンが多結晶である性格上、粒界に存在する欠陥を介したオフリーク電流（漏れ電流）が大きい。このオフリーク電流による液晶印加電圧の低下分Ｖｏｆｆは、Ｖｏｆｆ∝ｅｘｐ（−ｔ／τ）と表わされる。ここで、τ＝Ｒｏｆｆ・（Ｃｌｃ＋Ｃｓｔ）、Ｒｏｆｆ：ＴＦＴのオフ抵抗、Ｃｌｃ：液晶容量、Ｃｓｔ：ストレージ容量、である。よって、液晶印加電圧の低下を抑えるためには、Ｒｏｆｆ，Ｃｌｃ、Ｃｓｔの内のいずれかを大きくする必要がある。
【０００４】
ところが、ＲｏｆｆはＴＦＴのオフ特性で決まる抵抗値であり、トランジスタのＷ（ゲート幅）／Ｌ（ゲート長）に反比例するが、トランジスタのパターンルールや信頼性の制限から、高精細パネルではＷ／Ｌをそれ程小さくすることはできない。一方、液晶容量Ｃｌｃは画素面積に比例するため、高精細化するにつれて１画素あたりの液晶容量は画素ピッチの２乗に反比例して小さくなる。したがって、Ｖｏｆｆを低減するためには、ストレージ容量Ｃｓｔを大きくする必要がある。しかし、ストレージ容量を大きくすると画素の開口率が低下するため、このような開口率の低下を極力抑えるために、従来より、ストレージ容量の配置を工夫した画素構造が種々提案されている（例えば特許文献１参照）。
【０００５】
【特許文献１】
特開平８−３２８０３６号公報
【０００６】
【発明が解決しようとする課題】
上述したように、表示を高精細化していくと、画素面積が小さくなる一方、ストレージ容量の形成面積は大きくしなければならない。
上述の特許文献１の画素構造は高精細化の画素設計として現在一般に考えられるものであるが、一段の高精細化が求められた場合には、このような画素設計でも表示に必要な開口率は得られなくなる。
本発明は、上述の課題に鑑み創案されたもので、高い開口率を維持しながらオフリーク電流を十分に低減できるようにしたアクティブマトリクス基板及びこのアクティブマトリクス基板を備えた液晶装置、液晶装置の駆動方法、投射型表示装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明者等は、高精細化により画素に形成できる全容量の減少に見合うように薄膜トランジスタのオフリーク電流を低減すべく、このオフリーク電流に対する影響度の高い設計パラメータを研究した。
【０００８】
ｐ−Ｓｉ型ＴＦＴのオフ電流は、高電圧端子であるドレイン接合部の少数キャリアーに着目して、ＰＮ接合ダイオードの逆バイアスの理論と同様に考えて良い。しかし、ｐ−Ｓｉ型ＴＦＴ特有の多少の修正が必要である。実測した結果から検討した結果、オフリーク電流ＩｏｆｆはＮチャネルのｐ−Ｓｉ型ＴＦＴについて、
Ｉｏｆｆ∝ｑ（Ｇｐ＋Ｇｔ）Ｌｐ＋ｑ（Ｇｐ＋Ｇｔ＋Ｇｅ）Ｗ
と表せることがわかった。ここで、ｑは素電荷、Ｇｐは光照射による正孔の発生割合、Ｇｔは熱励起による正孔の発生割合、Ｇｅはトネリングまたはエミッションによりドレイン接合部を通り抜けてくる正孔を他と同じように発生割合として示したもの、Ｌｐは正孔の拡散長、Ｗは空乏層幅である。Ｐチャネルのｐ−Ｓｉ型ＴＦＴについても、少数キャリアである電子について考えれば同様である。ただし、実測ではＰチャネルＴＦＴのＩｏｆｆは、同条件測定でのＮチャネルＴＦＴとそれと比較して、Ｇｐ、Ｇｔ、Ｇｅが小さく、Ｉｏｆｆを小さくできる。
【０００９】
ＴＦＴに入射される光強度をＩとするとＧｐ∝Ｉ、絶対温度をＴ、活性化エネルギーをＥａ、ボルツマン定数をｋとすると、Ｇｔ∝ｅｘｐ（Ｅａ／ｋＴ）と表される。Ｇｅは例えばドレイン接合部を通り抜けるエミッションを考えた場合は、Ｇｅ∝Ｖｄｓ’・ｅｘｐ（―ｂ／Ｖｄｓ’）である。ｂは定数で、Ｖｄｓ’はドレイン側接合部に印加される電圧であるが、ドレイン−ソース間電圧Ｖｄｓが大きいときはそれにほぼ等しいと考えて良い。
【００１０】
そして、得られた式に基づいて、液晶装置で求められる各パラメータの想定される可変範囲内でＩｏｆｆに対する影響度を調べた結果、そのような可変範囲内ではＶｄｓに対するＩｏｆｆの変化係数が最も大きくなることがわかった。このため、薄膜トランジスタをマルチゲート化して１つのＴＦＴに印加されるＶｄｓを小さくすることが極めて有効な手段となる。
【００１１】
ところで、トランジスタをマルチゲート化するとトランジスタを複数形成することになるのでトランジスタの占有面積が増えて画素の開口率が低下する。そのため、マルチゲート化によるトランジスタ面積の増大を補償する手段が必要となる。この方法としては、例えば特許文献１に開示されるような設計が考えられる。しかし、この従来の画素設計の手法に、例えば３重ゲート或いは４重ゲートを盛り込むと、画素の精細度が３００ｐｐｉ（ｐｐｉは２５．４ｍｍに含まれる画素数の単位）を越えるようになった場合に開口率を確保することが難しくなり破綻をきたす。
【００１２】
そこで、容量線を別途設けず、ポリシリコン半導体のドレイン部を前段のゲート線まで延設しこの前段のゲート線との間でストレージ容量を形成する、所謂ゲートストレージ方式を採用することが有効となる。ここで、「前段のゲート線」とは、両側に隣接して配置されたゲート線の内、１つ前に走査されるゲート線をいい、逆に、１つ後に走査されるゲート線を「後段のゲート線」という。同様に、両側に隣接するデータ線の内、１つ前に走査されるデータ線を「前段のデータ線」、１つ後に走査されるデータ線を「後段のデータ線」という。
【００１３】
ほとんどの場合、ｐ−Ｓｉ型ＴＦＴにおいてはストレージ容量の形成方法がａ−Ｓｉ型のものと異なり（具体的にはドープしたｐ−Ｓｉ層とゲート線間でストレージ容量を形成する）、ゲートストレージ方式は用いられない。これは、ｐ−Ｓｉ型ＴＦＴのドレイン電極を延長して前段のゲート線部分の容量形成部に接続しなければならないので、低精細度の画素ではそのような延長線は無駄な領域であり、長く引き出すことによる抵抗値の増加が問題となるためである。これに対して、ある程度の精細度以上（例えば、６００ｐｐｉ以上）になると、ゲート線同士の距離が短くなるので、上述の抵抗値の増大は大きな問題ではなくなる。他方、開口率を確保しながら、マルチゲート化によりトランジスタ形成部分の面積が増加しても、このようなゲートストレージ方式を採用できる優位性が見出せる。
【００１４】
このような観点から、上記目的を達成するために、本発明のアクティブマトリクス基板は、互いに交差して設けられた複数のゲート線及び複数のデータ線と、前記データ線と前記ゲート線との交差部に対応して設けられた薄膜トランジスタと、前記薄膜トランジスタと前記ゲート線とに対応して設けられたストレージ容量とを備え、前記薄膜トランジスタは、ゲート電極部と、半導体層と、前記半導体層につながるドレイン部とソース部とを有し、前記ゲート電極部と前記ソース部はそれぞれゲート線とデータ線に導電接続され、前記半導体層は前記ゲート線もしくは前記ゲート線の分岐部と複数箇所で交差し、前記ドレイン部は、前記ゲート線に隣接する前段のゲート線の形成領域に延設されて前記ストレージ容量が構成されたことを特徴とする。
【００１５】
本構成では、ポリシリコンや連続粒界シリコン等からなる半導体層とゲート線とを複数箇所で交差させてマルチゲート化しているため、ドレイン−ソース間電圧Ｖｄｓを大きく低減することができる。これにより、必要とされるストレージ容量が、ゲートストレージ方式で十分にカバーできる程度に小さくなり、高開口率化を実現できる。
【００１６】
上述の薄膜トランジスタはＮ型トランジスタ又はＰ型トランジスタのいずれであってもよいが、薄膜トランジスタをＰ型トランジスタとした場合には、Ｎ型トランジスタとした場合に比べてオフリーク電流をより小さくすることができるためより好ましい。
一般的にＰ型の薄膜トランジスタはオフリーク電流が小さくなることは知られているが、研究の結果から光照射をした場合の光オフリーク電流の増加割合がむしろＮ型より高いことがわかり、後に述べる遮光構造を採用するとＰ型の本来の低オフ電流の特徴が活かせる。
【００１７】
ところで、薄膜トランジスタをマルチゲート化するための具体的な構成としては、例えば、前記ゲート線が、前記データ線に交差する方向に延在するゲート線本線部と、前記ゲート線本線部から前記ゲート線に交差する方向に分岐したゲート線分岐部とを有し、前記ゲート線分岐部は前記半導体層と交差した複数の前記ゲート電極部を有する構成を挙げることができる。この場合、ゲート電極部と平面的に重なるポリシリコン半導体の領域がチャネル部となり、それらチャネル部がゲート線方向に平行に直列に配置されたマルチゲート構造が得られる。
この構成では、半導体層のドレイン部を、ゲート線に近接する位置から、前段のゲート線まで大きく引き回さなければならず、この引き回し配線部により画素の開口率を低下させるおそれがある。それを回避するため、半導体層のドレイン部を前記データ線又は前段若しくは後段のデータ線と一部平面的に重なるように配置することが好ましい。
【００１８】
また、導き出されたオフリーク電流Ｉｏｆｆの式に示されるように、オフリーク電流Ｉｏｆｆはトランジスタに光照射を行なうことによっても増大する。その防止のために、半導体層のチャネル部に遮光膜を設けても設けることが好ましい。具体的には、上記半導体層のソース部と導電接続されたデータ線、若しくは、このデータ線に隣接する前段又は後段のデータ線を、ゲート線に交差する方向に延在するデータ線本線部と、このデータ線本線部から分岐し上記半導体層のチャネル部に平面的に重なる遮光性のデータ線分岐部とから構成し、このデータ線分岐部により上記チャネル部を遮光するようにしてもよい。
【００１９】
また、マルチゲート化するための他の構成としては、例えば、前記ゲート線が、前記データ線に交差する方向に延在するゲート線本線部と、前記ゲート線本線部から前記ゲート線と交差する方向に分岐した第１のゲート線分岐部と、前記第１のゲート線分岐部からさらに分岐した第２のゲート線分岐部とを有し、前記第２のゲート線分岐部は前記半導体層と交差した複数のゲート電極部を有する構成を挙げることができる。この場合、ゲート電極部と平面的に重なる半導体層の領域がチャネル部となり、それらチャネル部がゲート線に交差する方向に直列に配置されたマルチゲート構造が得られる。
この構成では、半導体層のドレイン部が前段のゲート線に近接して配置されるため、このドレイン部を前段のゲート線まで引き回す際の引き回し部分の電気抵抗を小さくすることができる。
【００２０】
また、この構成では、半導体層のチャネル部を上記データ線と平面的に重なるように配置し、データ線によってチャネル部が遮光されるようにすることが好ましい。これにより、光リーク電流の発生を防止できるとともに、開口率を高めることができる。特に、半導体層の複数のチャネル部がゲート線に交差する方向に配置される上記構成では、半導体層のソース部，チャネル部，ドレイン部を全て上記データ線と平面的に重ねることが可能であり、このような構成とすることで、画素の開口率を最大限高めることができる。
【００２１】
また、マルチゲート化するための更に他の構成としては、前記ゲート線がスリット部を有し、前記半導体層が前記スリット部を介して前記ゲート線と複数箇所で交差する構成を挙げることができる。この場合、スリット部を介してゲート線と平面的に重なる半導体層の領域がチャネル部となる。
この構成では、単にゲート線にスリット部を形成するのみでマルチゲート化することができるため、上述のようにゲート電極部を新たに設けるものに比べて構造が簡単になり、画素の開口率を更に高めることができる。
【００２２】
また、この構成において、ソース部，ドレイン部を上記データ線と平面的に重ねるように配置することが好ましい。これにより、半導体層による画素開口率の低下を最大限高めることができる。
また、この構成において、半導体層のチャネル部を上記データ線と平面的に重なるように配置し、このデータ線によって遮光されるようにすることで、更にオフリーク電流を低減することができる。
【００２３】
なお、前記前段のゲート線は、前記データ線に交差する方向に延在する前段ゲート線本線部と、前記前段ゲート線本線部から前記ゲート線に交差する方向に分岐し、前記半導体層の前記ドレイン部の一部に平面的に重なる前段ゲート線分岐部とを有することが好ましい。
このような構成とすることで、半導体層のドレイン部を前段のゲート線まで引き回す際の引き回し部分の抵抗を小さくすることができるとともに、有効な容量を増やすこともできる。
【００２４】
本発明の液晶装置は、上述のアクティブマトリクス基板を備えたことを特徴とする。例えば、液晶装置には、アクティブマトリクス基板と、このアクティブマトリクス基板に対向する対向基板が設けられ、前記対向基板の側から光が入射されて前記アクティブマトリクス基板側へ出射されることで表示が行なわれる。
本構成によれば、ｐ−Ｓｉ型ＴＦＴを用いて高輝度且つ高精細な表示を実現できるとともに、ＴＦＴのオフ特性が安定することで、高コントラストな表示も可能となる。
【００２５】
ところで、画素を８００ｐｐｉ以上に高精細化した場合、開口率の低下のみならず駆動においても課題が生じることが判明した。つまり、これまで低精細表示においては、ａ−Ｓｉ型ＴＦＴで問題になってｐ−Ｓｉ型ＴＦＴで問題のなかったゲート−ドレイン間のフィードスルー電圧による画質劣化の問題が、表示を８００ｐｐｉ以上に高精細化することで、ｐ−Ｓｉ型ＴＦＴにおいても問題となることが判明した。このため、本発明では、このフィードスルー電圧を補償すべく、上述の液晶装置を駆動する方法として、以下の方法を採用した。
【００２６】
すなわち、本発明の液晶装置の駆動方法は、上記ゲート線に供給される走査信号は、高電圧の第１の電位と、上記第１の電位よりも低電圧の第２の電位と、上記第２の電位よりも低電圧の第３の電位との３電位状態をとり、所定のフレームで上記第２の電位から上昇して上記第１の電位を１水平走査期間保持した後、上記第３の電位まで下降し、更にこの電位を後段のゲート線に供給される走査信号が第３の電位まで下降した後に上記第２の電位に復帰するとともに次フレームの開始まで上記第２の電位を保持し、上記画像信号と等電位にある上記画素電極電位が上記薄膜トランジスタの導通状態から非導通状態への遷移時に上記画像信号電圧が変動したときに、上記第３の電位保持期間内に上記画素電極電位を上記画像信号と等しい電位に復帰させることを特徴とする。
【００２７】
また、本発明の投射型表示装置は、光源と、上記光源から出射された光を変調して画像光を形成する上述の液晶装置と、上記液晶装置から出射された画像光を拡大投影する投射光学系とを備えたことを特徴とする。本構成によれば、高輝度，高精細，高コントラストな表示が可能となる。
【００２８】
【発明の実施の形態】
［第１実施形態］
以下、図１〜図６を参照しながら本発明の第１実施形態に係る液晶装置について説明する。図１は本実施形態の液晶装置を各構成要素とともに対向基板の側から見た平面図、図２は図１のＨ−Ｈ′線に沿う断面図、図３は液晶表示装置の画像表示領域においてマトリクス状に形成された複数の画素における各種素子、配線等の等価回路図、図４は本液晶装置の駆動方法を説明するための波形図である。なお、以下の説明に用いた各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００２９】
［液晶装置の全体構成］
図１および図２に示すように、本実施形態の液晶装置１００は、ＴＦＴアレイ基板１０（アクティブマトリクス基板）と対向基板２０とがシール材５２によって貼り合わされ、このシール材５２によって区画された領域内に液晶層５０が封入されて構成されている。シール材５２の形成領域の内側の領域には、遮光性材料からなる遮光膜（周辺見切り）５３が形成されている。シール材５２の外側の領域には、データ線駆動回路２０１および外部回路実装端子２０２がＴＦＴアレイ基板１０の一辺に沿って形成されており、この一辺に隣接する２辺に沿ってゲート線駆動回路２０４が形成されている。ＴＦＴアレイ基板１０の残る一辺には、画像表示領域の両側に設けられたゲート線駆動回路２０４の間を接続するための複数の配線２０５が設けられている。また、対向基板２０の角部においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための基板間導通材２０６が配設されている。本実施形態の液晶装置１００は透過型の液晶装置として構成され、対向基板２０側に配置された光源（図示略）からの光を変調してＴＦＴアレイ基板１０側から出射するようになっている。
【００３０】
なお、データ線駆動回路２０１およびゲート線駆動回路２０４をＴＦＴアレイ基板１０の上に形成する代わりに、例えば、駆動用ＬＳＩが実装されたＣＯＦ（ＣｈｉｐＯｎＦｌｅｘｉｂｌｅｃａｂｌｅ）基板とＴＦＴアレイ基板１０の周辺部に形成された端子群とを異方性導電膜を介して電気的および機械的に接続するようにしてもよい。また、液晶表示装置１００においては、使用する液晶の種類、すなわち、ＴＮ（ＴｗｉｓｔｅｄＮｅｍａｔｉｃ）モード、ＳＴＮ（ＳｕｐｅｒＴｗｉｓｔｅｄＮｅｍａｔｉｃ）モード等の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、位相差板、偏光板等が所定の向きに配置されるが、ここでは図示を省略する。
【００３１】
このような構造を有する液晶装置１００の画像表示領域には、図３に示すように、複数の画素４１がマトリクス状に配置されており、これらの画素４１の各々には、画素スイッチング用としてＰ型のｐ−ＳｉＴＦＴ３０が形成されている。このＴＦＴ３０にはマルチゲート構造が採用されており、シングルゲート構造を採用したものに比べて、ＴＦＴ３０の１つのＴＦＴに印加されるドレイン−ソース間電圧を低減できるようになっている。ｐ−ＳｉＴＦＴ３０の半導体層に不純物を導入するドレインは、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造にするのが良い。
【００３２】
このＴＦＴ３０の複数のゲート３１〜３３にはゲート線３ａが電気的に接続されており、ゲート線３ａから所定のタイミングでパルス状の走査信号Ｇ１、Ｇ２、…、Ｇｍがこの順に線順次で印加されるようになっている。また、ＴＦＴ３０のソース部にはデータ線６ａが電気的に接続されており、１走査期間内に画像信号Ｓ１、Ｓ２、…、Ｓｎが供給されるようになっている。なお、データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に順次供給する方法（点順次駆動）と、相隣接する複数のデータ線６ａ同士に対して、データを同時一括（線順次駆動）もしくは群毎（セレクタースイッチ）に供給する方法のいずれでもよい。
【００３３】
ＴＦＴ３０のドレイン部には画素電極９が電気的に接続されており、１走査期間内にデータ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎが各画素に所定のタイミングで書き込まれるようになっている。このようにして画素電極９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、図２に示す対向基板２０の対向電極２１との間で一定期間保持される。また、保持された画像信号Ｓ１、Ｓ２、…、Ｓｎがリークするのを防ぐために、画素電極９と対向電極２１との間に形成される液晶容量Ｃｌｃと並列にストレージ容量６０が付加されている。本実施形態では、ストレージ容量の形成方法としてゲートストレージ方式が採用されており、ストレージ容量６０は、ＴＦＴ３０のドレイン部を延在して形成された容量電極４４と、この容量電極４４に対して容量用絶縁膜を介して対向配置された前段のゲート線３ａとの間で形成されている。
【００３４】
ところで、本実施形態のようにポリシリコン半導体を用いて高精細化を図る場合、ＴＦＴ３０のゲート−ソース間の寄生容量Ｃｇｓにより大きなフィードスルー電圧が発生する。このため、本実施形態では、このようなフィードスルー電圧による画質の低下を防止すべく、補償駆動を行なっている。
図４，図５は、本液晶装置の駆動方法を説明するための図であり、図４はその波形図、図５は１画素の詳細な等価回路図である。図４において、図４（ａ）は（ｎ−１）本目のゲート線に供給される走査信号波形、図４（ｂ）はｎ本目のゲート線に供給される走査信号波形、図４（ｃ）はｎ本目のデータ線に供給される画像信号波形、図４（ｄ）はｎ本目のゲート線及びｎ本目のデータ線に導電接続された画素電極９の電圧変化波形を示している。電圧波形は混乱を避けるために従来標準のＮ型の薄膜トランジスタを画素に用いている場合について示している。Ｐ型の場合にはいわば電圧の高低が逆になるので注意を要する。
【００３５】
本実施形態では、図４に示すように、ＴＦＴにはゲート線Ｘｎ−１（（ｎ−１）本目に走査されるゲート線）から電圧Ｖｇで信号幅１水平走査期間を有する走査信号およびこの信号に続いて、電圧Ｖｘで信号幅２水平走査期間の変調信号が重畳された走査信号ＸＧが供給される。このとき、図５の等価回路において、
Ｃ＝Ｃｌｃ＋Ｃｇｓ＋Ｃｘ１＋Ｃｘ２＋Ｃｙ１＋Ｃｙ２
Ｃｎ＝Ｃｇｓ＋Ｃｘ１
Ｃｎ−１＝Ｃｘ２
とする。ここで、Ｃｘ１はドレイン−ソース間の寄生容量、Ｃｘ２はストレージ容量、Ｃｙ１はゲート線とドレインとの間の寄生容量、Ｃｙ２はデータ線とドレインとの間の寄生容量、Ｃは総容量、である。
【００３６】
一方、ゲート線Ｘｎ（ｎ本目に走査されるゲート線）に接続されたｎ番目のＴＦＴ３０に供給される信号ＸＧがＨレベルからＬレベルに変化する時刻（図４のＡ点）の画素電極Ｃｌｃの電圧変化ΔＶ１は、
ΔＶ１＝−（Ｖｇ＋Ｖｘ）Ｃ_ｎ／Ｃ
となる。また、信号ＸＧがＬレベルの時刻（図４のＢ点）およびＬレベルからＨレベルに変化する時刻（図４のＣ点）の画素電極Ｃｌｃの電圧変化をそれぞれΔＶ２，ΔＶ３とすると、
ΔＶ２＝Ｖｘ・Ｃｎ−１／Ｃ
ΔＶ３＝Ｖｘ・Ｃｎ／Ｃ
で表される。したがって、フィードスルー電圧ΔＶ１，ΔＶ２およびΔＶ３を補正するには、ΔＶ１＋ΔＶ２＋ΔＶ３＝０とすればよいから、それぞれの値を代入すると、
ΔＶ１＋ΔＶ２＋ΔＶ３＝−Ｃ_ｎ（ＶＧ＋Ｖｘ）／Ｃ＋Ｖｘ・Ｃｎ−１／Ｃ＋Ｖｘ・Ｃｎ／Ｃ＝０
−Ｖｇ・Ｃｎ／Ｃ＋Ｃｎ−１・Ｖｘ＝０
Ｖｘ＝Ｖｇ・Ｃｎ／Ｃｎ−１
となり、この式を満足するようにＶｘを設定する。
【００３７】
本実施における走査信号ＸＧとしては、高電圧の第１の電位ＶＤＤと、この第１の電位よりも低電圧で基準電位となる第２の電位ＶＥＥ１と、この第２の電位よりも低電圧にある第３の電位ＶＥＥ２との３状態の電位が与えられる。この走査信号波形は第２の電位ＶＥＥ１から上昇して第１の電位ＶＤＤレベル（走査信号電圧Ｖｇ）を１水平走査期間保持した後、第３の電位ＶＥＥ２レベル（変調信号電圧Ｖｘ）まで低下し、さらにこの第３の電位を２水平走査期間保持した後に第２の電位に復帰するとともに次フレームまでそのレベルを維持する。また各ゲート線にはこの信号波形と同じ信号波形が印加されるが、その位相はそれぞれ前段の選択信号波形に対して１水平走査期間分遅延した関係にある。
ここで、「第３の電位を２水平走査期間保持」する例を示したが次段のゲート線の走査信号が第３の第３のレベルＶＥＥ２まで低下した後であれば、必ずしも「２走査期間保持」で無くとも良い。
【００３８】
したがって、ある１つのゲート線に接続されたＴＦＴのゲート電極に電圧ＶＤＤを１水平走査期間供給してＴＦＴをＯＮ状態にした後、その電位を電位ＶＥＥ２まで低下させてＴＦＴをＯＦＦにする。このＯＦＦになるタイミングに応答して後段の走査信号ＸＧの電位を電圧ＶＥＥ１レベルから電圧ＶＤＤレベルに上昇させ、前段同様に電位ＶＤＤレベルを１水平走査期間保持した後、電位ＶＥＥ２に下降させる。このＶＥＥ２レベルの保持期間中に前段の選択信号ＸＧレベルを電位ＶＥＥ２レベルから電位ＶＥＥ１レベルに復帰させ、しかる後に後段のゲート線上の選択信号ＸＧも電位ＶＥＥ２レベルから電位ＶＥＥ１レベルに復帰させる。
【００３９】
図４（ｃ）に示すように、画像信号Ｖｓは、対向電極ＣＯＭの電位を中心にして１フレーム期間（奇数フィールド）Ｈレベルを維持し次フレーム期間（偶数フィールド）ではＬレベルを維持している。この画像信号ＶｓのＨレベル供給期間において、ゲート線Ｘｎに接続されたＴＦＴのゲート電極には上述の走査信号ＸＧの電圧Ｖｇが供給されて導通状態となり、ドレイン電圧、すなわち画素電極電圧Ｖｄの電圧は画像信号ＶｓのＨレベルと等レベルにまで上昇する（Ａ点→Ｂ点）。この上昇した電位は前段の走査信号ＸＧの電圧Ｖｇが電位ＶＥＥ２レベルへの下降に応答して低下（Ｂ点；前述のΔＶ１＝−（Ｖｇ＋Ｖｘ）Ｃｎ／Ｃ）する。
【００４０】
次に前段の走査信号Ｙｎ−１が２水平走査期間を経過後、電圧ＶＥＥ１レベルに復帰するのに応答して画素電極電圧ＶｄはΔＶ２だけ上昇する（Ｃ点；前述のΔＶ２＝Ｖｘ・Ｃｎ−１／Ｃ）。さらに走査信号Ｙｎの走査信号ＸＧの電圧Ｖｘが２水平走査期間を経過後、ＶＥＥ１レベルに順次復帰するのに応答して画素電極電圧ＶｄはΔＶ２だけ上昇し（Ｄ点；前述のΔＶ３＝Ｖｘ・Ｃｎ／Ｃ）、再び上述の画像信号電圧Ｖｓと等レベルのＨレベルに復帰する。
【００４１】
一方、画像信号ＶｓのＬレベル供給期間（偶数フィールド）においては、ゲート線Ｙｎに接続されたＴＦＴのゲート電極には上述同様に選択信号ＸＧの電圧Ｖｇが供給されて導通状態となりドレイン電極、すなわち画素電極電圧Ｖｄの電圧は画像信号ＶｓのＬレベルと等レベルにまで下降する（Ｅ点→Ｆ点））。この下降した電位は前段のゲート線Ｙｎ−１上の選択信号ＸＧの電圧Ｖｇが電位ＶＥＥ２レベルへの下降に応答して更に電圧ΔＶ１低下（Ｆ点）するが、ゲート線Ｙｎ−１およびＹｎの選択信号ＸＧの電圧Ｖｘがそれぞれ２水平走査期間を経過後順次に電位ＶＥＥ１レベルに復帰するのに応答して電圧ΔＶ２およびΔＶ３を経て再び上述の画像信号ＶｓのＬレベルと等レベルにまで復帰する（Ｈ点）。したがって、本実施例の駆動方法では奇数フィールドおよび偶数フィールドのいずれにおいてもＴＦＴをＯＮするための選択信号ＸＧの電圧Ｖｘｇ（走査信号Ｖｇおよび変調信号電圧Ｖｘ）のそれぞれは同様な３状態の電圧値を有し、画素電極電圧Ｖｄの変化は上述のＨレベルの場合のＡ点〜Ｄ点、およびＬレベルの場合のＥ点〜Ｈ点までの各遷移期間は電圧ΔＶ１（＝ΔＶ２＋ΔＶ３）のレベル変動があるもののその後はΔＶ１＋ΔＶ２＋ΔＶ３＝０となりフィードスルー電圧が補正される。
【００４２】
［１画素の詳細構成］
図６は、本実施形態の液晶装置１００を構成するＴＦＴアレイ基板上の１つの画素の概略構成を示す平面図であり、図７は、図６のＡ−Ａ’線に沿う断面図である。本実施の形態のＴＦＴアレイ基板は、トップゲート型のｐ−ＳｉＴＦＴを備えた例である。
【００４３】
データ線６ａとゲート線３ａとが互いに交差して設けられ、これらデータ線６ａとゲート線３ａによって区画された画素領域４１に略Ｕ字状の半導体層４２が設けられている。ゲート線３ａは、データ線６ａに交差するゲート線本線部３１と、この本線部３１から前段のゲート線３ａ側に向けて分岐した複数（図６では３つ）のゲート電極部３２〜３４とを有しており、これらのゲート電極部３２〜３４が、それぞれＵ字状の半導体層４２と交差することでトリプルゲート構造のＴＦＴを構成している。Ｕ字状の半導体層４２の一端はソースコンタクトホール４３を介してデータ線６ａに接続される一方、他端は前段のゲート線３ａまで延設され、ＴＦＴ３０の半導体層４２と一体化した容量電極４４を構成している。そして、この容量電極４４と前段のゲート線３ａとが平面的に重なる部分でストレージ容量６０が構成されている。図中符号９の破線で示す矩形は画素電極の輪郭を示しており、画素電極９の縁はデータ線６ａとゲート線３ａに沿うように形成されている。
【００４４】
本実施形態において、画素電極９とＴＦＴ３０の半導体層４２とは中継導電層４５（図７参照）を介して電気的に接続されている。すなわち、画素コンタクトホール４６を介して画素電極９と中継導電層４５とが電気的に接続され、ドレインコンタクトホール４７を介して中継導電層４５とＴＦＴ３０の半導体層４２とが電気的に接続されたことにより、画素電極９とＴＦＴ３０の半導体層４２とが電気的に接続されている（図７参照）。
【００４５】
本実施形態の液晶装置１００のＴＦＴアレイ基板１０は、図７に示すように、例えば石英、ガラス、プラスチック等からなる基板本体１０Ａの全面に下地絶縁膜１２が形成され、下地絶縁膜１２上にＴＦＴ３０が設けられている。下地絶縁膜１２は基板本体１０Ａの表面の荒れや汚染等でＴＦＴ３０の特性変化を防止する機能を有している。ＴＦＴ３０は、上述したように、トリプルゲート構造であり、かつ、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造を有している。よって、ＴＦＴ３０は、ゲート電極部３２〜３４（ゲート線３ａ）、当該ゲート電極部３２〜３４からの電界によりチャネルが形成される半導体層４２のチャネル領域１ａ、ゲート電極部３２〜３４と半導体層４２とを絶縁するゲート絶縁膜をなす絶縁薄膜２、半導体層４２の低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃ、半導体層４２の高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅを備えている。半導体層４２には、多結晶シリコンが用いられている。
【００４６】
半導体層４２の高濃度ドレイン領域１ｅは、そのまま前段のゲート線３ａ側に延設されて容量電極４４となっている。そして、容量電極４４の上方には、絶縁薄膜２を介してゲート線３ａが形成されている。よって、容量電極４４とゲート線３ａとが絶縁薄膜（容量用絶縁膜）２を介して配向配置されていることでストレージ容量６０が構成されている。ゲート線３ａを覆うように第１層間絶縁膜１３が形成されており、第１層間絶縁膜１３上にはデータ線６ａおよび中継導電層４５が同層で形成されている。データ線６ａおよび中継導電層４５は、例えばアルミニウム等の低抵抗金属で構成することができる。また、第１層間絶縁膜１３を貫通するソースコンタクトホール４３が形成され、ソースコンタクトホール４３を介してデータ線６ａと半導体層４２の高濃度ソース領域１ｄとが電気的に接続されている。一方、第１層間絶縁膜１３を貫通するドレインコンタクトホール４７が形成され、ドレインコンタクトホール４７を介して中継導電層４５と半導体層４２の高濃度ドレイン領域１ｅとが電気的に接続されている。
【００４７】
データ線６ａおよび中継導電層４５を覆うように第２層間絶縁膜１４が形成されており、第２層間絶縁膜１４上に画素電極９が形成されている。画素電極９は例えばＩＴＯ、ＩＺＯ等の透明導電膜で形成されている。そして、第２層間絶縁膜１４を貫通する画素コンタクトホール４６が形成され、画素コンタクトホール４６を介して画素電極９と中継導電層４５とが電気的に接続されている。以上の構成により、中継導電層４５を介して半導体層４２の高濃度ドレイン領域１ｅと画素電極９とが電気的に接続されている。なお、図７においては図示を省略したが、液晶表示装置に用いるアクティブマトリクス基板として、画素電極９の上方を含むＴＦＴアレイ基板１０の最表面には、ラビング処理等の配向処理が施されたポリイミド膜等からなる配向膜が設けられている。
【００４８】
他方、対向基板２０側については図示を省略するが、基板本体上の全面にわたってＩＴＯなどの透明導電膜からなる共通電極が設けられ、共通電極の全面には、ＴＦＴアレイ基板側と同様の配向膜が設けられている。また、カラー表示を行う場合には、各画素領域に対応して例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の着色層を備えたカラーフィルターを基板本体上に形成すれば良い。
したがって、本実施形態の液晶装置では、ＴＦＴ３０をマルチゲート化して１つのＴＦＴに印加されるドレイン−ソース間の電圧を低減しているため、オフリーク電流を低減することができる。これにより、ストレージ容量６０の形成領域を小さくできるとともに、ゲートストレージ方式を採用しているので超高精細であるにもかかわらず高い開口率を得ることができる。
また、本実施形態では、ＴＦＴ３０をＰ型のトランジスタとして構成しているため、既に述べたようにＴＦＴ３０をＮ型とした場合に比べてオフリーク電流をより低減することができる。
【００４９】
［第２実施形態］
次に、図８を参照しながら、本発明の第２実施形態に係る液晶装置について説明する。図８は、本実施形態の液晶装置を構成するＴＦＴアレイ基板の１つの画素の概略構成を示す平面図であり、図６に対応する図である。なお、上記第１実施形態と同様の部位については同じ符号を付し、その説明を省略する。
本実施形態は、上記第１実施形態のＴＦＴ３０のドレイン部の配置を変形したものである。すなわち、多結晶シリコン半導体層４２のドレイン部を前段のデータ線６ａに沿って引き回して容量電極４４を形成している。そして、これ以外は上記第１実施形態と同様であるため、説明を省略する。
したがって、本実施形態では、上記第１実施形態と同様の効果が得られる他、半導体層４２のドレイン部をデータ線６ａと平面的に重ねて配置しているため、開口率を更に向上できる。
【００５０】
［第３実施形態］
次に、図９，図１０を参照しながら、本発明の第３実施形態に係る液晶装置について説明する。図９は本実施形態の液晶装置を構成するＴＦＴアレイ基板の１つの画素の概略構成を示す平面図であり図６に対応する図、図１０は図９のＢ−Ｂ′線に沿う断面図であり図７に対応する図である。なお、上記第１実施形態と同様の部位については同じ符号を付し、その説明を省略する。
【００５１】
本実施形態は、上記第１実施形態のデータ線６ａの構造を変形したものである。すなわち、データ線６ａは、ゲート線３ａに交差するデータ線本線部６１と、この本線部６１から前段のデータ線６ａ側に向けて分岐し半導体層４２のチャネル部１ａに平面的に重なるように設けられたデータ線分岐部６２とを有しており、この分岐部６２によってチャネル部１ａが遮光されるようになっている。この分岐部６２は、図１０に示すように、第１層間絶縁膜１３上に（即ち、中継導電層４５と同層に）形成されており、例えば、中継導電層と同じアルミニウム等の低抵抗金属により構成されている。そして、これ以外は上記第１実施形態と同様であるため、説明を省略する。
したがって、本実施形態では、上記第１実施形態と同様の効果が得られる他、チャネル部１ａをデータ線６ａにより遮光しているため、光リーク電流の発生を防止することができる。
【００５２】
［第４実施形態］
次に、図１１を参照しながら、本発明の第４実施形態に係る液晶装置について説明する。図１１は、本実施形態の液晶装置を構成するＴＦＴアレイ基板の１つの画素の概略構成を示す平面図であり、図６に対応する図である。なお、上記第１実施形態と同様の部位については同じ符号を付し、その説明を省略する。
本実施形態は、上記第１実施形態の構成において、ポリシリコン半導体層４２の構造及び配置と、ゲート線３ａの構造とを変形したものである。すなわち、本実施形態のＴＦＴは３０′は、Ｌ字状の半導体層４２がゲート線３ａと３回交差することでトリプルゲート構造のＴＦＴを構成している。この半導体層４２はデータ線６ａと平面的に重なる第１の領域と、この第１の領域から屈曲してゲート線３ａと平面的に重なる第２の領域とを有しており、この第２の領域が容量電極４４として構成されている。
【００５３】
一方、ゲート線３ａは、データ線６ａに交差する本線部３１と、この本線部３１から前段のゲート線３ａに向けて分岐したゲート線分岐部３５と、この分岐部３５から櫛歯状に分岐した複数（図１１では３つ）のゲート電極部３６〜３８とを有しており、各ゲート電極部３６〜３８はそれぞれデータ線６ａの形成領域において上記半導体層４２の第１の領域と平面的に重なるように配置されている。
そして、これら以外は上記第１実施形態と同様であるため、説明を省略する。
したがって、本実施形態では、上記第１実施形態と同様の効果が得られる他、半導体層４２のドレイン部が前段のゲート線３ａに近接して配置されるため、このドレイン部を前段のゲート線まで引き回す際の引き回し部分の電気抵抗を小さくすることができる。また、半導体層４２のチャネル部１ａがデータ線６ａと平面的に重なるように配置されて遮光されるようになっているため、光リーク電流の発生を防止することができる。さらに、半導体層４２のソース部及びドレイン部もデータ線６ａと平面的に重なるように配置されているため、極めて高い開口率を得ることができる。
【００５４】
［第５実施形態］
次に、図１２を参照しながら、本発明の第５実施形態に係る液晶装置について説明する。図１２は、本実施形態の液晶装置を構成するＴＦＴアレイ基板の１つの画素の概略構成を示す平面図であり、図１１に対応する図である。なお、上記第４実施形態と同様の部位については同じ符号を付し、その説明を省略する。
【００５５】
本実施形態は、上記第４実施形態の構成において、ゲート線３ａの構造を変形したものである。すなわち、本実施形態では、ゲート線３ａに分岐部３５を設ける代わりに、ゲート線３ａに複数（図１２では４つ）のスリット部３ｂを設け、このスリット部３ｂの形成された領域に半導体層４２の第１の領域を平面的に重ねることで、５重ゲート構造のＴＦＴを構成している。このスリット部３ｂはゲート線３ａとデータ線６ａとが交差する位置に設けられており、半導体層４２のソース部，チャネル部１ａの全て、及び、ドレイン部の一部がデータ線６ａと平面的に重なるように配置されている。そして、これら以外は上記第４実施形態と同様であるため、説明を省略する。
したがって、本実施形態では、上記第４実施形態と同様の効果が得られる他、ゲート線３ａに対して単にスリット部３ｂを設けるのみの簡単な構成でマルチゲート構造を実現しているため、ゲート線３ａに分岐部３５を設けた上記第４実施形成のものに比べて画素の開口率を更に高めることができる。
【００５６】
［第６実施形態］
次に、図１３を参照しながら、本発明の第６実施形態に係る液晶装置について説明する。図１３は、本実施形態の液晶装置を構成するＴＦＴアレイ基板の１つの画素の概略構成を示す平面図であり、図６に対応する図である。なお、上記第１実施形態と同様の部位については同じ符号を付し、その説明を省略する。
【００５７】
本実施形態は、上記第１実施形態のゲート線３ａの構造を変形したものである。すなわち、ゲート線３ａは、データ線６ａに交差する本線部３１と、この本線部３１から後段のゲート線３ａ側に向けて分岐したゲート線分岐部３９とを有しており、この分岐部３９は後段側の半導体層４２のドレイン部の一部と平面的に重なるように構成されている。そして、これ以外は上記第１実施形態と同様であるため、説明を省略する。
したがって、本実施形態では、上記第１実施形態と同様の効果が得られる他、半導体層４２のドレイン部が前段のゲート線３ａに近接して配置されるため、このドレイン部を前段のゲート線まで引き回す際の引き回し部分の電気抵抗を小さくすることができ、しかも有効な容量を増やすことができる。
【００５８】
［投射型表示装置］
次に、上述した液晶装置を備えた投射型表示装置の例について説明する。
図１４は、上述の液晶装置をライトバルブとして備えた投射型表示装置の構成を示す平面図である。本投射型液晶表示装置１１１０は、前記のアクティブマトリクス基板を用いた液晶装置１００を各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして用いた３板式のプロジェクタとして構成されている。この液晶プロジェクタ１１１０では、メタルハライドランプなどの白色光源のランプユニット１１１２から光が出射されると、３枚のミラー１１１６および２枚のダイクロイックミラー１１１８によって、Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離され（光分離手段）、対応するライトバルブ１００Ｒ、１００Ｇ、１００Ｂ（液晶装置１００／液晶ライトバルブ）に各々導かれる。この際に、光成分Ｂは、光路が長いので、光損失を防ぐために入射レンズ１１３２、リレーレンズ１１２３、および出射レンズ１１３４からなるリレーレンズ系１１３１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイクロイックプリズム１１２２（光合成手段）に３方向から入射され、再度合成された後、投射レンズ（投射光学系）１１２４を介してスクリーン１１３０などにカラー画像として拡大投影される。
この投射型表示装置ではオフリーク電流を十分に低減した液晶装置を用いているため、高輝度，高精細，高コントラストな表示が可能となる。
【００５９】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上記実施形態では、ＴＦＴを３重ゲート構造又は５重ゲート構造とした例を示したが、本発明はこれに限定されず、２重ゲートや４重ゲート、或いは、６重ゲート以上としてもよい。また、上記実施形態では遮光膜をＴＦＴを作成する基板上の対向基板側にのみ設けた構成を例示したが、ＴＦＴの下層側にも遮光膜を設けることで、遮光を確実にすることができる。さらに、上記実施形態ではＰ型でＬＤＤ構造のトランジスタを作製した例を示したが、本発明はこれに限定されず、ＴＦＴをＰ型のオフセット構造もしくはセルフアライン構造としてもよい。勿論、ＴＦＴをＮ型のＬＤＤ構造或いはＮ型のオフセット構造もしくはセルフアライン構造とすることも可能である。ＰとＮどちらの型のどの構造を選択するかは、精細度やストレージ容量に応じて要求されるオフリーク電流の値次第である。
【００６０】
また、パターン形状や断面構造、各膜の構成材料等に関する記載はほんの一例に過ぎず、適宜変更が可能である。
また、本発明のアクティブマトリクス基板は、例えば、エレクトロルミネッセンス（ＥＬ）、デジタルマイクロミラーデバイス（ＤＭＤ）、あるいはプラズマ発光や電子放出による蛍光等を用いた様々な電気光学素子を用いた電気光学装置、およびこの電気光学装置を備えた電子機器に対しても適用可能であることは言うまでもない。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る液晶装置の平面図である。
【図２】図１のＨ−Ｈ′線に沿う断面図である。
【図３】同、液晶装置の複数の画素における等価回路図である。
【図４】同、液晶装置の駆動方法を説明するための波形図である。
【図５】同、液晶装置の１画素における等価回路図である。
【図６】同、液晶装置の１画素の概略構成を示す平面図である。
【図７】図６のＡ−Ａ′線に沿う断面図である。
【図８】本発明の第２実施形態の液晶装置の１画素の概略構成図。
【図９】本発明の第３実施形態の液晶装置の１画素の概略構成図。
【図１０】図９のＢ−Ｂ′線に沿う断面図である。
【図１１】本発明の第４実施形態の液晶装置の１画素の概略構成図。
【図１２】本発明の第５実施形態の液晶装置の１画素の概略構成図。
【図１３】本発明の第６実施形態の液晶装置の１画素の概略構成図。
【図１４】本発明の投射型表示装置の概略構成を示す図である。
【符号の説明】
１ａ…チャネル部、３ａ…ゲート線、３ｂ…スリット部、６ａ…データ線、１０…ＴＦＴアレイ基板（アクティブマトリクス基板）、３０…ＴＦＴ（薄膜トランジスタ）、３１…ゲート線本線部、３５，３９…ゲート線分岐部、３２〜３４，３６〜３８…ゲート電極部、４２…半導体層、４４…容量電極、６０…ストレージ容量、６１…データ線本線部、６２…データ線分岐部、１００…液晶装置

Claims

互いに交差して設けられた複数のゲート線及び複数のデータ線と、
前記データ線と前記ゲート線との交差部に対応して設けられた薄膜トランジスタと、
前記薄膜トランジスタと前記ゲート線とに対応して設けられたストレージ容量とを備え、
前記薄膜トランジスタは、ゲート電極部と、半導体層と、前記半導体層につながるドレイン部とソース部とを有し、
前記ゲート電極部と前記ソース部はそれぞれゲート線とデータ線に導電接続され、
前記半導体層は前記ゲート線もしくは前記ゲート線の分岐部と複数箇所で交差し、
前記ドレイン部は、前記ゲート線に隣接する前段のゲート線の形成領域に延設されて前記ストレージ容量が構成されたことを特徴とする、アクティブマトリクス基板。
前記薄膜トランジスタはＰ型のトランジスタとして構成されたことを特徴とする、請求項１記載のアクティブマトリクス基板。
前記ゲート線は、前記データ線に交差する方向に延在するゲート線本線部と、前記ゲート線本線部から前記ゲート線に交差する方向に分岐したゲート線分岐部とを有し、
前記ゲート線分岐部は前記半導体層と交差した複数の前記ゲート電極部を有することを特徴とする、請求項１又は２記載のアクティブマトリクス基板。
前記ドレイン部は、前記データ線又は隣接する前段若しくは後段のデータ線と一部平面的に重なることを特徴とする、請求項３記載のアクティブマトリクス基板。
前記データ線、若しくは前記データ線に隣接する前段又は後段のデータ線は、前記ゲート線に交差する方向に延在するデータ線本線部と、前記データ線本線部から分岐し、前記半導体層のチャネル部に平面的に重なる遮光性のデータ線分岐部とを有することを特徴とする、請求項３又は４記載のアクティブマトリクス基板。
前記ゲート線は、前記データ線に交差する方向に延在するゲート線本線部と、前記ゲート線本線部から前記ゲート線と交差する方向に分岐した第１のゲート線分岐部と、前記第１のゲート線分岐部からさらに分岐した第２のゲート線分岐部とを有し、
前記第２のゲート線分岐部は前記半導体層と交差した複数のゲート電極部を有することを特徴とする、請求項１又は２記載のアクティブマトリクス基板。
前記半導体層のチャネル部は、前記データ線と平面的に重なるように配置され、前記データ線により遮光されたことを特徴とする、請求項６記載のアクティブマトリクス基板。
前記ドレイン部もしくは前記ドレイン部から延設された部分が、前記データ線と一部平面的に重なるように配置されたことを特徴とする、請求項６又は７記載のアクティブマトリクス基板。
前記ゲート線はスリット部を有し、
前記半導体層は前記スリット部を介して前記ゲート線と複数箇所で交差することを特徴とする、請求項１又は２記載のアクティブマトリクス基板。
前記ソース部および前記ドレイン部が前記データ線と平面的に重なるように配置されたことを特徴とする、請求項９記載のアクティブマトリクス基板。
前記半導体層のチャネル部は、前記データ線と平面的に重なるように配置され、前記データ線により遮光されたことを特徴とする、請求項９又は１０記載のアクティブマトリクス基板。
前記前段のゲート線は、前記データ線に交差する方向に延在する前段ゲート線本線部と、前記前段ゲート線本線部から前記ゲート線に交差する方向に分岐し、前記半導体層の前記ドレイン部の一部に平面的に重なる前段ゲート線分岐部とを有することを特徴とする、請求項１〜１１のいずれかの項に記載のアクティブマトリクス基板。
前記半導体層は、ポリシリコン又は連続粒界シリコンであることを特徴とする請求項１〜１１のいずれかの項に記載のアクティブマトリクス基板。
請求項１〜１３のいずれかの項に記載のアクティブマトリクス基板を備えたことを特徴とする、液晶装置。
前記液晶装置は、前記アクティブマトリクス基板と対向する対向基板を備え、前記対向基板の側から光を入射して前記アクティブマトリクス基板側へ出射して表示することを特徴とする、請求項１４記載の液晶装置。
請求項１４又は１５記載の液晶装置の駆動方法であって、前記ゲート線に供給される走査信号は、第１の電位と、前記第１の電位よりも低電圧の第２の電位と、前記第２の電位よりも低電圧の第３の電位との３電位状態をとり、
所定のフレームで前記第２の電位から上昇して前記第１の電位を１水平走査期間保持した後、前記第３の電位まで下降し、更にこの電位を後段のゲート線に供給される走査信号が第３の電位まで下降した後に前記第２の電位に復帰するとともに次フレームの開始まで前記第２の電位を保持し、前記画像信号と等電位にある前記画素電極電位が前記薄膜トランジスタの導通状態から非導通状態への遷移時に前記画像信号電圧が変動したときに、前記第３の電位保持期間内に前記画素電極電位を前記画像信号と等しい電位に復帰させることを特徴とする、液晶装置の駆動方法。
光源と、
前記光源から出射された光を変調して画像光を形成する請求項１４又は１５記載の液晶装置と、
前記液晶装置から出射された画像光を拡大投影する投射光学系とを備えたことを特徴とする、投射型表示装置。