JPH09244044A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH09244044A JPH09244044A JP5490196A JP5490196A JPH09244044A JP H09244044 A JPH09244044 A JP H09244044A JP 5490196 A JP5490196 A JP 5490196A JP 5490196 A JP5490196 A JP 5490196A JP H09244044 A JPH09244044 A JP H09244044A
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- Japan
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- bus line
- pixel
- electrode
- liquid crystal
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Abstract
(57)【要約】
【課題】 液晶表示装置に関し、画素電位Ｖs の変動Δ
Ｖs をできるだけ小さくし、また、ドレイン−画素電極
間の横方向電界をできるだけ小さくすることによって、
面状焼きつき或いは線状焼きつきを抑制する。 【解決手段】 画素をスイッチングする薄膜トランジス
タのドレインバスライン３を枝分かれさせ、ゲートバス
ライン１の一部を覆う遮蔽電極７とする。
Ｖs をできるだけ小さくし、また、ドレイン−画素電極
間の横方向電界をできるだけ小さくすることによって、
面状焼きつき或いは線状焼きつきを抑制する。 【解決手段】 画素をスイッチングする薄膜トランジス
タのドレインバスライン３を枝分かれさせ、ゲートバス
ライン１の一部を覆う遮蔽電極７とする。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に関す
るものであり、特に、面状焼きつき及び線状焼きつきを
改善したアクティブマトリクス型液晶表示装置に関する
ものである。
るものであり、特に、面状焼きつき及び線状焼きつきを
改善したアクティブマトリクス型液晶表示装置に関する
ものである。
【０００２】
【従来の技術】従来、液晶表示装置は小型・軽量・低消
費電力であるため、ＯＡ端末やプロジェクター等に使用
されたり、或いは、携帯可能性を利用して小型液晶テレ
ビ等に使用されている。
費電力であるため、ＯＡ端末やプロジェクター等に使用
されたり、或いは、携帯可能性を利用して小型液晶テレ
ビ等に使用されている。
【０００３】しかし、この様な液晶表示装置において
は、白表示の液晶容量と黒表示の液晶容量との違いによ
り、液晶にＤＣ成分（ΔＶc ）が印加され、このＤＣ成
分が、長時間点灯したのちにベタ表示にしても、点灯時
の表示パターンの残像がそのまま面状態で残存するとい
う面状焼きつきの問題があった。
は、白表示の液晶容量と黒表示の液晶容量との違いによ
り、液晶にＤＣ成分（ΔＶc ）が印加され、このＤＣ成
分が、長時間点灯したのちにベタ表示にしても、点灯時
の表示パターンの残像がそのまま面状態で残存するとい
う面状焼きつきの問題があった。
【０００４】また、ドレインバスラインと画素電極と間
に印加される電界の平均値も０以上の所定の値になり、
この平均電界がドレインバスラインと画素電極との間に
横方向電界として印加され、この横方向電界によって長
時間点灯したのちにベタ表示にしても、点灯時の表示パ
ターンの残像が輪郭として線状に残存するという線状焼
きつきの問題もあった。
に印加される電界の平均値も０以上の所定の値になり、
この平均電界がドレインバスラインと画素電極との間に
横方向電界として印加され、この横方向電界によって長
時間点灯したのちにベタ表示にしても、点灯時の表示パ
ターンの残像が輪郭として線状に残存するという線状焼
きつきの問題もあった。
【０００５】
【発明が解決しようとする課題】この様な、従来のアク
ティブマトリクス型液晶表示装置における焼きつきに関
する問題点を図７ないし図９を参照して説明する。 図７（ａ）及び（ｂ）参照 図７（ａ）は、アクティブマトリクス型液晶表示装置を
構成する１画素の平面構成を概略的に示すもので、図７
（ｂ）は図７（ａ）のＡ−Ｂを結ぶ一点鎖線における断
面構造を示すものである。
ティブマトリクス型液晶表示装置における焼きつきに関
する問題点を図７ないし図９を参照して説明する。 図７（ａ）及び（ｂ）参照 図７（ａ）は、アクティブマトリクス型液晶表示装置を
構成する１画素の平面構成を概略的に示すもので、図７
（ｂ）は図７（ａ）のＡ−Ｂを結ぶ一点鎖線における断
面構造を示すものである。
【０００６】従来の画素の製造においては、ＴＦＴ基板
１１上にＣｒ等の導電膜を設けてパターニングすること
によって、ゲートバスライン１２、ゲートバスライン１
２に接続するゲート電極１３、及び、補助容量電極１４
を一括して形成し、次いで、ＳｉＮ膜等のゲート絶縁膜
１５を設けたのち、ＴＦＴを構成するα−Ｓｉ膜（図示
せず）及びチャネル保護膜となるＳｉＮ膜（図示せず）
を順次堆積する。
１１上にＣｒ等の導電膜を設けてパターニングすること
によって、ゲートバスライン１２、ゲートバスライン１
２に接続するゲート電極１３、及び、補助容量電極１４
を一括して形成し、次いで、ＳｉＮ膜等のゲート絶縁膜
１５を設けたのち、ＴＦＴを構成するα−Ｓｉ膜（図示
せず）及びチャネル保護膜となるＳｉＮ膜（図示せず）
を順次堆積する。
【０００７】次いで、ゲート電極をマスクとしてＳｉＮ
膜をセルフアライン露光してパターニングすることによ
ってチャネル保護膜を形成したのち、ソース・ドレイン
コンタクトとなるｎ+ 型α−Ｓｉ膜（図示せず）、ドレ
インバスライン１６等となるＴｉ／Ａｌ／Ｔｉ構造等の
導電膜を堆積し、Ｔｉ／Ａｌ／Ｔｉ構造等の導電膜乃至
ＴＦＴを構成するα−Ｓｉを一括してパターニングする
ことによって、Ｔｉ／Ａｌ／Ｔｉ構造導電膜からなるド
レインバスライン１６、ドレイン電極１７、及び、ソー
ス電極１８を形成する。なお、この場合、図示しないも
のの、ドレインバスライン１６等の下には、ｎ + 型α−
Ｓｉ膜及びα−Ｓｉ膜が残存している。
膜をセルフアライン露光してパターニングすることによ
ってチャネル保護膜を形成したのち、ソース・ドレイン
コンタクトとなるｎ+ 型α−Ｓｉ膜（図示せず）、ドレ
インバスライン１６等となるＴｉ／Ａｌ／Ｔｉ構造等の
導電膜を堆積し、Ｔｉ／Ａｌ／Ｔｉ構造等の導電膜乃至
ＴＦＴを構成するα−Ｓｉを一括してパターニングする
ことによって、Ｔｉ／Ａｌ／Ｔｉ構造導電膜からなるド
レインバスライン１６、ドレイン電極１７、及び、ソー
ス電極１８を形成する。なお、この場合、図示しないも
のの、ドレインバスライン１６等の下には、ｎ + 型α−
Ｓｉ膜及びα−Ｓｉ膜が残存している。
【０００８】次いで、ＳｉＮ膜等からなる保護膜２０を
堆積させたのち、ソース電極１８に対応する部分にコン
タクトホールを設け、次いで、全面にＩＴＯ等の導電膜
を堆積させたのちパターニングすることによって画素電
極２１を形成して、画素の基本的構造を形成していた。
なお、図において符号２２は、対向基板側に設けた遮光
膜の開口端を示すものである。
堆積させたのち、ソース電極１８に対応する部分にコン
タクトホールを設け、次いで、全面にＩＴＯ等の導電膜
を堆積させたのちパターニングすることによって画素電
極２１を形成して、画素の基本的構造を形成していた。
なお、図において符号２２は、対向基板側に設けた遮光
膜の開口端を示すものである。
【０００９】しかし、この様な従来の画素においては、
ゲートバスライン１２と画素電極２１との間に寄生容量
２４（Ｃgs）が必然的に形成され、この寄生容量２４に
よって、ゲート電位Ｖg の変動（ΔＶg ）時に画素電極
２１の電圧Ｖs が降下し、白表示の液晶容量と黒表示の
液晶容量との違いにより、液晶にＤＣ成分が印加され、
焼きつき現象が生じていた。なお、実際には、図７
（ａ）において、破線の円で示す部分にもゲート電極１
３とソース電極１８との間の寄生容量Ｃgs(TFT) も形成
されており、特段の断りがないかぎり、下記の式におけ
るＣgsは、Ｃgs(TFT) も含むものである。
ゲートバスライン１２と画素電極２１との間に寄生容量
２４（Ｃgs）が必然的に形成され、この寄生容量２４に
よって、ゲート電位Ｖg の変動（ΔＶg ）時に画素電極
２１の電圧Ｖs が降下し、白表示の液晶容量と黒表示の
液晶容量との違いにより、液晶にＤＣ成分が印加され、
焼きつき現象が生じていた。なお、実際には、図７
（ａ）において、破線の円で示す部分にもゲート電極１
３とソース電極１８との間の寄生容量Ｃgs(TFT) も形成
されており、特段の断りがないかぎり、下記の式におけ
るＣgsは、Ｃgs(TFT) も含むものである。
【００１０】図８（ａ）参照 図８（ａ）は画素の等価回路を示すもので、画素電極に
は、液晶容量ＣLC及び補助容量Ｃs 以外に、ゲートバス
ラインと画素電極との間の寄生容量Ｃgsが接続された構
成になっている。なお、後述するように、実際には、左
右のドレインバスラインと画素電極との間の寄生容量
（Ｃds1 ，Ｃds2 ）も接続された構成になっており、ド
レイン電位Ｖd の変動（ΔＶd ）が画素電極の電位Ｖs
に影響を与える。
は、液晶容量ＣLC及び補助容量Ｃs 以外に、ゲートバス
ラインと画素電極との間の寄生容量Ｃgsが接続された構
成になっている。なお、後述するように、実際には、左
右のドレインバスラインと画素電極との間の寄生容量
（Ｃds1 ，Ｃds2 ）も接続された構成になっており、ド
レイン電位Ｖd の変動（ΔＶd ）が画素電極の電位Ｖs
に影響を与える。
【００１１】図８（ｂ）参照 ここで、図に示すドレイン電位Ｖd をドレンバスライン
に印加し、且つ、ゲートバスラインに図に示すゲート電
位Ｖg を印加した場合の画素電位Ｖs の状態を見ると、
画素電位Ｖs は、ゲート電位Ｖg がオンの時点でドレイ
ン電位Ｖd と略等しくなる。
に印加し、且つ、ゲートバスラインに図に示すゲート電
位Ｖg を印加した場合の画素電位Ｖs の状態を見ると、
画素電位Ｖs は、ゲート電位Ｖg がオンの時点でドレイ
ン電位Ｖd と略等しくなる。
【００１２】なお、実際には、破線で示すように、
Ｃgs、Ｃs 、或いは、ＣLC等の容量の影響による立ち上
がりの遅延（ｔ3 ）があり、この立ち上がりの遅延（ｔ
3 ）がＴＦＴの書込能力に影響を与える。
Ｃgs、Ｃs 、或いは、ＣLC等の容量の影響による立ち上
がりの遅延（ｔ3 ）があり、この立ち上がりの遅延（ｔ
3 ）がＴＦＴの書込能力に影響を与える。
【００１３】次いで、ゲート電位Ｖg がオフになると、
ゲート電位Ｖg の変動ΔＶg の影響が寄生容量Ｃgsを介
して画素電位Ｖs に伝わり、画素電位Ｖs がΔＶs だけ
変動する。
ゲート電位Ｖg の変動ΔＶg の影響が寄生容量Ｃgsを介
して画素電位Ｖs に伝わり、画素電位Ｖs がΔＶs だけ
変動する。
【００１４】この場合、寄生容量Ｃgsには、ゲートバス
ラインと画素電極との間の電位変動（ΔＶg −ΔＶs ）
に応じた電荷Ｑpar 〔＝Ｃgs×（ΔＶg −ΔＶs ）〕が
蓄積され、一方、画素容量ＣLC及び寄生容量Ｃs に蓄積
される電荷はＱからＱ’〔＝（ＣLC＋Ｃs ）×（Ｖs −
ΔＶs ）〕に変動する。
ラインと画素電極との間の電位変動（ΔＶg −ΔＶs ）
に応じた電荷Ｑpar 〔＝Ｃgs×（ΔＶg −ΔＶs ）〕が
蓄積され、一方、画素容量ＣLC及び寄生容量Ｃs に蓄積
される電荷はＱからＱ’〔＝（ＣLC＋Ｃs ）×（Ｖs −
ΔＶs ）〕に変動する。
【００１５】そして、電荷保存則から、Ｑ＝Ｑ’＋Ｑ
par であり、また、Ｑ＝（ＣLC＋Ｃs）×Ｖs であるの
で、 Ｑ＝Ｑ’＋Ｑpar ＝（ＣLC＋Ｃs ）×（Ｖs −ΔＶs ）＋Ｃgs×（ΔＶg
−ΔＶs ） ＝（ＣLC＋Ｃs ）×Ｖs となり、この式を整理することによって、 ΔＶs ＝｛Ｃgs／（ＣLC＋Ｃs ＋Ｃgs）｝×ΔＶg が得られる。
par であり、また、Ｑ＝（ＣLC＋Ｃs）×Ｖs であるの
で、 Ｑ＝Ｑ’＋Ｑpar ＝（ＣLC＋Ｃs ）×（Ｖs −ΔＶs ）＋Ｃgs×（ΔＶg
−ΔＶs ） ＝（ＣLC＋Ｃs ）×Ｖs となり、この式を整理することによって、 ΔＶs ＝｛Ｃgs／（ＣLC＋Ｃs ＋Ｃgs）｝×ΔＶg が得られる。
【００１６】そして、黒表示の時の液晶容量を
ＣLC-ON 、白表示の時の液晶容量をＣLC-OFFとすると、
液晶にＤＣ成分が印加されない最適な対向基板電位ＶC
は、上記の画素電位Ｖs の変動ΔＶs を打ち消すため
に、黒表示の時は、ＶCON ＝｛Ｃgs／（ＣLC-ON ＋Ｃs
＋Ｃgs）｝×ΔＶg 、及び、白表示と時は、ＶCOFF＝
｛Ｃgs／（ＣLC-OFF＋Ｃs ＋Ｃgs）｝×ΔＶg 、とな
る。
ＣLC-ON 、白表示の時の液晶容量をＣLC-OFFとすると、
液晶にＤＣ成分が印加されない最適な対向基板電位ＶC
は、上記の画素電位Ｖs の変動ΔＶs を打ち消すため
に、黒表示の時は、ＶCON ＝｛Ｃgs／（ＣLC-ON ＋Ｃs
＋Ｃgs）｝×ΔＶg 、及び、白表示と時は、ＶCOFF＝
｛Ｃgs／（ＣLC-OFF＋Ｃs ＋Ｃgs）｝×ΔＶg 、とな
る。
【００１７】しかし、液晶表示装置における一般的表示
状態は、黒と白とが混在した状態になっており、一方、
対向基板電極はベタ状の共通電極であるので一つの電位
しか選択できず、例えば、対向基板電位ＶC を上記のＶ
CON に固定すると、黒表示の画素ではＤＣ成分は０にな
るが、白表示の画素ではΔＶC ＝ＶCON −ＶCOFFだけＤ
Ｃ成分が残ることになり、このＤＣ成分ΔＶC が液晶に
印加されることによって液晶が劣化し焼きつき現象、特
に、面状焼きつき現象が生ずることになる。
状態は、黒と白とが混在した状態になっており、一方、
対向基板電極はベタ状の共通電極であるので一つの電位
しか選択できず、例えば、対向基板電位ＶC を上記のＶ
CON に固定すると、黒表示の画素ではＤＣ成分は０にな
るが、白表示の画素ではΔＶC ＝ＶCON −ＶCOFFだけＤ
Ｃ成分が残ることになり、このＤＣ成分ΔＶC が液晶に
印加されることによって液晶が劣化し焼きつき現象、特
に、面状焼きつき現象が生ずることになる。
【００１８】また、ドレインバスラインと画素電極との
間には、Ｖd −Ｖs の電圧が印加されることになるが、
この場合のＶd −Ｖs の駆動波形は図８（ｂ）の一番下
に示すように、平均的には正電圧の側の電圧となり、且
つ、その正電圧側への偏りはΔＶs に大きく依存し、Δ
Ｖs が大きくなるほど偏りも大きくなる。
間には、Ｖd −Ｖs の電圧が印加されることになるが、
この場合のＶd −Ｖs の駆動波形は図８（ｂ）の一番下
に示すように、平均的には正電圧の側の電圧となり、且
つ、その正電圧側への偏りはΔＶs に大きく依存し、Δ
Ｖs が大きくなるほど偏りも大きくなる。
【００１９】そして、この電圧は、ドレインバスライン
と画素電極との間に横方向電界として液晶表示装置を駆
動する間印加されることによって液晶の劣化をもたら
し、線状焼きつき現象の原因となる。
と画素電極との間に横方向電界として液晶表示装置を駆
動する間印加されることによって液晶の劣化をもたら
し、線状焼きつき現象の原因となる。
【００２０】図９（ａ）及び（ｂ）参照 この焼きつき現象の様子を説明すると、図９（ａ）に示
すように表示パネル３１に「Ａ」という表示パターン３
２を長時間表示した場合、その後にベタ表示にしても図
９（ｂ）に示すように「Ａ」というパターンが面状焼き
つきパターン３３として薄く面状に残存することにな
る。
すように表示パネル３１に「Ａ」という表示パターン３
２を長時間表示した場合、その後にベタ表示にしても図
９（ｂ）に示すように「Ａ」というパターンが面状焼き
つきパターン３３として薄く面状に残存することにな
る。
【００２１】図９（ｃ）参照 また、或いは、ベタ表示した時に、「Ａ」というパター
ンの輪郭だけが線状焼きつきパターン３４として残存す
ることになる。
ンの輪郭だけが線状焼きつきパターン３４として残存す
ることになる。
【００２２】したがって、本発明は、画素電位Ｖs の変
動ΔＶs をできるだけ小さくし、また、ドレインバスラ
イン−画素電極間の横方向電界をできるだけ小さくする
ことによって、面状焼きつき或いは線状焼きつきを抑制
することを目的とする。
動ΔＶs をできるだけ小さくし、また、ドレインバスラ
イン−画素電極間の横方向電界をできるだけ小さくする
ことによって、面状焼きつき或いは線状焼きつきを抑制
することを目的とする。
【００２３】
【課題を解決するための手段】図１は、本発明の原理的
構成の説明図であり、この図１を参照して本発明におけ
る課題を解決するための手段を説明する。なお、図１
（ａ）は画素構成の一部を示す概略的平面図であり、ま
た、図１（ｂ）は、図１（ａ）におけるＡ−Ｂを結ぶ一
点鎖線に沿った断面図である。
構成の説明図であり、この図１を参照して本発明におけ
る課題を解決するための手段を説明する。なお、図１
（ａ）は画素構成の一部を示す概略的平面図であり、ま
た、図１（ｂ）は、図１（ａ）におけるＡ−Ｂを結ぶ一
点鎖線に沿った断面図である。
【００２４】図１（ａ）及び（ｂ）参照 （１）本発明は、液晶表示装置において、画素をスイッ
チングする薄膜トランジスタのドレインバスライン３を
枝分かれさせ、ゲートバスライン１の一部を覆う遮蔽電
極７として用いたことを特徴とする。
チングする薄膜トランジスタのドレインバスライン３を
枝分かれさせ、ゲートバスライン１の一部を覆う遮蔽電
極７として用いたことを特徴とする。
【００２５】この様に、薄膜トランジスタのドレインバ
スライン３を枝分かれさせ、ゲートバスライン１の一部
を覆うことによって、ゲートバスライン１は画素電極６
に対してシールドされ、ゲートバスライン１−画素電極
６間の寄生容量Ｃgsが大幅に低減し、その結果、Ｃgsに
ほぼ比例する画素電位Ｖs の変動ΔＶs の変動が大幅に
低減して、液晶に印加されるＤＣ成分も低減することに
なる。
スライン３を枝分かれさせ、ゲートバスライン１の一部
を覆うことによって、ゲートバスライン１は画素電極６
に対してシールドされ、ゲートバスライン１−画素電極
６間の寄生容量Ｃgsが大幅に低減し、その結果、Ｃgsに
ほぼ比例する画素電位Ｖs の変動ΔＶs の変動が大幅に
低減して、液晶に印加されるＤＣ成分も低減することに
なる。
【００２６】また、この遮蔽電極７は、ドレインバスラ
イン３、ドレイン電極４、及び、ソース電極５のパター
ニング工程において、同時に形成するので製造工程を増
すことがなく、従来の製造工程をそのまま用いることが
できる。
イン３、ドレイン電極４、及び、ソース電極５のパター
ニング工程において、同時に形成するので製造工程を増
すことがなく、従来の製造工程をそのまま用いることが
できる。
【００２７】（２）また、本発明は、上記（１）におい
て、遮蔽電極７として、１画素を構成する薄膜トランジ
スタ自身のドレインバスライン３を用いたことを特徴と
する。
て、遮蔽電極７として、１画素を構成する薄膜トランジ
スタ自身のドレインバスライン３を用いたことを特徴と
する。
【００２８】この様な遮蔽電極７は、１画素を構成する
薄膜トランジスタ自身のドレインバスライン３を用いて
も良い。
薄膜トランジスタ自身のドレインバスライン３を用いて
も良い。
【００２９】（３）また、本発明は、上記（１）におい
て、遮蔽電極７として、隣接する画素を構成する薄膜ト
ランジスタのドレインバスライン３を用いたことを特徴
とする。
て、遮蔽電極７として、隣接する画素を構成する薄膜ト
ランジスタのドレインバスライン３を用いたことを特徴
とする。
【００３０】また、この様な遮蔽電極７は、隣接する画
素を構成する薄膜トランジスタのドレインバスライン３
を用いても良いものである。
素を構成する薄膜トランジスタのドレインバスライン３
を用いても良いものである。
【００３１】（４）また、本発明は、上記（１）におい
て、遮蔽電極７として、１画素を構成する薄膜トランジ
スタ自身のドレインバスライン３と、隣接する画素を構
成する薄膜トランジスタのドレインバスライン３を用
い、且つ、自身のドレインバスライン３と画素電極６と
の間の容量と、隣接する薄膜トランジスタのドレインバ
スライン３と画素電極６との間の容量とを同じにしたこ
とを特徴とする。
て、遮蔽電極７として、１画素を構成する薄膜トランジ
スタ自身のドレインバスライン３と、隣接する画素を構
成する薄膜トランジスタのドレインバスライン３を用
い、且つ、自身のドレインバスライン３と画素電極６と
の間の容量と、隣接する薄膜トランジスタのドレインバ
スライン３と画素電極６との間の容量とを同じにしたこ
とを特徴とする。
【００３２】上記の様に、ゲートバスライン１の一部を
ドレインバスライン３の一部で覆うことによってゲート
バスライン１−画素電極６間の寄生容量Ｃgsは大幅に低
減するものの、今度は、遮蔽電極７−画素電極６間の寄
生容量が問題となるが、遮蔽電極７を自身のドレインバ
スライン３と、隣接する画素を構成する薄膜トランジス
タのドレインバスライン３で構成し、且つ、自身のドレ
インバスライン３と画素電極６との間の容量と、隣接す
る薄膜トランジスタのドレインバスライン３と画素電極
６との間の容量とを同じにすることによって、フレーム
反転逆極性駆動時の輝度傾斜を抑制することができる。
ドレインバスライン３の一部で覆うことによってゲート
バスライン１−画素電極６間の寄生容量Ｃgsは大幅に低
減するものの、今度は、遮蔽電極７−画素電極６間の寄
生容量が問題となるが、遮蔽電極７を自身のドレインバ
スライン３と、隣接する画素を構成する薄膜トランジス
タのドレインバスライン３で構成し、且つ、自身のドレ
インバスライン３と画素電極６との間の容量と、隣接す
る薄膜トランジスタのドレインバスライン３と画素電極
６との間の容量とを同じにすることによって、フレーム
反転逆極性駆動時の輝度傾斜を抑制することができる。
【００３３】（５）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、遮蔽電極７と画素電極６と
が投影的に一部が重なるように設けることによって、遮
蔽電極７を遮光膜としても用いたことを特徴とする。
（４）のいずれかにおいて、遮蔽電極７と画素電極６と
が投影的に一部が重なるように設けることによって、遮
蔽電極７を遮光膜としても用いたことを特徴とする。
【００３４】この様に、遮蔽電極７が遮光膜を兼ねる様
にすることによって、開口率が向上し、画素を微細化し
て高集積度の液晶表示装置を構成した場合にも明るい表
示を得ることが可能になる。
にすることによって、開口率が向上し、画素を微細化し
て高集積度の液晶表示装置を構成した場合にも明るい表
示を得ることが可能になる。
【００３５】
【発明の実施の形態】図２及び図３を用いて本発明の第
１の実施の形態を説明する。なお、図２（ａ）は画素構
成の一部を示す概略的平面図であり、また、図２（ｂ）
は、図２（ａ）におけるＡ−Ｂを結ぶ一点鎖線に沿った
断面図であり、さらに、図３はΔＶs 抑制効果、及び、
横方向電界抑制効果の説明図である。
１の実施の形態を説明する。なお、図２（ａ）は画素構
成の一部を示す概略的平面図であり、また、図２（ｂ）
は、図２（ａ）におけるＡ−Ｂを結ぶ一点鎖線に沿った
断面図であり、さらに、図３はΔＶs 抑制効果、及び、
横方向電界抑制効果の説明図である。
【００３６】図２（ａ）参照 まず、従来の液晶表示装置と同様に、ＴＦＴ基板１１上
にＣｒ等の導電膜を設けてパターニングすることによっ
て、ゲートバスライン１２、ゲートバスライン１２に接
続するゲート電極１３、及び、補助容量電極１４を一括
して形成し、次いで、ＳｉＮ膜等のゲート絶縁膜１５を
設けたのち、ＴＦＴを構成するα−Ｓｉ膜（図示せず）
及びチャネル保護膜となるＳｉＮ膜（図示せず）を順次
堆積する。
にＣｒ等の導電膜を設けてパターニングすることによっ
て、ゲートバスライン１２、ゲートバスライン１２に接
続するゲート電極１３、及び、補助容量電極１４を一括
して形成し、次いで、ＳｉＮ膜等のゲート絶縁膜１５を
設けたのち、ＴＦＴを構成するα−Ｓｉ膜（図示せず）
及びチャネル保護膜となるＳｉＮ膜（図示せず）を順次
堆積する。
【００３７】次いで、ゲート電極をマスクとしてＳｉＮ
膜をセルフアライン露光してパターニングすることによ
ってチャネル保護膜を形成したのち、ソース・ドレイン
コンタクトとなるｎ+ 型α−Ｓｉ膜（図示せず）、ドレ
インバスライン１６等となるＴｉ／Ａｌ／Ｔｉ構造等の
導電膜を順次堆積し、Ｔｉ／Ａｌ／Ｔｉ構造等の導電膜
乃至ＴＦＴを構成するα−Ｓｉを一括してパターニング
することによって、Ｔｉ／Ａｌ／Ｔｉ構造導電膜からな
るドレインバスライン１６、ドレイン電極１７、及び、
ソース電極１８を形成すると同時に、ゲートバスライン
１２の一部を覆う遮蔽電極１９を形成する。
膜をセルフアライン露光してパターニングすることによ
ってチャネル保護膜を形成したのち、ソース・ドレイン
コンタクトとなるｎ+ 型α−Ｓｉ膜（図示せず）、ドレ
インバスライン１６等となるＴｉ／Ａｌ／Ｔｉ構造等の
導電膜を順次堆積し、Ｔｉ／Ａｌ／Ｔｉ構造等の導電膜
乃至ＴＦＴを構成するα−Ｓｉを一括してパターニング
することによって、Ｔｉ／Ａｌ／Ｔｉ構造導電膜からな
るドレインバスライン１６、ドレイン電極１７、及び、
ソース電極１８を形成すると同時に、ゲートバスライン
１２の一部を覆う遮蔽電極１９を形成する。
【００３８】その後は、従来の液晶表示装置と同様に、
ＳｉＮ膜等からなる保護膜２０を堆積させたのち、ソー
ス電極１８に対応する部分にコンタクトホールを設け、
次いで、全面にＩＴＯ等の導電膜を堆積させたのちパタ
ーニングすることによって画素電極２１を形成して、画
素の基本的構造を形成する。なお、図において符号２２
は、対向基板側に設けた遮光膜の開口端を示すものであ
る。
ＳｉＮ膜等からなる保護膜２０を堆積させたのち、ソー
ス電極１８に対応する部分にコンタクトホールを設け、
次いで、全面にＩＴＯ等の導電膜を堆積させたのちパタ
ーニングすることによって画素電極２１を形成して、画
素の基本的構造を形成する。なお、図において符号２２
は、対向基板側に設けた遮光膜の開口端を示すものであ
る。
【００３９】図２（ｂ）参照 この場合、ゲートバスライン１２の主要部は、ドレイン
バスライン１６と一体に形成された遮蔽電極１９によっ
て、画素電極２１に対して電気的にシールドされるの
で、ゲートバスライン１２−画素電極２１間の寄生容
量、即ち、ゲート−ソース間の寄生容量Ｃgsが大幅に低
減することになる。
バスライン１６と一体に形成された遮蔽電極１９によっ
て、画素電極２１に対して電気的にシールドされるの
で、ゲートバスライン１２−画素電極２１間の寄生容
量、即ち、ゲート−ソース間の寄生容量Ｃgsが大幅に低
減することになる。
【００４０】図３（ａ）参照したがって、ゲート電位Ｖ
g の変動ΔＶg に伴う画素電位Ｖs の変動ΔＶs は、Δ
Ｖs ＝｛Ｃgs／（ＣLC＋Ｃs ＋Ｃgs）｝×ΔＶg の関係
によって大幅に小さくなり、それに伴ってＤＣ成分ΔＶ
c も、 ΔＶC ＝ＶCON −ＶCOFF ＝｛Ｃgs／（ＣLC-ON ＋Ｃs ＋Ｃgs）｝×ΔＶg −｛Ｃ
gs／（ＣLC-OFF＋Ｃs ＋Ｃgs）｝×ΔＶg の関係によって低減することになる。
g の変動ΔＶg に伴う画素電位Ｖs の変動ΔＶs は、Δ
Ｖs ＝｛Ｃgs／（ＣLC＋Ｃs ＋Ｃgs）｝×ΔＶg の関係
によって大幅に小さくなり、それに伴ってＤＣ成分ΔＶ
c も、 ΔＶC ＝ＶCON −ＶCOFF ＝｛Ｃgs／（ＣLC-ON ＋Ｃs ＋Ｃgs）｝×ΔＶg −｛Ｃ
gs／（ＣLC-OFF＋Ｃs ＋Ｃgs）｝×ΔＶg の関係によって低減することになる。
【００４１】例えば、１０．４インチ（約２６．４ｃ
ｍ）のＶＧＡ（ＩＢＭのＰＣ用パネルの規格：ゲート端
子４８０，ドレイン端子６４０×３）の場合には、薄膜
トランジスタ自体のゲート電極−ソース電極間の寄生容
量Ｃgs(TFT) （約３７ｆＦ）を含まない、ゲートバスラ
インと画素電極間の寄生容量Ｃgsは５．９ｆＦから略０
ｆＦになった。
ｍ）のＶＧＡ（ＩＢＭのＰＣ用パネルの規格：ゲート端
子４８０，ドレイン端子６４０×３）の場合には、薄膜
トランジスタ自体のゲート電極−ソース電極間の寄生容
量Ｃgs(TFT) （約３７ｆＦ）を含まない、ゲートバスラ
インと画素電極間の寄生容量Ｃgsは５．９ｆＦから略０
ｆＦになった。
【００４２】それに伴って、０．９２Ｖ及び１．３１Ｖ
であったＶCON 及びＶCOFFも、夫々０．８０Ｖ及び１．
１４Ｖに低減し、ΔＶC ＝ＶCON −ＶCOFFで表されるΔ
ＶCも０．３９Ｖから０．３４Ｖに低減し、このＤＣ成
分ΔＶc の低減によって、液晶の劣化も抑制されるの
で、図９（ｂ）に示した面状の焼きつき現象が抑制され
る。
であったＶCON 及びＶCOFFも、夫々０．８０Ｖ及び１．
１４Ｖに低減し、ΔＶC ＝ＶCON −ＶCOFFで表されるΔ
ＶCも０．３９Ｖから０．３４Ｖに低減し、このＤＣ成
分ΔＶc の低減によって、液晶の劣化も抑制されるの
で、図９（ｂ）に示した面状の焼きつき現象が抑制され
る。
【００４３】また、寄生容量Ｃgsが大幅に低減すること
によって、画素電位Ｖs の立ち上がり時間も大幅に小さ
くなり、薄膜トランジスタの書込能力が向上する。
によって、画素電位Ｖs の立ち上がり時間も大幅に小さ
くなり、薄膜トランジスタの書込能力が向上する。
【００４４】図３（ａ）及び（ｂ）参照 また、ドレインバスライン１６と画素電極２１との間に
印加される横方向電界２３は、Ｖd −Ｖs で表されるこ
とになるが、画素電位Ｖs の変動ΔＶs が従来よりも小
さくなるので、Ｖd −Ｖs の平均値の正電圧側への偏り
も小さくなり、破線で示すΔＶs ＝０の理想状態におけ
る波形に近づき、線状焼きつき現象が抑制されることに
なる。
印加される横方向電界２３は、Ｖd −Ｖs で表されるこ
とになるが、画素電位Ｖs の変動ΔＶs が従来よりも小
さくなるので、Ｖd −Ｖs の平均値の正電圧側への偏り
も小さくなり、破線で示すΔＶs ＝０の理想状態におけ
る波形に近づき、線状焼きつき現象が抑制されることに
なる。
【００４５】次に、図４を参照して、本発明の第２及び
第３の実施の形態を説明する。 図４（ａ）参照 この第２の実施の形態は、遮蔽電極１９として隣接する
画素のドレインバスライン１６の一部を利用したもので
あり、製造工程及び遮蔽電極による作用効果は本発明の
第１の実施の形態と全く同様である。
第３の実施の形態を説明する。 図４（ａ）参照 この第２の実施の形態は、遮蔽電極１９として隣接する
画素のドレインバスライン１６の一部を利用したもので
あり、製造工程及び遮蔽電極による作用効果は本発明の
第１の実施の形態と全く同様である。
【００４６】図４（ｂ）参照 この第３の実施の形態は、遮蔽電極１９として、自身の
ドレインバスライン１６の一部と、隣接する画素のドレ
インバスライン１６の一部を利用したものであり、製造
工程は上記の第１の実施の形態と全く同様である。
ドレインバスライン１６の一部と、隣接する画素のドレ
インバスライン１６の一部を利用したものであり、製造
工程は上記の第１の実施の形態と全く同様である。
【００４７】しかし、この第３の実施の形態において
は、フレーム反転逆極性駆動時における輝度傾斜を抑制
するために、自身のドレインバスライン１６と画素電極
２１との間の寄生容量Ｃds1 と、隣接する画素のドレイ
ンバスライン１６と画素電極２１との間の寄生容量Ｃ
ds2 とを等しくしたものである。
は、フレーム反転逆極性駆動時における輝度傾斜を抑制
するために、自身のドレインバスライン１６と画素電極
２１との間の寄生容量Ｃds1 と、隣接する画素のドレイ
ンバスライン１６と画素電極２１との間の寄生容量Ｃ
ds2 とを等しくしたものである。
【００４８】図５（ａ）参照 即ち、表示に際しては、１ライン毎に書き込んで行き、
１フレームが終了したら、次のフレームを最初の１ライ
ン目から１ライン毎に書き込んで行くことになるが、液
晶にＤＣ成分を乗せないために、データ電圧となるドレ
イン電位Ｖd を交流化する必要があり、ライン毎に反転
させたり、フレーム毎に反転させている。
１フレームが終了したら、次のフレームを最初の１ライ
ン目から１ライン毎に書き込んで行くことになるが、液
晶にＤＣ成分を乗せないために、データ電圧となるドレ
イン電位Ｖd を交流化する必要があり、ライン毎に反転
させたり、フレーム毎に反転させている。
【００４９】また、隣接するデータ線、即ち、ドレイン
バスラインで極性を同じにする同極性駆動と、極性を逆
にする逆極性駆動とがあり、フレーム反転逆極性駆動の
場合には、各画素を構成するドレイン電極に印加される
電位の極性は図に示すようになる。
バスラインで極性を同じにする同極性駆動と、極性を逆
にする逆極性駆動とがあり、フレーム反転逆極性駆動の
場合には、各画素を構成するドレイン電極に印加される
電位の極性は図に示すようになる。
【００５０】図５（ｂ）参照 この様な液晶表示装置において、各画素には自身のドレ
インバスラインと画素電極との間の寄生容量Ｃds1 と、
隣接する画素のドレインバスラインと画素電極との間の
寄生容量Ｃds2 が接続された状態となる。なお、この場
合には、説明を簡単にするために、ゲートバスラインと
画素電極との間の寄生容量Ｃgs及びゲート電極とソース
電極との間の寄生容量Ｃgs(TFT)は図示を省略してあ
る。
インバスラインと画素電極との間の寄生容量Ｃds1 と、
隣接する画素のドレインバスラインと画素電極との間の
寄生容量Ｃds2 が接続された状態となる。なお、この場
合には、説明を簡単にするために、ゲートバスラインと
画素電極との間の寄生容量Ｃgs及びゲート電極とソース
電極との間の寄生容量Ｃgs(TFT)は図示を省略してあ
る。
【００５１】図５（ｃ）参照 この様な液晶表示装置を駆動する場合、寄生容量Ｃds1
とＣds2 との存在により、上述した寄生容量Ｃgsによる
画素電位Ｖs の変動ΔＶs と同様の理由によって、ドレ
イン電位Ｖd の変動ΔＶd に伴って、画素電位Ｖs が、
夫々、ΔＶs ＝｛Ｃds1 ／（ＣLC＋Ｃs ＋Ｃds1 ｝×Δ
Ｖd 、及び、ΔＶs ＝｛Ｃds2 ／（ＣLC＋Ｃs ＋
Ｃds2 ）｝×ΔＶdだけ変動することになる。
とＣds2 との存在により、上述した寄生容量Ｃgsによる
画素電位Ｖs の変動ΔＶs と同様の理由によって、ドレ
イン電位Ｖd の変動ΔＶd に伴って、画素電位Ｖs が、
夫々、ΔＶs ＝｛Ｃds1 ／（ＣLC＋Ｃs ＋Ｃds1 ｝×Δ
Ｖd 、及び、ΔＶs ＝｛Ｃds2 ／（ＣLC＋Ｃs ＋
Ｃds2 ）｝×ΔＶdだけ変動することになる。
【００５２】そして、上のラインと下のラインとが同じ
明るさ、及び、同じデータ電圧である場合、駆動方式
が、同極性駆動であるならば、画素電位Ｖs の変動ΔＶ
s は、ΔＶs ＝｛（Ｃds1 ＋Ｃds2 ）／（ＣLC＋Ｃs ＋
Ｃds1 ＋Ｃds2 ）｝×ΔＶdとなり、上のラインと下の
ラインとでは同じデータ電圧（ドレイン電位Ｖd ）に対
してゲート電位Ｖg のタイミングがずれ、それに伴って
変動ΔＶs の生ずる時間ｔ1 ，ｔ2 が異なることにな
り、したがって、画素に印加される電圧波形も異なり、
これが輝度傾斜の原因となる。
明るさ、及び、同じデータ電圧である場合、駆動方式
が、同極性駆動であるならば、画素電位Ｖs の変動ΔＶ
s は、ΔＶs ＝｛（Ｃds1 ＋Ｃds2 ）／（ＣLC＋Ｃs ＋
Ｃds1 ＋Ｃds2 ）｝×ΔＶdとなり、上のラインと下の
ラインとでは同じデータ電圧（ドレイン電位Ｖd ）に対
してゲート電位Ｖg のタイミングがずれ、それに伴って
変動ΔＶs の生ずる時間ｔ1 ，ｔ2 が異なることにな
り、したがって、画素に印加される電圧波形も異なり、
これが輝度傾斜の原因となる。
【００５３】しかし、駆動方式が、逆極性駆動の場合、
画素電位Ｖs の変動ΔＶs は、 ΔＶs ＝｛（Ｃds1 −Ｃds2 ）／（ＣLC＋Ｃs ＋Ｃds1
＋Ｃds2 ）｝×ΔＶd となり、Ｃds1 ＝Ｃds2 、即ち、第３の実施の形態のよ
うに、自身のドレインバスラインと画素電極との間の寄
生容量Ｃds1 と、隣接する画素のドレインバスラインと
画素電極との間の寄生容量Ｃds2 とを等しくすることに
よって、データ電圧（ドレイン電位Ｖd ）の変動ΔＶd
に伴う画素電位Ｖs の変動ΔＶs を０にすることがで
き、輝度傾斜が生ずることがなくなる。
画素電位Ｖs の変動ΔＶs は、 ΔＶs ＝｛（Ｃds1 −Ｃds2 ）／（ＣLC＋Ｃs ＋Ｃds1
＋Ｃds2 ）｝×ΔＶd となり、Ｃds1 ＝Ｃds2 、即ち、第３の実施の形態のよ
うに、自身のドレインバスラインと画素電極との間の寄
生容量Ｃds1 と、隣接する画素のドレインバスラインと
画素電極との間の寄生容量Ｃds2 とを等しくすることに
よって、データ電圧（ドレイン電位Ｖd ）の変動ΔＶd
に伴う画素電位Ｖs の変動ΔＶs を０にすることがで
き、輝度傾斜が生ずることがなくなる。
【００５４】なお、寄生容量Ｃds1 とＣds2 とは、出来
る限り等しい方が望ましいものの、厳密に等しくする必
要はなく、また、寄生容量Ｃds1 とＣds2 とを略等しく
するには、自身のドレインバスラインに設ける遮蔽電極
と、隣接する画素のドレインバスラインに設ける遮蔽電
極の面積を略等しくすれば良い。
る限り等しい方が望ましいものの、厳密に等しくする必
要はなく、また、寄生容量Ｃds1 とＣds2 とを略等しく
するには、自身のドレインバスラインに設ける遮蔽電極
と、隣接する画素のドレインバスラインに設ける遮蔽電
極の面積を略等しくすれば良い。
【００５５】次に、図６を参照して、本発明の第４の実
施の形態を説明する。 図６参照 この第４の実施の形態は、構造的には上記第３の実施の
形態と略同じであるが、遮蔽電極１９の面積を大きくし
て、その一部が画素電極２１と投影的に重なるようにし
たものである。
施の形態を説明する。 図６参照 この第４の実施の形態は、構造的には上記第３の実施の
形態と略同じであるが、遮蔽電極１９の面積を大きくし
て、その一部が画素電極２１と投影的に重なるようにし
たものである。
【００５６】この様な構成することによって、遮蔽電極
１９を遮光膜として用いることができるので、対向基板
側に設ける遮光膜の開口端２２をゲートバスライン１２
側に設ける必要がなくなり、従来の液晶表示装置に比べ
て開口率を大きくすることができ、それに伴って、画素
を微細化して高密度表示を行う場合にも、明るい表示を
得るこができる。
１９を遮光膜として用いることができるので、対向基板
側に設ける遮光膜の開口端２２をゲートバスライン１２
側に設ける必要がなくなり、従来の液晶表示装置に比べ
て開口率を大きくすることができ、それに伴って、画素
を微細化して高密度表示を行う場合にも、明るい表示を
得るこができる。
【００５７】なお、上記の第４の実施の形態において
は、遮蔽電極１９を自身のドレインバスラインと、隣接
する画素のドレインバスラインとによって形成している
が、第１の実施の形態のように自身のドレインバスライ
ンのみで構成して良く、或いは、第２の実施の形態のよ
うに隣接する画素のドレインバスラインのみで構成して
も良い。
は、遮蔽電極１９を自身のドレインバスラインと、隣接
する画素のドレインバスラインとによって形成している
が、第１の実施の形態のように自身のドレインバスライ
ンのみで構成して良く、或いは、第２の実施の形態のよ
うに隣接する画素のドレインバスラインのみで構成して
も良い。
【００５８】また、上記の各実施の形態の説明において
は、α−Ｓｉを用いたアクティブマトリクス型液晶表示
装置で説明しているが、本発明はα−Ｓｉを用いたアク
ティブマトリクス型液晶表示装置に限られるものではな
く、多結晶Ｓｉを用いたアクティブマトリクス型液晶表
示装置にも適用されるものである。
は、α−Ｓｉを用いたアクティブマトリクス型液晶表示
装置で説明しているが、本発明はα−Ｓｉを用いたアク
ティブマトリクス型液晶表示装置に限られるものではな
く、多結晶Ｓｉを用いたアクティブマトリクス型液晶表
示装置にも適用されるものである。
【００５９】また、ゲートバスライン或いはドレインバ
スラインを構成する導電材料も例示されている材料に限
られるものではなく、基本的特徴点はドレインバスライ
ンの形状、即ち、遮蔽電極を設けた点にある。
スラインを構成する導電材料も例示されている材料に限
られるものではなく、基本的特徴点はドレインバスライ
ンの形状、即ち、遮蔽電極を設けた点にある。
【００６０】
【発明の効果】本発明によれば、従来の製造工程をその
まま用いて、ドレインバスラインのパターニングに際し
て、ドレインバスラインと一体の遮蔽電極を形成し、こ
の遮蔽電極によってゲートバスラインを画素電極に対し
てシールドするようにしたので、ゲートバスライン−画
素電極間の寄生容量Ｃgsを大幅に低減することができ、
それによって、画素電位Ｖs の変動に伴う焼きつき現象
を抑制することができる。
まま用いて、ドレインバスラインのパターニングに際し
て、ドレインバスラインと一体の遮蔽電極を形成し、こ
の遮蔽電極によってゲートバスラインを画素電極に対し
てシールドするようにしたので、ゲートバスライン−画
素電極間の寄生容量Ｃgsを大幅に低減することができ、
それによって、画素電位Ｖs の変動に伴う焼きつき現象
を抑制することができる。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の説明図である。
【図３】本発明の第１の実施の形態における効果の説明
図である。
図である。
【図４】本発明の第２及び第３の実施の形態の説明図で
ある。
ある。
【図５】本発明の第３の実施の形態における効果の説明
図である。
図である。
【図６】本発明の第４の実施の形態の説明図である。
【図７】従来の液晶表示装置の画素構造の説明図であ
る。
る。
【図８】従来の液晶表示装置における電位変動の説明図
である。
である。
【図９】従来の液晶表示装置における焼きつき現象の説
明図である。
明図である。
１ ゲートバスライン ２ ゲート電極 ３ ドレインバスライン ４ ドレイン電極 ５ ソース電極 ６ 画素電極 ７ 遮蔽電極 ８ ＴＦＴ基板 ９ ゲート絶縁膜 １０ 保護膜 １１ ＴＦＴ基板 １２ ゲートバスライン １３ ゲート電極 １４ 補助容量電極 １５ ゲート絶縁膜 １６ ドレインバスライン １７ ドレイン電極 １８ ソース電極 １９ 遮蔽電極 ２０ 保護膜 ２１ 画素電極 ２２ 遮光膜の開口端 ２３ 横方向電界 ２４ 寄生容量 ３１ 表示パネル ３２ 表示パターン ３３ 面状焼きつきパターン ３４ 線状焼きつきパターン
Claims (5)
- 【請求項１】 画素をスイッチングする薄膜トランジス
タのドレインバスラインを枝分かれさせ、ゲートバスラ
インの一部を覆う遮蔽電極として用いたことを特徴とす
る液晶表示装置。 - 【請求項２】 上記遮蔽電極として、１画素を構成する
薄膜トランジスタ自身のドレインバスラインを用いたこ
とを特徴とする請求項１記載の液晶表示装置。 - 【請求項３】 上記遮蔽電極として、隣接する画素を構
成する薄膜トランジスタのドレインバスラインを用いた
ことを特徴とする請求項１記載の液晶表示装置。 - 【請求項４】 上記遮蔽電極として、１画素を構成する
薄膜トランジスタ自身のドレインバスラインと、隣接す
る画素を構成する薄膜トランジスタのドレインバスライ
ンを用い、且つ、前記自身のドレインバスラインと画素
電極との間の容量と、前記隣接する薄膜トランジスタの
ドレインバスラインと前記画素電極との間の容量とを同
じにしたことを特徴とする請求項１記載の液晶表示装
置。 - 【請求項５】 上記遮蔽電極と画素電極とが投影的に一
部が重なるように設けることによって、前記遮蔽電極を
遮光膜としても用いたことを特徴とする請求項１乃至４
のいずれか１項に記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5490196A JPH09244044A (ja) | 1996-03-12 | 1996-03-12 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5490196A JPH09244044A (ja) | 1996-03-12 | 1996-03-12 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09244044A true JPH09244044A (ja) | 1997-09-19 |
Family
ID=12983517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5490196A Pending JPH09244044A (ja) | 1996-03-12 | 1996-03-12 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09244044A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100530140B1 (ko) * | 2001-09-05 | 2005-11-21 | 가부시끼가이샤 도시바 | 평면표시소자 |
| KR100620845B1 (ko) * | 1999-04-02 | 2006-09-06 | 엘지.필립스 엘시디 주식회사 | 멀티도메인 액정표시소자 제조방법 |
| CN100399569C (zh) * | 2006-02-15 | 2008-07-02 | 友达光电股份有限公司 | 像素结构和液晶显示器及其制作方法 |
| JP2016026314A (ja) * | 2015-09-14 | 2016-02-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN109856874A (zh) * | 2019-02-28 | 2019-06-07 | 武汉天马微电子有限公司 | 阵列基板、显示面板和显示装置 |
-
1996
- 1996-03-12 JP JP5490196A patent/JPH09244044A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100620845B1 (ko) * | 1999-04-02 | 2006-09-06 | 엘지.필립스 엘시디 주식회사 | 멀티도메인 액정표시소자 제조방법 |
| KR100530140B1 (ko) * | 2001-09-05 | 2005-11-21 | 가부시끼가이샤 도시바 | 평면표시소자 |
| CN100399569C (zh) * | 2006-02-15 | 2008-07-02 | 友达光电股份有限公司 | 像素结构和液晶显示器及其制作方法 |
| JP2016026314A (ja) * | 2015-09-14 | 2016-02-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN109856874A (zh) * | 2019-02-28 | 2019-06-07 | 武汉天马微电子有限公司 | 阵列基板、显示面板和显示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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