JP2907629B2 - 液晶表示パネル - Google Patents

液晶表示パネル

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    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、アクティブ素子を用い
た液晶表示パネルに関する。
【０００２】
【従来の技術】従来この目的に使われる液晶表示パネル
のためのトランジスターアレイとしては、例えばＳＩＤ
８９ ＤＩＧＥＳＴ ｐ１１４“Ｒｅａｒ−Ｐｒｏｊ
ｅｃｔｉｏｎ ＴＶ Ｕｓｉｎｇ Ｈｉｇｈ−Ｒｅｓｏ
ｌｕｔｉｏｎ ａ−Ｓｉ ＴＦＴ−ＬＣＤ”に示される
ように、図２のような構成が一般的である。即ち、走査
線Ｘ1〜ＸMはゲート電極４を、信号線Ｙ1〜ＹNはソース
電極６をそれぞれ接続した薄膜トランジスター（以下、
ＴＦＴという）２をそなえ、そのドレイン電極７は画素
電極３に接続されている。ＴＦＴが形成されている基板
１と対向基板１４との間に液晶１３を挿入することによ
り、画素電極３と対向アース電極１６の間で、独立した
画素を構成する。液晶は等価的にコンデンサーとして働
くが、場合によっては信号電圧の保持をよくするため
に、並列に補助コンデンサー１２を追加することが多
い。該補助容量の構成として、最近は、マスク枚数を減
らすために、前段の走査線５Ｘi-1と表示画素電極３と
の間に補助容量１２を形成していることが多い。
【０００３】しかしながら、液晶表示モードを、電圧無
印加時には表示を黒、電圧印加時には表示を白にするノ
ーマリ・ホワイトモード（以下、Ｎ．Ｗ．モードとい
う）で駆動する場合、画素内の電界不均一が生じること
により、液晶の分子の配向方向に画面内で不均一が生
じ、表示のむらが見え表示品位を落とし問題となってい
る。
【０００４】従来の前段補助容量１２を形成した構成
は、表示画素電極３Ｃ(i,j)が前段の走査線５Ｘi-1を線
幅の方向に対し完全にカバーせず、該表示画素電極３Ｃ
(i,j)に近接している前段の走査線５Ｘi-1のエッジ部が
露出している。画素電極３Ｃ(i.j)と前段の画素電極３
Ｃ(i-1,j)との間から前段の走査線５Ｘi-1が平面的に絶
縁体層を介して露出していることは、液晶への印加電界
としてみると前段の走査線５Ｘi-1の信号電位が画素電
位に漏れ出て上記に述べたような画素内電位の不均一を
生じ表示品位での低下が見られていた。
【０００５】
【発明が解決しようとする課題】本発明は、上記問題点
に鑑みてなされたものであり、特にＴＦＴをスイッチす
る走査線からの電界が表示電位に悪影響を及ぼさないよ
うな構成を提案し、ＴＦＴ−ＬＣＤで表示品位を高める
ことを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記問題点を
解決するため、前段の走査線５Ｘi-1との間に層間絶縁
を介して形成している画素電極３Ｃ(i,j)の構成を、前
段の走査線５Ｘi-1の幅の方向に関して完全に覆いかぶ
したパターン形状にすることを特徴としている。
【０００７】
【作用】本発明は、上記した構成により、画素電極３Ｃ
(i,j)が完全に前段の走査線５Ｘi-1を覆いかぶすことに
なるので、前段の走査線５Ｘi-1が平面的に見て、画素
電極３Ｃ(i,j)でかくされてしまうため、走査線４，５
の電位が画素電極３Ｃ(i,j)上に漏れ出ることが極力抑
えられる。従って、画素電極３Ｃ(i,j)内の表示電位に
漏れ出る走査線からの電界による不均一性を防止するこ
とが可能になる。さらに対向基板１４上に設けるブラッ
クマトリクス１５の幅を小さくできるため、画素の表示
開口部２２も向上させることが可能となる。
【０００８】
【実施例】以下に、本発明の一実施例の液晶表示パネル
について図面を参照しながら説明する。
【０００９】図１は、本発明の一実施例のＴＦＴ−ＬＣ
Ｄ用アレイの平面構成図である。図２は、従来から用い
られてきた前段容量型のＴＦＴ−ＬＣＤ用アレイの平面
図である。以下図２を用いて、従来の平面構成図で生じ
る問題を説明する。この構成をとると、例えば画素電極
３Ｃ(i,j)に入力されている信号が４Ｖ、走査線４Ｘi、
５Ｘi-1の電位がオフ電位として−９Ｖ、そして対向基
板１４の対向アース電極１６の電位が０Ｖとすると、画
素電極３Ｃ(i,j)を形成している液晶１３中の電位分布
としては図３のようになり、画素電極３Ｃ(i,j)内での
電界分布の不均一性が大きくなり、光の透過率特性に一
画素面内で分布が生じる。それに対し、図１のように、
画素電極３Ｃ(i,j)で、前段の走査線５Ｘi-1を完全に覆
う構成を取ることにより、前段の走査線５Ｘi-1からの
電界漏れをシールドできれば、画素電極３Ｃ(i,j)内電
位の均一性を向上させることが可能になる。
【００１０】図１のような構成を得るためには、以下に
述べるようなプロセスを取れば可能である。第１の工程
として、図４に示すように、透明基板１上に走査線４Ｘ
ｉ（ｉ＝１〜Ｍ）、Ｐ−ＣＶＤ法等で形成したゲート絶
縁体層８、半導体層９そしてチャネル保護層１０を形成
した基板を準備する。第２の工程として、図５で示すよ
うに画素電極３Ｃ(i,j)になる透明電極を形成するにあ
たり、前段の走査線５Ｘi-1を完全に覆いかぶす構成を
とり、画素電極３Ｃ(i,j)とその補助電極１２Ｃaddを形
成する。さらに図６で示すように、該基板上にソース電
極６、ドレイン電極７を形成し、マトリクス状にＴＦＴ
２アレイを形成する。さらにＴＦＴ２の信頼性を向上さ
せるために、Ｐ−ＣＶＤ法等を用いたＳｉＮx１８を、
該基板上に作成する。
【００１１】第２の実施例として、図７に断面図を示す
ように、ソース電極６、ドレイン電極７を形成する時
に、ドレイン電極と同一材料の補助容量電極２１で前段
の走査線５Ｘi-1を完全に覆ってしまう。さらに、該基
板上に絶縁体層を成膜し、該絶縁体層の上に形成したコ
ンタクトホール１９を介して、画素電極３Ｃ(i,j)を形
成し、該ドレイン電極７と補助容量電極２１とを接続し
た構成をとる。
【００１２】第３の実施例として、図８に断面構造図を
示すように、画素電極３Ｃ(i,j)上にパッシベーション
１８としてのＳｉＮx等を形成して、コンタクトホール
１９を介して、ソース電極６、ドレイン電極７及び補助
容量電極２１をＡｌ等の金属で形成する。この時、画素
電極３Ｃ(i,j)と接続される補助容量電極２１で、前段
の走査線５Ｘi-1を線幅の方向に対し完全に覆いかぶせ
る構成をとる。
【００１３】さらに、いずれの実施例において、ブラッ
クマトリクス１５の形成方法として、図９に示すよう
に、ＴＦＴアレイ基板とで液晶１３を挟持している対向
基板１４に設けているブラックマトリクス１５と、補助
容量電極２１で覆われた走査線５Ｘi-1の一部２０とを
利用することにより、構成することが出来る。これによ
り、対向基板１４上のブラックマトリクス１５が覆って
いない走査線部分２０は、画素電極３Ｃ(i,j)で覆われ
ているいので、走査線の電界の影響を受けない領域の画
素が見えることになる。したがって、均一な信号が入力
される画素の開口部２２が広く取れる。
【００１４】
【発明の効果】以上説明したように本発明の構成を取る
と、走査線を画素電極で覆いかぶすことによりＴＦＴ−
ＬＣＤの表示品位として問題であった画素内の不均一性
及び開口率の低下を大幅に改善することができ、その実
用効果は極めて大きい。しかも、補助容量を走査線との
間に形成するという簡単な構成を取っているため、ＴＦ
Ｔアレイを形成するマスク枚数を増やすことなしに、つ
くり込むことができる。したがってコストアップせずに
表示品位を向上させることが可能である。
【図面の簡単な説明】
【図１】本発明の一実施例のＴＦＴ−ＬＣＤ用アレイの
平面図
【図２】従来の前段容量を有したＴＦＴ−ＬＣＤ用アレ
イの平面図
【図３】従来例で一画素に生じる電圧の不均一性を示す
液晶内の等電位を示す図
【図４】本発明の一実施例のＴＦＴアレイを形成するた
めの第１の工程を示したＴＦＴアレイの断面図
【図５】本発明の一実施例のＴＦＴアレイを形成するた
めの第２の工程を示したＴＦＴアレイの断面図
【図６】本発明の一実施例のＴＦＴアレイを形成するた
めの第３の工程を示したＴＦＴアレイの断面図
【図７】第２の本発明の実施例のＴＦＴアレイの断面図
【図８】第３の本発明の実施例のＴＦＴアレイの断面図
【図９】（ａ）は本発明の実施例におけるＴＦＴ−ＬＣ
Ｄ用アレイに形成したブラックマトリクスを示す図
（ｂ）は（ａ）のＡ−Ａ′における断面図
【符号の説明】
１ 透明絶縁基板 ２ ＴＦＴ(i,j) ３ 画素電極Ｃ(i,j) ４ ゲート電極（走査線）Ｘi ５ 前段のゲート電極（走査線）Ｘi-1 ６ ソース電極 ７ ドレイン電極 ８ ゲート絶縁体層 ９ 半導体層 １０ チャネル保護絶縁体層 １２ 補助容量 １３ 液晶 １４ 対向基板 １５ 対向基板に形成されたブラックマトリクス １６ 対向アース電極 １７ 表示画素 １８ パッシベーション １９ コンタクトホール ２０ 補助容量電極２１で覆われたゲート電極（走査
線）Ｘi-1の一部２１ 補助容量電極 ２２ 表示画素開口部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−51128（ＪＰ，Ａ) 特開 平２−228632（ＪＰ，Ａ) 特開 平３−96923（ＪＰ，Ａ) 特開 平４−69623（ＪＰ，Ａ) 特開 昭64−76036（ＪＰ，Ａ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の信号線Ｙｊ（ｊ＝１〜Ｎ：総信号
    線数Ｎ）と複数の走査線Ｘｉ（ｉ＝１〜Ｍ：総走査線数
    Ｍ）をＮ×Ｍのマトリクス状に配列し、各交点に対して
    表示画素電極Ｃ(i,j)と信号線Ｙｊ間で信号入力をスイ
    ッチする薄膜トランジスター（以下、ＴＦＴという）を
    配置し、表示画素電極Ｃ(i,j)と電気的に並列に補助容
    量Ｃaddを形成したアクティブマトリクス基板と、その
    アクティブマトリクス基板に液晶を介して対向する対向
    基板とを備え、前記対向基板にブラックマトリクスを形
    成した液晶パネルにおいて、前記補助容量Ｃaddを表示
    画素電極Ｃ(i,j)の前段の表示画素電極Ｃ(i-1,j)を制御
    している走査線Ｘi-1（以下、前段の走査線という）と
    表示画素電極Ｃ(i,j)との間で形成し、かつ前段の走査
    線Ｘi-1の線幅の方向に対し完全に覆いかぶせるように
    表示画素電極Ｃ(i,j)を形成したアクティブマトリクス
    基板の各走査線Ｘｉに対して対向基板上に形成している
    ブラックマトリクスの平面的な位置関係を各走査線Ｘｉ
    の一部を覆う構成としたことを特徴とする液晶表示パネ
    ル。
  2. 【請求項２】 補助容量Ｃaddを形成する補助容量電極
    が、表示画素電極Ｃ(i,j)の上部に成膜された絶縁体層
    に形成したコンタクトホールを介して表示画素電極Ｃ
    (i,j)に接続されていることを特徴とする請求項１に記
    載の液晶表示パネル。
  3. 【請求項３】 補助容量Ｃaddを形成する補助容量電極
    が、表示画素電極Ｃ(i,j)の下部に成膜された絶縁体層
    に形成したコンタクトホールを介して表示画素電極Ｃ
    (i,j)に接続されていることを特徴とする請求項１に記
    載の液晶表示パネル。
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