JPH01140757A - 半導体入力保護装置 - Google Patents
半導体入力保護装置Info
- Publication number
- JPH01140757A JPH01140757A JP62300606A JP30060687A JPH01140757A JP H01140757 A JPH01140757 A JP H01140757A JP 62300606 A JP62300606 A JP 62300606A JP 30060687 A JP30060687 A JP 30060687A JP H01140757 A JPH01140757 A JP H01140757A
- Authority
- JP
- Japan
- Prior art keywords
- region
- impurity diffusion
- field oxide
- impurity region
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 239000012535 impurity Substances 0.000 claims abstract description 59
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 238000002955 isolation Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 230000002159 abnormal effect Effects 0.000 abstract description 7
- 239000002784 hot electron Substances 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 59
- 238000009792 diffusion process Methods 0.000 description 39
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体装置に関し、特に入力端子に加えられる
静電気などの外部サージから内部回路を保護するための
入力保護回路に関する。
静電気などの外部サージから内部回路を保護するための
入力保護回路に関する。
［従来の技術］
半導体装置、特に絶縁ゲート型電界効果集積回路装置（
ＭＯＳＩＣ）では、ゲート絶縁膜として厚さ２００〜３
００Ａと非常に薄いシリコン酸化膜が使用されており、
摩擦により生ずる静電気や、ノイズ電圧などにより容易
に絶縁破壊し、入力保護装置を設けないと実使用上支障
があることはよく知られている。また、今後ＭＯ５ＪＣ
は高集積化・高性能化がすすみ、ゲート絶８Ｍはさらに
薄膜化の方向にあり、問題は重大となりつつある。
ＭＯＳＩＣ）では、ゲート絶縁膜として厚さ２００〜３
００Ａと非常に薄いシリコン酸化膜が使用されており、
摩擦により生ずる静電気や、ノイズ電圧などにより容易
に絶縁破壊し、入力保護装置を設けないと実使用上支障
があることはよく知られている。また、今後ＭＯ５ＪＣ
は高集積化・高性能化がすすみ、ゲート絶８Ｍはさらに
薄膜化の方向にあり、問題は重大となりつつある。
第４図は一般的に使用されている半導体保護装置の等価
回路図である。この等価回路は抵抗Ｒ１゜Ｒ２と、ゲー
トが入力端子Ｐと抵抗Ｒ１の一端にドレインが抵抗Ｒ１
の他端と抵抗Ｒ２の一端に、ソースが接地に接続された
トランジスタＱ１と、ゲートとソースが接地にドレイン
が抵抗Ｒ２の他端と内部回路であるトランジスタＱ３の
入力ゲートに接続されたトランジスタＱ２により構成さ
れている。
回路図である。この等価回路は抵抗Ｒ１゜Ｒ２と、ゲー
トが入力端子Ｐと抵抗Ｒ１の一端にドレインが抵抗Ｒ１
の他端と抵抗Ｒ２の一端に、ソースが接地に接続された
トランジスタＱ１と、ゲートとソースが接地にドレイン
が抵抗Ｒ２の他端と内部回路であるトランジスタＱ３の
入力ゲートに接続されたトランジスタＱ２により構成さ
れている。
入力端子Ｐは通常、ボンディング用のアルミパッドに接
続されている。また、トランジスタＱ３は保護されるべ
きトランジスタを表しており、そのゲート絶縁膜は、前
述の様に、厚さ２００〜３００Ａのシリコン酸化膜が使
用される。トランジスタＱ２は、パンチスルートランジ
スタで、ソース・ドレイン間に２０Ｖ前後の異常電圧が
印加されると導通し、入力端子をクランプする働きがあ
る。トランジスタＱ２のゲート絶縁膜としては、トラン
ジスタＱ３と同様のものを用いることが普通である。ト
ランジスタＱ１はしきい値電圧が２０Ｖ程度のトランジ
スタで、６００ ｏｉ程度の厚いシリコン酸化膜がゲー
ト絶縁膜として用いられており、通常いわゆるチャンネ
ルストッパ領域と同時に形成される。抵抗Ｒ１，Ｒ２は
、時定数を設けて入力パルス波形をなまらせ、また、ト
ランジスタＱ１あるいはＱ２が導通状態になった際に電
流を制限する目的があり、通常半導体基板と反対導電型
の不純物拡散層あるいは、リンなどの不純物を含んだ多
結晶シリコン層で形成することが多い。
続されている。また、トランジスタＱ３は保護されるべ
きトランジスタを表しており、そのゲート絶縁膜は、前
述の様に、厚さ２００〜３００Ａのシリコン酸化膜が使
用される。トランジスタＱ２は、パンチスルートランジ
スタで、ソース・ドレイン間に２０Ｖ前後の異常電圧が
印加されると導通し、入力端子をクランプする働きがあ
る。トランジスタＱ２のゲート絶縁膜としては、トラン
ジスタＱ３と同様のものを用いることが普通である。ト
ランジスタＱ１はしきい値電圧が２０Ｖ程度のトランジ
スタで、６００ ｏｉ程度の厚いシリコン酸化膜がゲー
ト絶縁膜として用いられており、通常いわゆるチャンネ
ルストッパ領域と同時に形成される。抵抗Ｒ１，Ｒ２は
、時定数を設けて入力パルス波形をなまらせ、また、ト
ランジスタＱ１あるいはＱ２が導通状態になった際に電
流を制限する目的があり、通常半導体基板と反対導電型
の不純物拡散層あるいは、リンなどの不純物を含んだ多
結晶シリコン層で形成することが多い。
第５図は第４図の等価回路を半導体上に具体化した場合
の平面図で、抵抗素子Ｒ１，Ｒ２として不純物拡散層を
用いている。
の平面図で、抵抗素子Ｒ１，Ｒ２として不純物拡散層を
用いている。
能動領域である不純物拡散層１０３，１０４Ａ。
１０４Ｂ、１０４Ｃ、リンを含む多結晶シリコンＮ１０
６Ａ、 コンタクト開口部１１３Ａ、１１３Ｂ、１１
３Ｃ，１１３Ｄおよびポンディングパッド１０１とアル
ミ配線層１１１、ボンディング用のパッドスルーホール
パターン１０２をそれぞれ示す。ボンディング用パッド
１０１はアルミパターンで形成され、半導体チップ表面
全体を覆っているパッシベーション膜（図示せず）がパ
ッドスルーホール１０２０部分だけ除去され、ボンディ
ングワイヤ（図示せず）でパッケージのリード電極（図
示せず）と接続できようになっており、これが第４図の
入力端子Ｐに相当する。そしてポンディングパッド１０
１（入力端子Ｐ）はコンタクト開口部１１３Ａを通して
不純物拡散層１０３（第４図の抵抗Ｒ１に相当）と接続
され、さらにこの不純物拡散層１０３（抵抗Ｒ１）経て
トランジスタＱ１のドレイン領域にいたる。また、トラ
ンジスタＱ１のソースを形成する不純物拡散層１０４Ａ
、コンタクト開口部１１３Ｂを通して接地電位のアルミ
配線層１１１に接続され、さらに抵抗Ｒ２を形成する不
純物拡散層１０３の領域を経てトランジスタＱ２のドレ
イン領域（図示せず）にいたる。また、接地電位に保た
れた多結晶シリコンｊｊ！１０６Ａによりトランジスタ
Ｑ２のゲート電極（図示せず）が形成され、一方トラン
ジスタＱ２のソース（図示せず）を形成する不純物拡散
層１０４Ｂの領域はコンタクト開口部１１３Ｃを通して
接地電位のアルミ配線層１１１に接続されている。
６Ａ、 コンタクト開口部１１３Ａ、１１３Ｂ、１１
３Ｃ，１１３Ｄおよびポンディングパッド１０１とアル
ミ配線層１１１、ボンディング用のパッドスルーホール
パターン１０２をそれぞれ示す。ボンディング用パッド
１０１はアルミパターンで形成され、半導体チップ表面
全体を覆っているパッシベーション膜（図示せず）がパ
ッドスルーホール１０２０部分だけ除去され、ボンディ
ングワイヤ（図示せず）でパッケージのリード電極（図
示せず）と接続できようになっており、これが第４図の
入力端子Ｐに相当する。そしてポンディングパッド１０
１（入力端子Ｐ）はコンタクト開口部１１３Ａを通して
不純物拡散層１０３（第４図の抵抗Ｒ１に相当）と接続
され、さらにこの不純物拡散層１０３（抵抗Ｒ１）経て
トランジスタＱ１のドレイン領域にいたる。また、トラ
ンジスタＱ１のソースを形成する不純物拡散層１０４Ａ
、コンタクト開口部１１３Ｂを通して接地電位のアルミ
配線層１１１に接続され、さらに抵抗Ｒ２を形成する不
純物拡散層１０３の領域を経てトランジスタＱ２のドレ
イン領域（図示せず）にいたる。また、接地電位に保た
れた多結晶シリコンｊｊ！１０６Ａによりトランジスタ
Ｑ２のゲート電極（図示せず）が形成され、一方トラン
ジスタＱ２のソース（図示せず）を形成する不純物拡散
層１０４Ｂの領域はコンタクト開口部１１３Ｃを通して
接地電位のアルミ配線層１１１に接続されている。
［発明が解決しようとする問題点コ
上述した従来の入力保護回路の一素子であるＭＯＳ）ラ
ンジスタ（第５図のＱｌ）は、ドレイン不純物拡散層（
第６図の１０３）とＭｏＳトランジスタＱ１のゲート酸
化膜であるフィールド酸化膜１０７Ａとが接しているた
め、入力端子（ポンディングパッド）１０１に異常電圧
が印加されるとソース不純物拡散層１０４Ａとドレイン
不純物拡散層１０３との間の高電界によって、ソース不
純物拡散Ｎ１０４Ａからドレイン不純物拡散Ｎ１０３へ
電子が流れ込み、大部分の電子は、ドレイン不純物拡散
Ｎ１０３へ抜けるが、第７図に示すように一部十分に高
いエネルギーを持った電子（ホットエレクトロン７００
）が、ＭＯＳ）ランジスタＱ１のドレイン不純物拡散層
１０３に接するフィールド酸化膜１０７Ａの障壁を越え
て入り込み、注入されたホットエレクトロン７００は、
フィールド酸化膜１０７Ａ中のトラップに捕獲され、そ
の結果、負電荷を発生し、その負電荷によって誘導され
た正電荷８００がドレイン不純物拡散層１０３近傍の半
導体基板１１０中に発生してしまい、そのために第８図
に示すようにドレイン不純物拡散Ｈ１０３とフィールド
酸化膜１０７Ａとが接する領域で形成される空乏層１１
２幅が極めて小さくなり、ドレイン不純物拡散層１０３
−半導体基板１１０間の耐圧が下がってしまうという欠
点がある。従ってこの状態で通常動作時に入力端子（ポ
ンディングパッド）１０１に正電圧が印加されると前述
のようにドレイン不純物拡散層１０３−半導体基板１１
０間の耐圧が低下しているため、半導体基板１１０へ漏
れ電流（ｉｔ）が流れ、半導体デバイスの信頼性低下を
引き起こす。
ンジスタ（第５図のＱｌ）は、ドレイン不純物拡散層（
第６図の１０３）とＭｏＳトランジスタＱ１のゲート酸
化膜であるフィールド酸化膜１０７Ａとが接しているた
め、入力端子（ポンディングパッド）１０１に異常電圧
が印加されるとソース不純物拡散層１０４Ａとドレイン
不純物拡散層１０３との間の高電界によって、ソース不
純物拡散Ｎ１０４Ａからドレイン不純物拡散Ｎ１０３へ
電子が流れ込み、大部分の電子は、ドレイン不純物拡散
Ｎ１０３へ抜けるが、第７図に示すように一部十分に高
いエネルギーを持った電子（ホットエレクトロン７００
）が、ＭＯＳ）ランジスタＱ１のドレイン不純物拡散層
１０３に接するフィールド酸化膜１０７Ａの障壁を越え
て入り込み、注入されたホットエレクトロン７００は、
フィールド酸化膜１０７Ａ中のトラップに捕獲され、そ
の結果、負電荷を発生し、その負電荷によって誘導され
た正電荷８００がドレイン不純物拡散層１０３近傍の半
導体基板１１０中に発生してしまい、そのために第８図
に示すようにドレイン不純物拡散Ｈ１０３とフィールド
酸化膜１０７Ａとが接する領域で形成される空乏層１１
２幅が極めて小さくなり、ドレイン不純物拡散層１０３
−半導体基板１１０間の耐圧が下がってしまうという欠
点がある。従ってこの状態で通常動作時に入力端子（ポ
ンディングパッド）１０１に正電圧が印加されると前述
のようにドレイン不純物拡散層１０３−半導体基板１１
０間の耐圧が低下しているため、半導体基板１１０へ漏
れ電流（ｉｔ）が流れ、半導体デバイスの信頼性低下を
引き起こす。
［問題点を解決するための手段］
本発明に係る半導体入力保護装置は、入力端子と内部回
路形成領域との間の一導電型の半導体基板に設けられた
半導体入力保護装置において、上記入力端子に接続され
た逆導電型の第１不純物領域と、接地電位に接続され分
離領域を介して上記第１不純物領域と対向する逆導電型
の第２不純物領域と、上記分離領域の一部に設けられた
厚い絶縁層と、上記第１不純物領域の一部の上に形成さ
れた薄い絶縁膜上から上記分離領域の残部の上方を経て
上記厚い絶縁層上にかけて延在し上記半導体基板に接続
された多結晶シリコン層とを有することを要旨としてい
る。
路形成領域との間の一導電型の半導体基板に設けられた
半導体入力保護装置において、上記入力端子に接続され
た逆導電型の第１不純物領域と、接地電位に接続され分
離領域を介して上記第１不純物領域と対向する逆導電型
の第２不純物領域と、上記分離領域の一部に設けられた
厚い絶縁層と、上記第１不純物領域の一部の上に形成さ
れた薄い絶縁膜上から上記分離領域の残部の上方を経て
上記厚い絶縁層上にかけて延在し上記半導体基板に接続
された多結晶シリコン層とを有することを要旨としてい
る。
［発明の作用］
上記構成に係る半導体人力保護装置では絶縁層中に注入
されたホットエレクトロンに起因する負電荷が、半導体
基板に正電荷を誘導しても第１不純物領域と絶縁層間に
分離領域の残部が存在するので第１不純物領域から延び
る空乏層に影響がない。
されたホットエレクトロンに起因する負電荷が、半導体
基板に正電荷を誘導しても第１不純物領域と絶縁層間に
分離領域の残部が存在するので第１不純物領域から延び
る空乏層に影響がない。
［実施例］
次に本発明の実施例について図面を参照して説明する。
第１図は、本発明の一実施例を示す平面図で、第２Ａ
図は第１図＜ｒ＞の領域の拡大図、第２Ｂ図は第２Ａ図
の縦断面図、第３図は第２Ｂ図の（ＩＩ）の領域の拡大
図である。
図は第１図＜ｒ＞の領域の拡大図、第２Ｂ図は第２Ａ図
の縦断面図、第３図は第２Ｂ図の（ＩＩ）の領域の拡大
図である。
次に本実施例の動作について説明する。
図において１０１はポンディングパッド、１０２はパッ
ドスルーホール、１０３は第１不純物領域としての不純
物拡散層、１０４Ａは第２不純物領域としての不純物拡
散層、１０４Ｂ、１０４Ｃは不純物拡散層、１０５はチ
ャンネルストッパ、１０６Ａ、１０６Ｂは多結晶シリコ
ン層、１０７Ａ、１０７Ｂはフィールド酸化膜、１０８
はゲート酸化膜、１０９は眉間絶縁膜、１１０は半導体
基板、１１１はアルミ配線層、１１２は空乏層、１１３
Ａ〜１１３Ｄ、１１４はコンタクトである。
ドスルーホール、１０３は第１不純物領域としての不純
物拡散層、１０４Ａは第２不純物領域としての不純物拡
散層、１０４Ｂ、１０４Ｃは不純物拡散層、１０５はチ
ャンネルストッパ、１０６Ａ、１０６Ｂは多結晶シリコ
ン層、１０７Ａ、１０７Ｂはフィールド酸化膜、１０８
はゲート酸化膜、１０９は眉間絶縁膜、１１０は半導体
基板、１１１はアルミ配線層、１１２は空乏層、１１３
Ａ〜１１３Ｄ、１１４はコンタクトである。
入力端子（ポンディングパッド）１０１に正の異常電圧
が印加されるとＭＯＳトランジスタＱ１が導通してソー
ス−ドレイン間の高電界によってソース不純物拡散Ｊ’
！１０４Ａからドレイン不純物拡散層１０３へ電子が流
れ込み、一部高いエネルギーを持ったホットエレクトロ
ンがドレイン不純物拡散層１０３に接するフィールド酸
化膜１０７Ａ内へ注入される。その結果、負電荷３００
を発生し、その負電荷３００に誘導されて正電荷３０１
がドレイン不純物拡散層１０３近傍の半導体基板１１０
中に発生してしまう（第３図参照）。
が印加されるとＭＯＳトランジスタＱ１が導通してソー
ス−ドレイン間の高電界によってソース不純物拡散Ｊ’
！１０４Ａからドレイン不純物拡散層１０３へ電子が流
れ込み、一部高いエネルギーを持ったホットエレクトロ
ンがドレイン不純物拡散層１０３に接するフィールド酸
化膜１０７Ａ内へ注入される。その結果、負電荷３００
を発生し、その負電荷３００に誘導されて正電荷３０１
がドレイン不純物拡散層１０３近傍の半導体基板１１０
中に発生してしまう（第３図参照）。
しかしながら、第２Ｂ図に示すように、ドレイン不純物
拡散層１０３とフィールド酸化膜１０７八間が多結晶シ
リコンＪ’１１０６Ｂの幅だけ距離を隔てて離れている
ため、ドレイン不純物拡散層１０３と接するフィールド
酸化膜１０７Ａ内に注入されたホットエレクトロンによ
って発生した負電荷により誘導された正電荷が発生して
も、ドレイン不純物拡散Ｎ１０３の空乏層１１２に何ら
影響を与えない。さらに、多結晶シリコン層１０６Ｂが
コンタクト１１４を介してフローティングの不純物拡散
層１０４Ｃに接続されているため入力端子（ポンディン
グパッド）１０１への異常電圧印加によって、入力端子
１０１と不純物拡散層１０３とを接続するコンタク）
１１３Ａ領域での接合部において半導体基板１１０への
ブレイクダウンされた電荷によって瞬間的に半導体基板
１１０の電位が、上昇し、その上昇した電位をうけて多
結晶シリコン層１０６Ｂと不純物拡散Ｎ１０３とで構成
される容量によって多結晶シリコン層１０６Ｂの電位も
上昇し、不純物拡散層１０３と多結晶シリコン層間１０
６Ｂとの電位差が小さくなり、多結晶シリコンＪ’！１
０６Ｂ直下のゲート酸化膜１０８にかかる電界を緩和で
き、多結晶シリコンＮ１０６Ｂ−不純物拡散層１０３間
のショートを防止できる。
拡散層１０３とフィールド酸化膜１０７八間が多結晶シ
リコンＪ’１１０６Ｂの幅だけ距離を隔てて離れている
ため、ドレイン不純物拡散層１０３と接するフィールド
酸化膜１０７Ａ内に注入されたホットエレクトロンによ
って発生した負電荷により誘導された正電荷が発生して
も、ドレイン不純物拡散Ｎ１０３の空乏層１１２に何ら
影響を与えない。さらに、多結晶シリコン層１０６Ｂが
コンタクト１１４を介してフローティングの不純物拡散
層１０４Ｃに接続されているため入力端子（ポンディン
グパッド）１０１への異常電圧印加によって、入力端子
１０１と不純物拡散層１０３とを接続するコンタク）
１１３Ａ領域での接合部において半導体基板１１０への
ブレイクダウンされた電荷によって瞬間的に半導体基板
１１０の電位が、上昇し、その上昇した電位をうけて多
結晶シリコン層１０６Ｂと不純物拡散Ｎ１０３とで構成
される容量によって多結晶シリコン層１０６Ｂの電位も
上昇し、不純物拡散層１０３と多結晶シリコン層間１０
６Ｂとの電位差が小さくなり、多結晶シリコンＪ’！１
０６Ｂ直下のゲート酸化膜１０８にかかる電界を緩和で
き、多結晶シリコンＮ１０６Ｂ−不純物拡散層１０３間
のショートを防止できる。
［発明の効果コ
以上説明したように本発明は入力保護回路の一素子であ
るフィールド酸化膜をゲート絶縁膜とするＭＯＳ）ラン
ジスタにおいて、第１不純物領域を含む活性化領域の一
部上およびゲート絶縁膜である厚い絶縁膜（フィールド
酸化膜）の一部上側に多結晶シリコン層を形成し、第１
不純物領域とフィールド酸化膜との間に一定間隔を隔て
ることにより、入力端子に異常電圧が印加されて第１不
純物領域近傍のフィールド酸化膜内ヘホットエレクトロ
ン注入によって発生した負電荷により誘導された正電荷
が発生しても、第１不純物領域の空乏層に何ら影響を与
えず信頼性の高いデバイスが形成できる効果がある。
るフィールド酸化膜をゲート絶縁膜とするＭＯＳ）ラン
ジスタにおいて、第１不純物領域を含む活性化領域の一
部上およびゲート絶縁膜である厚い絶縁膜（フィールド
酸化膜）の一部上側に多結晶シリコン層を形成し、第１
不純物領域とフィールド酸化膜との間に一定間隔を隔て
ることにより、入力端子に異常電圧が印加されて第１不
純物領域近傍のフィールド酸化膜内ヘホットエレクトロ
ン注入によって発生した負電荷により誘導された正電荷
が発生しても、第１不純物領域の空乏層に何ら影響を与
えず信頼性の高いデバイスが形成できる効果がある。
第１図は本発明の半導体入力保護装置の一実施例の平面
図、第２Ａ図は第１図中の（１）の領域の拡大図、第２
Ｂ図は第２Ａ図の縦断面図、第３図は第２Ｂ図中の（Ｉ
ｆ）の領域の拡大図、第４図は従来の半導体入力保護装
置の等価回路を示す回路図、第５図は第４図の従来例の
平面図、第６図は第５図のＸ−Ｙ線断面図、第７図、第
８図は第６図中の（ｍ）の領域の拡大図であり、それぞ
れ入力端子に異常電圧印加時、印加後の状態を示す。 １０１・・・・入力端子（ポンディングパッド）、１０
２・・・・パッドスルーホール、 １０３・・・入力端子に接続された不純物拡散層、１０
４Ａ、１０４Ｂ、１０４Ｃ・・・・・・・・・・・接地
電位に接続された不純物拡散層、１０５・・・チャンネ
ルストッパー用の半導体基板と同導電型の不純物拡散層
、 １０６Ａ、１０６Ｂ・・・多結晶シリコン層、１０７Ａ
、１０７Ｂ・・・フィールド酸化膜、１０８・・・・
・・・・ゲート酸化膜、１０９・・・・・・・・層間絶
縁膜、 １１０・・・・・・・・半導体基板、 １１１・・・・・・接地電位を有する金属（ＡＩ）配線
層、 １１２・・・・・・空乏層、 １１３Ａ、１１３Ｂ、１１３Ｃ，１１３Ｄ・・・・・・
金属（ＡＩ）配線層と不純物拡散層とのコンタクト、 １１４・・・・・・多結晶シリコン層と不純物拡散層と
のコンタクト。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 区 の へ 第５図 ／Ｆ屁物拡散層抵抗 第６図 第７図
図、第２Ａ図は第１図中の（１）の領域の拡大図、第２
Ｂ図は第２Ａ図の縦断面図、第３図は第２Ｂ図中の（Ｉ
ｆ）の領域の拡大図、第４図は従来の半導体入力保護装
置の等価回路を示す回路図、第５図は第４図の従来例の
平面図、第６図は第５図のＸ−Ｙ線断面図、第７図、第
８図は第６図中の（ｍ）の領域の拡大図であり、それぞ
れ入力端子に異常電圧印加時、印加後の状態を示す。 １０１・・・・入力端子（ポンディングパッド）、１０
２・・・・パッドスルーホール、 １０３・・・入力端子に接続された不純物拡散層、１０
４Ａ、１０４Ｂ、１０４Ｃ・・・・・・・・・・・接地
電位に接続された不純物拡散層、１０５・・・チャンネ
ルストッパー用の半導体基板と同導電型の不純物拡散層
、 １０６Ａ、１０６Ｂ・・・多結晶シリコン層、１０７Ａ
、１０７Ｂ・・・フィールド酸化膜、１０８・・・・
・・・・ゲート酸化膜、１０９・・・・・・・・層間絶
縁膜、 １１０・・・・・・・・半導体基板、 １１１・・・・・・接地電位を有する金属（ＡＩ）配線
層、 １１２・・・・・・空乏層、 １１３Ａ、１１３Ｂ、１１３Ｃ，１１３Ｄ・・・・・・
金属（ＡＩ）配線層と不純物拡散層とのコンタクト、 １１４・・・・・・多結晶シリコン層と不純物拡散層と
のコンタクト。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 区 の へ 第５図 ／Ｆ屁物拡散層抵抗 第６図 第７図
Claims (1)
- 【特許請求の範囲】 入力端子と内部回路形成領域との間の一導電型の半導
体基板に設けられた半導体入力保護装置において、 上記入力端子に接続された逆導電型の第１不純物領域と
、 接地電位に接続され、分離領域を介して上記第１不純物
領域と対向する逆導電型の第２不純物領域と、 上記分離領域の一部に設けられた厚い絶縁層と、上記第
１不純物領域の一部の上に形成された薄い絶縁膜上から
上記分離領域の残部の上方を経て上記厚い絶縁層上にか
けて延在し、上記半導体基板に接続された多結晶シリコ
ン層とを有することを特徴とする半導体入力保護装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300606A JPH01140757A (ja) | 1987-11-27 | 1987-11-27 | 半導体入力保護装置 |
| US07/276,582 US4990984A (en) | 1987-11-27 | 1988-11-28 | Semiconductor device having protective element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62300606A JPH01140757A (ja) | 1987-11-27 | 1987-11-27 | 半導体入力保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140757A true JPH01140757A (ja) | 1989-06-01 |
Family
ID=17886874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62300606A Pending JPH01140757A (ja) | 1987-11-27 | 1987-11-27 | 半導体入力保護装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4990984A (ja) |
| JP (1) | JPH01140757A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189638A (en) * | 1990-04-26 | 1993-02-23 | Mitsubishi Denki Kabushiki Kaisha | Portable semiconductor memory device |
| US5880483A (en) * | 1990-12-18 | 1999-03-09 | Shanfield; Stanley R. | Semiconductor devices |
| US5223458A (en) * | 1990-12-18 | 1993-06-29 | Raytheon Company | Method of manufacturing a III-V semiconductor device using a self-biased substrate and a plasma containing an electronegative species |
| JP2953192B2 (ja) * | 1991-05-29 | 1999-09-27 | 日本電気株式会社 | 半導体集積回路 |
| KR930005184A (ko) * | 1991-08-21 | 1993-03-23 | 김광호 | 정전기 전압 방지용 반도체 장치 |
| US5371395A (en) * | 1992-05-06 | 1994-12-06 | Xerox Corporation | High voltage input pad protection circuitry |
| EP0656152A1 (en) * | 1992-08-14 | 1995-06-07 | International Business Machines Corporation | Mos device having protection against electrostatic discharge |
| US5428498A (en) * | 1992-09-28 | 1995-06-27 | Xerox Corporation | Office environment level electrostatic discharge protection |
| FR2716294B1 (fr) * | 1994-01-28 | 1996-05-31 | Sgs Thomson Microelectronics | Procédé de réalisation d'un transistor bipolaire pour protection d'un circuit intégré contre les décharges électrostatiques. |
| JP3421580B2 (ja) * | 1998-06-22 | 2003-06-30 | 株式会社東芝 | 撮像装置 |
| US7474002B2 (en) * | 2001-10-30 | 2009-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having dielectric film having aperture portion |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138953A (en) * | 1980-03-31 | 1981-10-29 | Fujitsu Ltd | Semiconductor device |
| JPS56155536A (en) * | 1980-05-02 | 1981-12-01 | Nec Corp | Semiconductor device |
| JPS5745975A (en) * | 1980-09-02 | 1982-03-16 | Nec Corp | Input protecting device for semiconductor device |
| EP0056195B1 (en) * | 1980-12-25 | 1986-06-18 | Fujitsu Limited | Nonvolatile semiconductor memory device |
| JPS58130571A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
| JPS5952866A (ja) * | 1982-09-20 | 1984-03-27 | Fujitsu Ltd | 半導体装置 |
| JPS60153158A (ja) * | 1984-01-23 | 1985-08-12 | Oki Electric Ind Co Ltd | キャパシタ誘電体膜の製造方法 |
| JPH0673377B2 (ja) * | 1985-11-27 | 1994-09-14 | 日本電気株式会社 | 入力保護回路 |
| JPS6355975A (ja) * | 1986-08-27 | 1988-03-10 | Hitachi Ltd | 半導体装置 |
| FR2623018B1 (fr) * | 1987-11-06 | 1990-02-09 | Thomson Semiconducteurs | Circuit integre protege contre les decharges electrostatiques avec seuil de protection variable |
| JPH01194436A (ja) * | 1988-01-29 | 1989-08-04 | Nec Yamaguchi Ltd | 半導体装置 |
-
1987
- 1987-11-27 JP JP62300606A patent/JPH01140757A/ja active Pending
-
1988
- 1988-11-28 US US07/276,582 patent/US4990984A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4990984A (en) | 1991-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2040396C (en) | Semiconductor device with reduced time-dependent dielectric failures | |
| US3999212A (en) | Field effect semiconductor device having a protective diode | |
| JPH0236071B2 (ja) | ||
| JPH0151070B2 (ja) | ||
| US3469155A (en) | Punch-through means integrated with mos type devices for protection against insulation layer breakdown | |
| GB1209271A (en) | Improvements in semiconductor devices | |
| JP2626229B2 (ja) | 半導体入力保護装置 | |
| JPH01140757A (ja) | 半導体入力保護装置 | |
| US4819046A (en) | Integrated circuit with improved protective device | |
| US5949634A (en) | Electrostatic discharge protection circuit triggered by MOS transistor | |
| US4688065A (en) | MOS type semiconductor device | |
| US4438449A (en) | Field effect semiconductor device having a protective diode with reduced internal resistance | |
| JPH05505060A (ja) | 低トリガ電圧ｓｃｒ保護装置及び構造 | |
| US4942446A (en) | Semiconductor device for switching, and the manufacturing method therefor | |
| JPS6359257B2 (ja) | ||
| JP2821128B2 (ja) | 半導体入力保護装置 | |
| JP2990736B2 (ja) | 半導体入出力保護回路 | |
| JPS6237549B2 (ja) | ||
| JPH0518466B2 (ja) | ||
| JPH0821630B2 (ja) | 半導体装置 | |
| JPS62126663A (ja) | 入力保護回路 | |
| JPH04504030A (ja) | Ｍｏｓデバイス用過電圧保護回路 | |
| JP4006023B2 (ja) | 集積回路 | |
| JPH01140758A (ja) | 半導体入力保護装置 | |
| JP3186386B2 (ja) | 絶縁ゲート型半導体装置 |