JP2990736B2 - 半導体入出力保護回路 - Google Patents
半導体入出力保護回路Info
- Publication number
- JP2990736B2 JP2990736B2 JP2106973A JP10697390A JP2990736B2 JP 2990736 B2 JP2990736 B2 JP 2990736B2 JP 2106973 A JP2106973 A JP 2106973A JP 10697390 A JP10697390 A JP 10697390A JP 2990736 B2 JP2990736 B2 JP 2990736B2
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- Japan
- Prior art keywords
- well
- impurity diffusion
- diffusion layer
- protection circuit
- layer
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入出力端子に加えられる静電気などの外部
サージから保護するための入出力保護回路を備えたMOS
型半導体装置に関する。
サージから保護するための入出力保護回路を備えたMOS
型半導体装置に関する。
第３図（Ａ），（Ｂ）は、それぞれ半導体入力保護回
路の従来例の等価回路，一実例の平面図を示す。半導体
入力保護回路は、多結晶シリコンあるいは、不純物拡散
層から成る抵抗体1aとMOSトランジスタTR1から構成され
ている。入力ボンディングパッド5aは、スルーホール６
を経てワイヤボンディングされている。不純物拡散層抵
抗体１は、コンタクト3aを介してボンディングパッド5a
に接続され、不純物拡散層抵抗体１の他端は、コンタク
ト3bを介してMOSトランジスタTR1のドレイン８および内
部回路の入力トランジスタTRのゲートに接続されてい
る。また、MOSトランジスタTR1の多結晶シリコンゲート
２は、コレタクト４を介して、またMOSトランジスタTR1
のソース７はコンタクト3cを介して接地電位を持つ金属
配線層5cに接続されている。
路の従来例の等価回路，一実例の平面図を示す。半導体
入力保護回路は、多結晶シリコンあるいは、不純物拡散
層から成る抵抗体1aとMOSトランジスタTR1から構成され
ている。入力ボンディングパッド5aは、スルーホール６
を経てワイヤボンディングされている。不純物拡散層抵
抗体１は、コンタクト3aを介してボンディングパッド5a
に接続され、不純物拡散層抵抗体１の他端は、コンタク
ト3bを介してMOSトランジスタTR1のドレイン８および内
部回路の入力トランジスタTRのゲートに接続されてい
る。また、MOSトランジスタTR1の多結晶シリコンゲート
２は、コレタクト４を介して、またMOSトランジスタTR1
のソース７はコンタクト3cを介して接地電位を持つ金属
配線層5cに接続されている。
次に動作について説明する。第３図（Ａ）に示す節点
Ａに存在する寄生容量Cstと不純物拡散層抵抗体１の抵
抗値Ｒで決まる時定数τ＝Cst.Rにより、入力端子から
印加される外部サージのピーク電圧を下げると共にMOS
トランジスタTR1のパンチスルー現象を利用してサージ
の電荷を接地電位に逃がし、節点Ａにおける電位を低下
させることになり、入力トランジスタTRのゲートを基板
間にかかる電界強度を下げてゲート酸化膜の破壊などを
防止するものである。
Ａに存在する寄生容量Cstと不純物拡散層抵抗体１の抵
抗値Ｒで決まる時定数τ＝Cst.Rにより、入力端子から
印加される外部サージのピーク電圧を下げると共にMOS
トランジスタTR1のパンチスルー現象を利用してサージ
の電荷を接地電位に逃がし、節点Ａにおける電位を低下
させることになり、入力トランジスタTRのゲートを基板
間にかかる電界強度を下げてゲート酸化膜の破壊などを
防止するものである。
上述した第３図（Ａ）に示す従来の半導体入力保護回
路のボンディングパッド5aと入力抵抗１間には何らの保
護機能が無いため入力抵抗１が不純物拡散層で形成され
た場合には、外部サージ印加によって、ボンディングパ
ッド5aと不純物拡散層１とを接続するコンタクト3a部分
の接合がブレイクダウンし、第４図（Ｂ）に示すように
その時、発生した高エネルギーを持ったホットエレクト
ロンの一部が、フィールド酸化膜12に注入され、その結
果不純物拡散層１とフィールド酸化膜12との境界の空乏
層16が狭まりボンディングパッド5aとＰ型シリコン基板
９との耐圧，すなわちコンタクト3a部分の接合耐圧が低
下し、通常動作時のバイアス電圧が印加されるとリーグ
電流が発生するという欠点がある。
路のボンディングパッド5aと入力抵抗１間には何らの保
護機能が無いため入力抵抗１が不純物拡散層で形成され
た場合には、外部サージ印加によって、ボンディングパ
ッド5aと不純物拡散層１とを接続するコンタクト3a部分
の接合がブレイクダウンし、第４図（Ｂ）に示すように
その時、発生した高エネルギーを持ったホットエレクト
ロンの一部が、フィールド酸化膜12に注入され、その結
果不純物拡散層１とフィールド酸化膜12との境界の空乏
層16が狭まりボンディングパッド5aとＰ型シリコン基板
９との耐圧，すなわちコンタクト3a部分の接合耐圧が低
下し、通常動作時のバイアス電圧が印加されるとリーグ
電流が発生するという欠点がある。
本発明の半導体入力保護回路は、ボンディングパッド
に印加されるサージから内部回路を保護する半導体入出
力保護回路において、一導電型の半導体基板内に形成さ
れた逆導電型の第１のウェルと、前記第１のウェル内に
形成され前記ボンディングパッドを構成する金属膜とコ
ンタクトする前記逆導電型の第１の不純物拡散層と、前
記第１のウェルと離間して前記半導体基板内に設けられ
た前記逆導電型の第２のウェルと、前記第２のウェル内
に形成された前記逆導電型の第２の不純物拡散層と、前
記第１及び第２のウェル間における前記半導体基板上に
絶縁膜を介して形成され、そのゲート長が前記第１のウ
ェルと前記第２のウェルとの間隔よりも狭いゲート電極
と、前記ゲート電極と前記第２の不純物拡散層とを共通
に接地電位に接続する手段とを備えることを特徴とす
る。
に印加されるサージから内部回路を保護する半導体入出
力保護回路において、一導電型の半導体基板内に形成さ
れた逆導電型の第１のウェルと、前記第１のウェル内に
形成され前記ボンディングパッドを構成する金属膜とコ
ンタクトする前記逆導電型の第１の不純物拡散層と、前
記第１のウェルと離間して前記半導体基板内に設けられ
た前記逆導電型の第２のウェルと、前記第２のウェル内
に形成された前記逆導電型の第２の不純物拡散層と、前
記第１及び第２のウェル間における前記半導体基板上に
絶縁膜を介して形成され、そのゲート長が前記第１のウ
ェルと前記第２のウェルとの間隔よりも狭いゲート電極
と、前記ゲート電極と前記第２の不純物拡散層とを共通
に接地電位に接続する手段とを備えることを特徴とす
る。
次に、本発明について図面を参照して説明する。
第１図（Ａ）（Ｂ）はそれぞれ本発明の一実施例の平
面図,X−Ｙ線断面図を示す。
面図,X−Ｙ線断面図を示す。
本発明の半導体入力保護回路は第１図（Ｂ）に示すよ
うに公知のCMOS製造プロセスにおいてまず、Ｐ型シリコ
ン基板９上に接合の浅いN-層を形成し、熱処理を施して
押込み深い接合のＮ型ウェル層10,11を形成し、次に選
択酸化により、活性化領域15とフィールド酸化膜12が形
成され、活性化領域15内に多結晶シリコン層２によるゲ
ート電極を形成し、次にＮ型不純物拡散層によるソース
7,ドレイン８領域をゲート電極２からｌ〔μｍ〕の距離
を隔して形成することによって達成することができる。
うに公知のCMOS製造プロセスにおいてまず、Ｐ型シリコ
ン基板９上に接合の浅いN-層を形成し、熱処理を施して
押込み深い接合のＮ型ウェル層10,11を形成し、次に選
択酸化により、活性化領域15とフィールド酸化膜12が形
成され、活性化領域15内に多結晶シリコン層２によるゲ
ート電極を形成し、次にＮ型不純物拡散層によるソース
7,ドレイン８領域をゲート電極２からｌ〔μｍ〕の距離
を隔して形成することによって達成することができる。
また、Ｎ型ウェル層10,11は、間隔l,長さＷにわたっ
て隣接しておい、この隣接したＮ型ウェル層10,11に常
に一様な電界がかかるようにＮ型不純物拡散層7,8およ
びコンタクト3a,3cおよびアルミ配線層5a,5cもそれぞれ
互いに平行に配置されている。
て隣接しておい、この隣接したＮ型ウェル層10,11に常
に一様な電界がかかるようにＮ型不純物拡散層7,8およ
びコンタクト3a,3cおよびアルミ配線層5a,5cもそれぞれ
互いに平行に配置されている。
このように構成された本実施例においては、ボンディ
ングパッド5aに正の異常電圧が印加されるとボンディン
グパッド5aに接続されたＮ型不純物拡散層8,およびＮ型
ウェル層11と接地電位に接続されたＮ型不純物拡散層7,
およびＮ型ウェル層10とが間隔ｌという極めて狭い間隙
で隣接しているためＮ型ウェル層11とＰ型シリコン基板
９間の空乏層が広がりＮ型ウェル層10に到達しパンチス
ルーを起こし、Ｎ型ウェル層11と10とが導通する。この
時、Ｎ型ウェル10,11と多結晶シリコンゲート電極２と
がオフセットになっているためＮ型不純物拡散層８およ
びＮ型ウェル層11と多結晶シリコンゲート電極２との間
で発生する高電界を緩和し、接地電位を持つＮ型不純物
拡散層７およびＮ型ウエル層10から発生したエレクトロ
ンは、多結晶シリコンゲート電極２直下のＰ型シリコン
基板９表面を順次Ｎ型不純物拡散層８およびＮ型ウェル
層11へと流れ込む。ここで、異常電圧の保護機能動作と
してＮ型ウェル層間のパンチスルー現象を利用している
ためパンチスルーを起こすチャンネル領域上には、厚い
フィールド酸化膜12に比べ欠陥の少ない薄いゲート酸化
膜13を形成していることによってボンディングパッド5a
に印加された異常電圧によって発生したホットエレクト
ロンによる酸化膜注入が起こりにくい。したがって、ボ
ンディングパッド5aに接続されているＮ型ウェル層11と
Ｐ型シリコン基板９とで形成される空乏層幅に変化無く
耐圧劣化も無く静電気等の異常電圧に強いデバイスを提
供することができ信頼性の向上に大きく貢献することが
できる。
ングパッド5aに正の異常電圧が印加されるとボンディン
グパッド5aに接続されたＮ型不純物拡散層8,およびＮ型
ウェル層11と接地電位に接続されたＮ型不純物拡散層7,
およびＮ型ウェル層10とが間隔ｌという極めて狭い間隙
で隣接しているためＮ型ウェル層11とＰ型シリコン基板
９間の空乏層が広がりＮ型ウェル層10に到達しパンチス
ルーを起こし、Ｎ型ウェル層11と10とが導通する。この
時、Ｎ型ウェル10,11と多結晶シリコンゲート電極２と
がオフセットになっているためＮ型不純物拡散層８およ
びＮ型ウェル層11と多結晶シリコンゲート電極２との間
で発生する高電界を緩和し、接地電位を持つＮ型不純物
拡散層７およびＮ型ウエル層10から発生したエレクトロ
ンは、多結晶シリコンゲート電極２直下のＰ型シリコン
基板９表面を順次Ｎ型不純物拡散層８およびＮ型ウェル
層11へと流れ込む。ここで、異常電圧の保護機能動作と
してＮ型ウェル層間のパンチスルー現象を利用している
ためパンチスルーを起こすチャンネル領域上には、厚い
フィールド酸化膜12に比べ欠陥の少ない薄いゲート酸化
膜13を形成していることによってボンディングパッド5a
に印加された異常電圧によって発生したホットエレクト
ロンによる酸化膜注入が起こりにくい。したがって、ボ
ンディングパッド5aに接続されているＮ型ウェル層11と
Ｐ型シリコン基板９とで形成される空乏層幅に変化無く
耐圧劣化も無く静電気等の異常電圧に強いデバイスを提
供することができ信頼性の向上に大きく貢献することが
できる。
尚、本発明の実施例として入力保護回路について説明
したが出力回路についても適用できる。
したが出力回路についても適用できる。
以上説明したように本発明は、入力端子に接続された
第１のウェル層内に配置された第１の不純物拡散層と接
地電位に接続された第２のウェル層内に配置された第２
の不純物拡散層とが、同一活性化領域内に等間隔で平行
に相対向して分離されており、第１と第２の不純物拡散
層及びウェル層の分離領域上に接地電位を有するゲート
電極を形成し、ゲート電極の両端と第1,第２の不純物拡
散層およびウェル層との間に一定の距離を隔て、第１と
第２のウェル層間隔がゲート電極幅に比べ大きくするこ
とにより外部から静電気等の異常電圧が印加された時、
等間隔で平行に相対向して分離された第1,第２のウェル
層のパンチスルー現象によって異常電圧を低下させ、ま
た、ソース（第２のウェル層），ドレイン（第１のウェ
ル層）およびゲート電極で構成されるMOSトランジスタ
において、ソース・ドレインとゲート電極をオフセット
に形成することによって、ドレイン−ゲート電極間の電
界を緩和しゲート酸化膜破壊を防止する効果がある。
第１のウェル層内に配置された第１の不純物拡散層と接
地電位に接続された第２のウェル層内に配置された第２
の不純物拡散層とが、同一活性化領域内に等間隔で平行
に相対向して分離されており、第１と第２の不純物拡散
層及びウェル層の分離領域上に接地電位を有するゲート
電極を形成し、ゲート電極の両端と第1,第２の不純物拡
散層およびウェル層との間に一定の距離を隔て、第１と
第２のウェル層間隔がゲート電極幅に比べ大きくするこ
とにより外部から静電気等の異常電圧が印加された時、
等間隔で平行に相対向して分離された第1,第２のウェル
層のパンチスルー現象によって異常電圧を低下させ、ま
た、ソース（第２のウェル層），ドレイン（第１のウェ
ル層）およびゲート電極で構成されるMOSトランジスタ
において、ソース・ドレインとゲート電極をオフセット
に形成することによって、ドレイン−ゲート電極間の電
界を緩和しゲート酸化膜破壊を防止する効果がある。
第１図（Ａ）は、本発明の半導体入力保護装置の一実施
例の平面図、第１図（Ｂ）は、第１図（Ａ）のＸ−Ｙ線
断面図、第２図は、従来の半導体入力保護装置の等価回
路、第３図は第２図の一実施例の平面図、第４図
（Ａ），（Ｂ）は、第３図のＸ−Ｙ線断面図で、それぞ
れ入力端子へ異常電圧印加前後によるホットエレクトロ
ン酸化膜注入状態を示す。 １……入力抵抗、２……多結晶シリコン層、3a,3b,3c…
…アルミと不純物拡散層とのコンタクト、４……アルミ
と多結晶シリコン層とのコンタクト、5a,5b,5c……アル
ミ配線層、６……スルーホール、７……接地電位側不純
物拡散層、８……入力端子側不純物拡散層、９……Ｐ型
シリコン基板、10……接地電位側Ｎ型ウェル層、11……
入力端子側Ｎ型ウェル層、12……フィールド酸化膜、13
……ゲート酸化膜、14……パッシベーション膜、15……
活性化領域。
例の平面図、第１図（Ｂ）は、第１図（Ａ）のＸ−Ｙ線
断面図、第２図は、従来の半導体入力保護装置の等価回
路、第３図は第２図の一実施例の平面図、第４図
（Ａ），（Ｂ）は、第３図のＸ−Ｙ線断面図で、それぞ
れ入力端子へ異常電圧印加前後によるホットエレクトロ
ン酸化膜注入状態を示す。 １……入力抵抗、２……多結晶シリコン層、3a,3b,3c…
…アルミと不純物拡散層とのコンタクト、４……アルミ
と多結晶シリコン層とのコンタクト、5a,5b,5c……アル
ミ配線層、６……スルーホール、７……接地電位側不純
物拡散層、８……入力端子側不純物拡散層、９……Ｐ型
シリコン基板、10……接地電位側Ｎ型ウェル層、11……
入力端子側Ｎ型ウェル層、12……フィールド酸化膜、13
……ゲート酸化膜、14……パッシベーション膜、15……
活性化領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/8234 H01L 27/088
Claims (1)
- 【請求項１】ボンディングパッドに印加されるサージか
ら内部回路を保護する半導体入出力保護回路において、
一導電型の半導体基板内に形成された逆導電型の第１の
ウェルと、前記第１のウェル内に形成され前記ボンディ
ングパッドを構成する金属膜とコンタクトする前記逆導
電型の第１の不純物拡散層と、前記第１のウェルと離間
して前記半導体基板内に設けられた前記逆導電型の第２
のウェルと、前記第２のウェル内に形成された前記逆導
電型の第２の不純物拡散層と、前記第１及び第２のウェ
ル間における前記半導体基板上に絶縁膜を介して形成さ
れ、そのゲート長が前記第１のウェルと前記第２のウェ
ルとの間隔よりも狭いゲート電極と、前記ゲート電極と
前記第２の不純物拡散層とを共通に接地電位に接続する
手段とを備えることを特徴とする半導体入出力保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106973A JP2990736B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体入出力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106973A JP2990736B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体入出力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH045862A JPH045862A (ja) | 1992-01-09 |
| JP2990736B2 true JP2990736B2 (ja) | 1999-12-13 |
Family
ID=14447242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2106973A Expired - Lifetime JP2990736B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体入出力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990736B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124580A (ja) * | 2000-10-18 | 2002-04-26 | Yamaha Corp | 入力保護回路 |
| USD861096S1 (en) | 2018-06-22 | 2019-09-24 | Acushnet Company | Golf club head |
-
1990
- 1990-04-23 JP JP2106973A patent/JP2990736B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH045862A (ja) | 1992-01-09 |
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