JP2000332131A - 静電保護素子、静電保護回路及び半導体装置 - Google Patents
静電保護素子、静電保護回路及び半導体装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Abstract
(57)【要約】
【課題】 静電保護素子のトリガ電圧の低電圧化を簡便
な構成で効率良く図ることを課題とする。 【解決手段】 トリガ素子として主にMOS素子を用い
て、静電気によって生じた電荷を前記MOS素子のトンネ
ル電流Imにより寄生バイポーラトランジスタ１１のベー
ス電極Ｂに補助的に注入することにより、寄生バイポー
ラトランジスタ１１のベース電位を素早く上昇させる。
また、確実に、トンネル電流Imを寄生バイポーラトラン
ジスタ１１のベース電極Ｂに注入するため、半導体基板
内に低抵抗層を設けること、寄生バイポーラトランジス
タ１１とトリガ素子との配列を工夫することを提案す
る。
な構成で効率良く図ることを課題とする。 【解決手段】 トリガ素子として主にMOS素子を用い
て、静電気によって生じた電荷を前記MOS素子のトンネ
ル電流Imにより寄生バイポーラトランジスタ１１のベー
ス電極Ｂに補助的に注入することにより、寄生バイポー
ラトランジスタ１１のベース電位を素早く上昇させる。
また、確実に、トンネル電流Imを寄生バイポーラトラン
ジスタ１１のベース電極Ｂに注入するため、半導体基板
内に低抵抗層を設けること、寄生バイポーラトランジス
タ１１とトリガ素子との配列を工夫することを提案す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、静電気による破
壊を防止するために用いられる半導体装置に関するもの
である。
壊を防止するために用いられる半導体装置に関するもの
である。
【０００２】
【従来の技術】一般に、半導体装置は、静電気による破
壊を受け易く、このために外部に接続される入出力パッ
ドと内部回路との間に、様々な保護素子や、これらの保
護素子を含む保護回路が組み込まれている。特にMOS素
子のゲート絶縁膜は静電気による破壊を受け易いため、
MOS回路において、入出力パッドの静電気放電によって
半導体装置の動作電圧を超える過剰な電荷が生じた場合
には、内部CMOS回路のゲート絶縁膜破壊電圧に達する前
に速やかに過剰な電荷をグランドへ排出する必要があ
る。CMOS回路の入出力パッドにマイナスの静電気放電が
印加された場合は、n+pダイオードの順方向特性によ
り、簡単に静電気を逃すことができるが、プラスの静電
気放電が印加された場合はn+pダイオードでは保護が難
しいため、従来、有効な静電保護素子として、寄生バイ
ポーラトランジスタや寄生サイリスタが利用されてい
る。
壊を受け易く、このために外部に接続される入出力パッ
ドと内部回路との間に、様々な保護素子や、これらの保
護素子を含む保護回路が組み込まれている。特にMOS素
子のゲート絶縁膜は静電気による破壊を受け易いため、
MOS回路において、入出力パッドの静電気放電によって
半導体装置の動作電圧を超える過剰な電荷が生じた場合
には、内部CMOS回路のゲート絶縁膜破壊電圧に達する前
に速やかに過剰な電荷をグランドへ排出する必要があ
る。CMOS回路の入出力パッドにマイナスの静電気放電が
印加された場合は、n+pダイオードの順方向特性によ
り、簡単に静電気を逃すことができるが、プラスの静電
気放電が印加された場合はn+pダイオードでは保護が難
しいため、従来、有効な静電保護素子として、寄生バイ
ポーラトランジスタや寄生サイリスタが利用されてい
る。
【０００３】寄生バイポーラトランジスタを利用した従
来の静電保護回路は図１（ａ）に示すようなゲート電極
Ｇをグランドに落とした構造によって実現され、寄生サ
イリスタを利用した従来の静電保護回路は図２（ａ）に
示すような横方向サイリスタ２によって実現される。な
お、これらの保護回路は内部CMOS回路のnMOSFETの製造
工程が利用可能なため汎用性が高い。
来の静電保護回路は図１（ａ）に示すようなゲート電極
Ｇをグランドに落とした構造によって実現され、寄生サ
イリスタを利用した従来の静電保護回路は図２（ａ）に
示すような横方向サイリスタ２によって実現される。な
お、これらの保護回路は内部CMOS回路のnMOSFETの製造
工程が利用可能なため汎用性が高い。
【０００４】図１（ａ）に示す従来の静電保護回路は、
npn型寄生バイポーラトランジスタ１１のベース電極Ｂ
にｐ型半導体基板１２の基板抵抗Ｒsubを接続した回路
に等価される。その等価回路の回路図を図７（ａ）に、
その電流電圧特性を図１（ｂ）に示す。この寄生バイポ
ーラトランジスタ利用型の静電保護回路の静電保護原理
を以下に開示する。
npn型寄生バイポーラトランジスタ１１のベース電極Ｂ
にｐ型半導体基板１２の基板抵抗Ｒsubを接続した回路
に等価される。その等価回路の回路図を図７（ａ）に、
その電流電圧特性を図１（ｂ）に示す。この寄生バイポ
ーラトランジスタ利用型の静電保護回路の静電保護原理
を以下に開示する。
【０００５】入出力パッドに静電気放電による過剰なマ
イナスの電圧が印加された場合は、電極Ｓ側のn+層とｐ
型半導体基板１２とよりなるn+p接合の順方向特性によ
り静電気をグランドに排出する。すなわち、図１（ｂ）
に示すようにオフセット電圧Vosを超えることにより順
方向電流Ifを流し静電気をグランドに排出するものであ
る。
イナスの電圧が印加された場合は、電極Ｓ側のn+層とｐ
型半導体基板１２とよりなるn+p接合の順方向特性によ
り静電気をグランドに排出する。すなわち、図１（ｂ）
に示すようにオフセット電圧Vosを超えることにより順
方向電流Ifを流し静電気をグランドに排出するものであ
る。
【０００６】入出力パッドに静電気放電による過剰なプ
ラスの電圧が印加された場合は、逆方向電圧に対するス
ナップバック特性により静電気をグランドに排出する。
すなわち、図１（ｂ）に示すように印加電圧が上昇する
につれて前記n+p接合の逆方向電流Irが徐々に増大し、
基板抵抗Ｒsubに逆方向電流Irが流れ込み、電圧降下に
よってベース電極Ｂの電位は上昇する（１５）。npn型
寄生バイポーラトランジスタ１１のn+p接合がおよそ降
伏する付近で第一のトリガ電位（Vt1,It1）に達する
と、ベース電極Ｂの電位の上昇によりnpn型寄生バイポ
ーラトランジスタ１１はターンオンし、電極Ｓから電極
Ｄに大電流を流して静電気をグランドに排出する（１
６）ものである。なお、さらに印加電圧が上昇する場合
には電流も増大するものの（１７）、npn型寄生バイポ
ーラトランジスタ１１は再び降伏し（Vt２,It２）、電
圧の下降と電流の増大を辿り（１８）、素子は高熱のた
めに不可逆的な変化を受けて破壊に至る（１９）。
ラスの電圧が印加された場合は、逆方向電圧に対するス
ナップバック特性により静電気をグランドに排出する。
すなわち、図１（ｂ）に示すように印加電圧が上昇する
につれて前記n+p接合の逆方向電流Irが徐々に増大し、
基板抵抗Ｒsubに逆方向電流Irが流れ込み、電圧降下に
よってベース電極Ｂの電位は上昇する（１５）。npn型
寄生バイポーラトランジスタ１１のn+p接合がおよそ降
伏する付近で第一のトリガ電位（Vt1,It1）に達する
と、ベース電極Ｂの電位の上昇によりnpn型寄生バイポ
ーラトランジスタ１１はターンオンし、電極Ｓから電極
Ｄに大電流を流して静電気をグランドに排出する（１
６）ものである。なお、さらに印加電圧が上昇する場合
には電流も増大するものの（１７）、npn型寄生バイポ
ーラトランジスタ１１は再び降伏し（Vt２,It２）、電
圧の下降と電流の増大を辿り（１８）、素子は高熱のた
めに不可逆的な変化を受けて破壊に至る（１９）。
【０００７】図２（ａ）に示す横方向サイリスタ２は、
横方向のpnp型寄生バイポーラトランジスタと縦方向のn
pn型寄生バイポーラトランジスタ２１とn-well領域の抵
抗Ｒnwとp型半導体基板２２の基板抵抗Ｒsubとを接続し
た回路に等価される。その等価回路の回路図を図７
（b）に、その電流電圧特性を図２（ｂ）に示す。この
寄生サイリスタ利用型の静電保護回路の静電保護原理
は、概ね、上述の寄生バイポーラトランジスタ利用型の
静電保護回路の静電保護原理と同じである。
横方向のpnp型寄生バイポーラトランジスタと縦方向のn
pn型寄生バイポーラトランジスタ２１とn-well領域の抵
抗Ｒnwとp型半導体基板２２の基板抵抗Ｒsubとを接続し
た回路に等価される。その等価回路の回路図を図７
（b）に、その電流電圧特性を図２（ｂ）に示す。この
寄生サイリスタ利用型の静電保護回路の静電保護原理
は、概ね、上述の寄生バイポーラトランジスタ利用型の
静電保護回路の静電保護原理と同じである。
【０００８】入出力パッドに静電気放電による過剰なマ
イナスの電圧が印加された場合は、電極Ｃ側のn+層とｐ
型半導体基板２２とよりなるn+p接合の順方向特性によ
り静電気をグランドに排出する。すなわち、図２（ｂ）
に示すようにオフセット電圧Vosを超えることにより順
方向電流を流し静電気をグランドに排出するものであ
る。
イナスの電圧が印加された場合は、電極Ｃ側のn+層とｐ
型半導体基板２２とよりなるn+p接合の順方向特性によ
り静電気をグランドに排出する。すなわち、図２（ｂ）
に示すようにオフセット電圧Vosを超えることにより順
方向電流を流し静電気をグランドに排出するものであ
る。
【０００９】入出力パッドに静電気放電による過剰なプ
ラスの電圧が印加された場合は、逆方向電圧に対するス
ナップバック特性により静電気をグランドに排出する。
すなわち、図２（ｂ）に示すように印加電圧が上昇する
につれて前記n+p接合の逆方向電流が徐々に増大し、基
板抵抗Ｒsubに逆方向電流が流れ込み、電圧降下によっ
てベース電極Ｂの電位は上昇する（１５’）。縦方向の
npn型寄生バイポーラトランジスタ２１のn+p接合がおよ
そ降伏する付近で第一のトリガ電位（Vt1,It1）に達す
ると、ベース電極Ｂの電位の上昇により縦方向のnpn型
寄生バイポーラトランジスタ２１がターンオンするとと
もに、縦方向と横方向の２つのトランジスタの正帰還作
用により横方向サイリスタ２がターンオンし、電極Ａか
ら電極Ｋに大電流を流して静電気をグランドに排出する
（１６’）ものである。なお、さらに印加電圧が上昇す
る場合には電流も増大するものの（１７’）、縦方向の
npn型寄生バイポーラトランジスタ２１は再び降伏し（V
t２,It２）、電圧の下降と電流の増大を辿り（１
８’）、素子は高熱のために不可逆的な変化を受けて破
壊に至る（１９’）。
ラスの電圧が印加された場合は、逆方向電圧に対するス
ナップバック特性により静電気をグランドに排出する。
すなわち、図２（ｂ）に示すように印加電圧が上昇する
につれて前記n+p接合の逆方向電流が徐々に増大し、基
板抵抗Ｒsubに逆方向電流が流れ込み、電圧降下によっ
てベース電極Ｂの電位は上昇する（１５’）。縦方向の
npn型寄生バイポーラトランジスタ２１のn+p接合がおよ
そ降伏する付近で第一のトリガ電位（Vt1,It1）に達す
ると、ベース電極Ｂの電位の上昇により縦方向のnpn型
寄生バイポーラトランジスタ２１がターンオンするとと
もに、縦方向と横方向の２つのトランジスタの正帰還作
用により横方向サイリスタ２がターンオンし、電極Ａか
ら電極Ｋに大電流を流して静電気をグランドに排出する
（１６’）ものである。なお、さらに印加電圧が上昇す
る場合には電流も増大するものの（１７’）、縦方向の
npn型寄生バイポーラトランジスタ２１は再び降伏し（V
t２,It２）、電圧の下降と電流の増大を辿り（１
８’）、素子は高熱のために不可逆的な変化を受けて破
壊に至る（１９’）。
【００１０】
【発明が解決しようとする課題】ところで、最近の技術
の進歩は、半導体装置の微細化のため、デバイスの小型
化をますます躍進させる反面、低い電圧で破壊する軟弱
なデバイスを生み出した。 近時、超微細化したCMOS装
置にあっては、MOS素子のゲート絶縁膜が４ｎｍ程度ま
でに薄膜化し、ゲート絶縁膜破壊電圧が７ボルト程度ま
で低電圧化するに至った。今後、半導体装置の微細化、
デバイスの小型化は進められることに疑いはない。した
がって、小型化したデバイスに従来の静電保護回路を使
用した場合には、静電保護回路が動作（トリガ）する前
にデバイスが静電気により破壊するという事故が起こり
得る。これに対処するため、小型化したデバイスの低い
破壊電圧に応じた動作電圧（トリガ電圧）の低い静電保
護素子乃至静電保護回路を開発生産しなければならな
い。しかし、その開発生産に成功したとしても、さらに
デバイスは小型化し、同様なことが将来、幾度も繰り返
されるだろう。
の進歩は、半導体装置の微細化のため、デバイスの小型
化をますます躍進させる反面、低い電圧で破壊する軟弱
なデバイスを生み出した。 近時、超微細化したCMOS装
置にあっては、MOS素子のゲート絶縁膜が４ｎｍ程度ま
でに薄膜化し、ゲート絶縁膜破壊電圧が７ボルト程度ま
で低電圧化するに至った。今後、半導体装置の微細化、
デバイスの小型化は進められることに疑いはない。した
がって、小型化したデバイスに従来の静電保護回路を使
用した場合には、静電保護回路が動作（トリガ）する前
にデバイスが静電気により破壊するという事故が起こり
得る。これに対処するため、小型化したデバイスの低い
破壊電圧に応じた動作電圧（トリガ電圧）の低い静電保
護素子乃至静電保護回路を開発生産しなければならな
い。しかし、その開発生産に成功したとしても、さらに
デバイスは小型化し、同様なことが将来、幾度も繰り返
されるだろう。
【００１１】本発明は、以上の諸問題に有効に対処し得
る静電保護素子及び静電保護回路を提供することを目的
とする。すなわち、第一に、静電保護素子のトリガ電圧
の低電圧化を効率良く図ること、具体的には内部回路の
動作電圧を下回らない範囲であるが、内部回路の破壊電
圧以下の低電圧で動作する静電保護素子及び静電保護回
路を提供することを目的とする。第二に、既存の静電保
護素子製造方法又はその方法によって製造される静電保
護素子に変更を加えずそのままそれらを用いることがで
きる経済的な静電保護素子及び静電保護回路を提供する
ことを目的とする。第三に、印加電圧の上昇により自ら
が破損しない静電保護素子及び静電保護回路を提供する
ことを目的とする。
る静電保護素子及び静電保護回路を提供することを目的
とする。すなわち、第一に、静電保護素子のトリガ電圧
の低電圧化を効率良く図ること、具体的には内部回路の
動作電圧を下回らない範囲であるが、内部回路の破壊電
圧以下の低電圧で動作する静電保護素子及び静電保護回
路を提供することを目的とする。第二に、既存の静電保
護素子製造方法又はその方法によって製造される静電保
護素子に変更を加えずそのままそれらを用いることがで
きる経済的な静電保護素子及び静電保護回路を提供する
ことを目的とする。第三に、印加電圧の上昇により自ら
が破損しない静電保護素子及び静電保護回路を提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】前記課題を解決する本出
願第１の発明は、寄生バイポーラトランジスタと、静電
気によって生じた電荷を前記寄生バイポーラトランジス
タのベース領域に注入するトリガ素子とを隣接して備え
たことを特徴とする静電保護素子である。
願第１の発明は、寄生バイポーラトランジスタと、静電
気によって生じた電荷を前記寄生バイポーラトランジス
タのベース領域に注入するトリガ素子とを隣接して備え
たことを特徴とする静電保護素子である。
【００１３】したがって本出願第１の発明の静電保護素
子によれば、静電気によって生じた電荷を前記寄生バイ
ポーラトランジスタのベース電極に注入するトリガ素子
を備えるので、寄生バイポーラトランジスタの動作電圧
（トリガ電圧）が低下するという利点がある。
子によれば、静電気によって生じた電荷を前記寄生バイ
ポーラトランジスタのベース電極に注入するトリガ素子
を備えるので、寄生バイポーラトランジスタの動作電圧
（トリガ電圧）が低下するという利点がある。
【００１４】前記課題を解決する本出願第２の発明は、
本出願第１の発明の静電保護素子において、トリガ素子
は、絶縁膜を有し、静電気によって生じた電荷をトンネ
ル効果によってその絶縁膜を通過させ、前記寄生バイポ
ーラトランジスタのベース領域に注入することを特徴と
する。
本出願第１の発明の静電保護素子において、トリガ素子
は、絶縁膜を有し、静電気によって生じた電荷をトンネ
ル効果によってその絶縁膜を通過させ、前記寄生バイポ
ーラトランジスタのベース領域に注入することを特徴と
する。
【００１５】したがって本出願第２の発明の静電保護素
子によれば、トリガ素子により電荷を低電圧時には絶縁
膜により遮断し、高電圧時にはトンネル効果により通過
させ寄生バイポーラトランジスタのベース電極に流すこ
とができるので、静電気放電が起こっていない通常の状
態においては無駄な電流をグランドに流さず、静電気放
電が起こっている危険な状態においてのみ静電気によっ
て生じた過剰な電荷グランドに流すという利点がある。
子によれば、トリガ素子により電荷を低電圧時には絶縁
膜により遮断し、高電圧時にはトンネル効果により通過
させ寄生バイポーラトランジスタのベース電極に流すこ
とができるので、静電気放電が起こっていない通常の状
態においては無駄な電流をグランドに流さず、静電気放
電が起こっている危険な状態においてのみ静電気によっ
て生じた過剰な電荷グランドに流すという利点がある。
【００１６】前記課題を解決する本出願第３の発明は、
半導体基板上にゲート絶縁膜を介してゲート電極を設
け、このゲート電極の周辺部の前記半導体基板に素子分
離層を形成してなることを特徴とする容量素子である。
半導体基板上にゲート絶縁膜を介してゲート電極を設
け、このゲート電極の周辺部の前記半導体基板に素子分
離層を形成してなることを特徴とする容量素子である。
【００１７】したがって本出願第３の発明の容量素子に
よれば、そのゲート絶縁膜が破壊する前にゲート絶縁膜
に加わる電圧Voxの上昇が抑止されるので、ゲート絶縁
膜の破壊を阻止することができるという利点がある。そ
の原理を図４（ａ）（ｂ）を参照して説明する。素子分
離層としてのトレンチが設けられているので半導体基板
表面の反転層４１に集まる少数キャリアが不足し、これ
を補うために空乏層４２を伸ばす必要が生じる。ゆえ
に、空乏層を伸ばすために、ゲート電極に加わる電圧は
ある値からそれ以上増加してもその電圧の増加分は半導
体基板に加わる電圧Vs１からVs２への上昇分に当てら
れ、ゲート絶縁膜に加わる電圧Voxの上昇には使われな
いということになるからである。このとき、ゲート絶縁
膜に印加される電圧Voxが飽和し、電圧Voxに依存するゲ
ート絶縁膜を通過するトンネル電流も飽和する。反転層
４１に集まる少数キャリアが不足する傾向を強めるに
は、素子分離層としてのトレンチにはSiO2等の絶縁物を
充填することが好ましい。トレンチの替わりに半導体基
板と反対極性の半導体領域を設けても良い。
よれば、そのゲート絶縁膜が破壊する前にゲート絶縁膜
に加わる電圧Voxの上昇が抑止されるので、ゲート絶縁
膜の破壊を阻止することができるという利点がある。そ
の原理を図４（ａ）（ｂ）を参照して説明する。素子分
離層としてのトレンチが設けられているので半導体基板
表面の反転層４１に集まる少数キャリアが不足し、これ
を補うために空乏層４２を伸ばす必要が生じる。ゆえ
に、空乏層を伸ばすために、ゲート電極に加わる電圧は
ある値からそれ以上増加してもその電圧の増加分は半導
体基板に加わる電圧Vs１からVs２への上昇分に当てら
れ、ゲート絶縁膜に加わる電圧Voxの上昇には使われな
いということになるからである。このとき、ゲート絶縁
膜に印加される電圧Voxが飽和し、電圧Voxに依存するゲ
ート絶縁膜を通過するトンネル電流も飽和する。反転層
４１に集まる少数キャリアが不足する傾向を強めるに
は、素子分離層としてのトレンチにはSiO2等の絶縁物を
充填することが好ましい。トレンチの替わりに半導体基
板と反対極性の半導体領域を設けても良い。
【００１８】前記課題を解決する本出願第４の発明は、
本出願第３の発明の容量素子において、半導体基板中に
低抵抗層を形成してなることを特徴とする。
本出願第３の発明の容量素子において、半導体基板中に
低抵抗層を形成してなることを特徴とする。
【００１９】したがって本出願第４の発明の容量素子に
よれば、そのゲート絶縁膜が破壊する前にゲート絶縁膜
に加わる電圧の上昇が抑止されるので、ゲート絶縁膜の
破壊を阻止することができるという利点と、ゲート絶縁
膜を通過したトンネル電流を低抵抗層に沿って誘導でき
るので、トンネル電流を一点に集中させたり、一定の領
域に拡散させたりなどの調整が可能となるという利点が
ある。
よれば、そのゲート絶縁膜が破壊する前にゲート絶縁膜
に加わる電圧の上昇が抑止されるので、ゲート絶縁膜の
破壊を阻止することができるという利点と、ゲート絶縁
膜を通過したトンネル電流を低抵抗層に沿って誘導でき
るので、トンネル電流を一点に集中させたり、一定の領
域に拡散させたりなどの調整が可能となるという利点が
ある。
【００２０】前記課題を解決する本出願第５の発明は、
本出願第３の発明又は本出願第４の発明の容量素子にお
いて、ゲート電極にダイオードを並列接続してなること
を特徴とする。
本出願第３の発明又は本出願第４の発明の容量素子にお
いて、ゲート電極にダイオードを並列接続してなること
を特徴とする。
【００２１】したがって本出願第５の発明の容量素子に
よれば、ダイオードが並列接続されているので、ゲート
電極に印加させれる電圧の上昇が接続されたダイオード
の降伏電圧を境にそのダイオードの特性に応じて制限さ
れるとともに、そのダイオードが降伏した後はダイオー
ドの逆方向電流とトンネル電流とが加算し半導体基板に
流れるという利点がある。
よれば、ダイオードが並列接続されているので、ゲート
電極に印加させれる電圧の上昇が接続されたダイオード
の降伏電圧を境にそのダイオードの特性に応じて制限さ
れるとともに、そのダイオードが降伏した後はダイオー
ドの逆方向電流とトンネル電流とが加算し半導体基板に
流れるという利点がある。
【００２２】前記課題を解決する本出願第６の発明は、
本出願第１の発明又は本出願第２の発明の静電保護素
子において、本出願第３の発明、本出願第４の発明及び
本出願第５の発明の容量素子のうち一又は二以上の容量
素子をトリガ素子とすることを特徴とする。
本出願第１の発明又は本出願第２の発明の静電保護素
子において、本出願第３の発明、本出願第４の発明及び
本出願第５の発明の容量素子のうち一又は二以上の容量
素子をトリガ素子とすることを特徴とする。
【００２３】したがって本出願第６の発明の静電保護素
子によれば、一又は二以上のトリガ素子のトリガ電流の
注入により、寄生バイポーラトランジスタがトリガされ
るので、その特定のトリガ素子の特性に応じた寄生バイ
ポーラトランジスタの動作電圧（トリガ電圧）の低下が
得られるという利点がある。
子によれば、一又は二以上のトリガ素子のトリガ電流の
注入により、寄生バイポーラトランジスタがトリガされ
るので、その特定のトリガ素子の特性に応じた寄生バイ
ポーラトランジスタの動作電圧（トリガ電圧）の低下が
得られるという利点がある。
【００２４】前記課題を解決する本出願第７の発明は、
本出願第１の発明、本出願第２の発明及び本出願第６
の発明の静電保護素子のうち一又は二以上の静電保護素
子を適用してなる静電保護回路である。
本出願第１の発明、本出願第２の発明及び本出願第６
の発明の静電保護素子のうち一又は二以上の静電保護素
子を適用してなる静電保護回路である。
【００２５】したがって本出願第７の発明の静電保護回
路は、本出願第１の発明、本出願第２の発明及び本出願
第６の発明の静電保護素子が備えられているので、静電
気を素早くグランドに排出するという利点がある。
路は、本出願第１の発明、本出願第２の発明及び本出願
第６の発明の静電保護素子が備えられているので、静電
気を素早くグランドに排出するという利点がある。
【００２６】前記課題を解決する本出願第８の発明は、
本出願第７の発明の静電保護回路において、寄生バイポ
ーラトランジスタとトリガ素子とが、それら相互の隣接
面積が増加するように配列されることを特徴とする。
本出願第７の発明の静電保護回路において、寄生バイポ
ーラトランジスタとトリガ素子とが、それら相互の隣接
面積が増加するように配列されることを特徴とする。
【００２７】寄生バイポーラトランジスタとトリガ素子
とが近接している方がトリガ電流を確実に寄生バイポー
ラトランジスタのベース電極に注入しやすい。したがっ
て本出願第８の発明の静電保護回路によれば、寄生バイ
ポーラトランジスタとトリガ素子との隣接面積が増加す
るように配列されるので、トリガ電流を確実に寄生バイ
ポーラトランジスタのベース電極に注入し、無駄な電流
を流さないという利点がある。
とが近接している方がトリガ電流を確実に寄生バイポー
ラトランジスタのベース電極に注入しやすい。したがっ
て本出願第８の発明の静電保護回路によれば、寄生バイ
ポーラトランジスタとトリガ素子との隣接面積が増加す
るように配列されるので、トリガ電流を確実に寄生バイ
ポーラトランジスタのベース電極に注入し、無駄な電流
を流さないという利点がある。
【００２８】前記課題を解決する本出願第９の発明は、
本出願第７の発明又は本出願第８の発明の静電保護回路
を組み込んだ半導体装置である。
本出願第７の発明又は本出願第８の発明の静電保護回路
を組み込んだ半導体装置である。
【００２９】したがって本出願第９の発明の半導体装置
は、本出願第７の発明又は本出願第８の発明の静電保護
回路により内部回路が保護されるので、静電気に強いと
いう利点がある。
は、本出願第７の発明又は本出願第８の発明の静電保護
回路により内部回路が保護されるので、静電気に強いと
いう利点がある。
【００３０】
【発明の実施の形態】以下に本発明の実施の形態の静電
保護素子、静電保護回路及び半導体装置につき図面を参
照して説明する。
保護素子、静電保護回路及び半導体装置につき図面を参
照して説明する。
【００３１】実施の形態１ 本発明の一実施の形態の容量素子（実施の形態１）を示
す断面図を図３（ａ）に、その逆方向電圧に対する電流
電圧特性を図３（ｂ）に示す。実施の形態１の容量素子
は、図３（ａ）に示すようにp型半導体基板３４上にシ
リコン酸化絶縁膜３２、さらにその上にゲート電極３１
を形成したMOS素子を含み、ゲート電極３１の周辺部を
取り囲んでｐ型半導体基板３４にトレンチ３３を形成
し、トレンチ３３にシリコン酸化絶縁物を充填した。さ
らに前記ｐ型半導体基板３４のゲート電極３１に隣接す
る位置にn+層を埋設することにより寄生n+pダイオード
を形成し、このn+電極とゲート電極３１とを導線で接続
したものである。
す断面図を図３（ａ）に、その逆方向電圧に対する電流
電圧特性を図３（ｂ）に示す。実施の形態１の容量素子
は、図３（ａ）に示すようにp型半導体基板３４上にシ
リコン酸化絶縁膜３２、さらにその上にゲート電極３１
を形成したMOS素子を含み、ゲート電極３１の周辺部を
取り囲んでｐ型半導体基板３４にトレンチ３３を形成
し、トレンチ３３にシリコン酸化絶縁物を充填した。さ
らに前記ｐ型半導体基板３４のゲート電極３１に隣接す
る位置にn+層を埋設することにより寄生n+pダイオード
を形成し、このn+電極とゲート電極３１とを導線で接続
したものである。
【００３２】このような構成を採る実施の形態１の容量
素子の逆方向電圧に対する電流電圧特性は図３（ｂ）に
示す実線のグラフ３ａにより表現される。印加電圧が４
ボルトになる付近までは絶縁膜とダイオードの作用によ
り電流をほとんど流さず、４ボルト付近からトンネル電
流Imにより電流値の上昇を見せる。その後、上述したト
レンチの作用によりトンネル電流Imは飽和するが、印加
電圧が１０ボルトになる付近でダイオードが降伏し、逆
方向電流Irにより電流値は再び上昇を見せる。すなわ
ち、トンネル電流Imと逆方向電流Irとの加算量Im＋Irが
ｐ型半導体基板３４の基板抵抗Rsubに流れる。
素子の逆方向電圧に対する電流電圧特性は図３（ｂ）に
示す実線のグラフ３ａにより表現される。印加電圧が４
ボルトになる付近までは絶縁膜とダイオードの作用によ
り電流をほとんど流さず、４ボルト付近からトンネル電
流Imにより電流値の上昇を見せる。その後、上述したト
レンチの作用によりトンネル電流Imは飽和するが、印加
電圧が１０ボルトになる付近でダイオードが降伏し、逆
方向電流Irにより電流値は再び上昇を見せる。すなわ
ち、トンネル電流Imと逆方向電流Irとの加算量Im＋Irが
ｐ型半導体基板３４の基板抵抗Rsubに流れる。
【００３３】実施の形態１の容量素子によらず、ゲート
電極に隣接して設けられた拡散層の電位が固定されてい
るときのように、拡散層から電荷がいつでも反転層に供
給できる場合は、図３（ｂ）のグラフに示す破線３ｂの
ように電位が上昇し、ダイオードが降伏する前にMOS素
子は絶縁膜破壊を起こす（３ｃ）。実施形態１の容量素
子はこれを素子分離層を設けることによって有効に防い
でいる。しかし、単に素子分離層を設けるのみでは破線
３ｆのように横軸に平行に推移し、電流が飽和したま
ま、ｐ型半導体基板３４に加わる電圧のみが上昇し続
け、高熱のために不可逆的な変化を受けて破壊に至る
（３ｇ）。実施の形態１の容量素子はダイオードをMOS
素子と並列接続しているので、そのダイオードの降伏電
圧以上においては破線３ｄに示すダイオードの特性に応
じて電圧の上昇を制限するとともに逆方向電流Iｒをｐ
型半導体基板３４の基板低抗Ｒsubに流すのである。す
なわち、実施の形態１の容量素子はMOS素子とダイオー
ドを並列接続しているので、その電流電圧特性を示す図
３（ｂ）の実線のグラフ３ａは、破線３ｆ及び破線３ｄ
を電流方向に加算したものとなり、MOS素子の絶縁膜破
壊３ｃ、MOS素子の半導体基板３４の破壊３ｇ及びダイ
オードの破壊３ｅを防止する。
電極に隣接して設けられた拡散層の電位が固定されてい
るときのように、拡散層から電荷がいつでも反転層に供
給できる場合は、図３（ｂ）のグラフに示す破線３ｂの
ように電位が上昇し、ダイオードが降伏する前にMOS素
子は絶縁膜破壊を起こす（３ｃ）。実施形態１の容量素
子はこれを素子分離層を設けることによって有効に防い
でいる。しかし、単に素子分離層を設けるのみでは破線
３ｆのように横軸に平行に推移し、電流が飽和したま
ま、ｐ型半導体基板３４に加わる電圧のみが上昇し続
け、高熱のために不可逆的な変化を受けて破壊に至る
（３ｇ）。実施の形態１の容量素子はダイオードをMOS
素子と並列接続しているので、そのダイオードの降伏電
圧以上においては破線３ｄに示すダイオードの特性に応
じて電圧の上昇を制限するとともに逆方向電流Iｒをｐ
型半導体基板３４の基板低抗Ｒsubに流すのである。す
なわち、実施の形態１の容量素子はMOS素子とダイオー
ドを並列接続しているので、その電流電圧特性を示す図
３（ｂ）の実線のグラフ３ａは、破線３ｆ及び破線３ｄ
を電流方向に加算したものとなり、MOS素子の絶縁膜破
壊３ｃ、MOS素子の半導体基板３４の破壊３ｇ及びダイ
オードの破壊３ｅを防止する。
【００３４】実施の形態２ 次に本発明の他の一実施の形態の静電保護素子及び静電
保護回路（実施の形態２）につき図５を参照して説明す
る。図５（ａ）にその構成図を、図５（ｂ）にその逆方
向電圧に対する電流電圧特性を示した。実施の形態２の
静電保護素子及び静電保護回路は、従来の静電保護素子
たるnMOSFET１のｐ型半導体基板５１上に実施の形態１
の容量素子３をnMOSFET１の隣接位置に形成した静電保
護素子であり、かかる静電保護素子を入出力パッド-内
部CMOS回路間とグランドに接続した静電保護回路であ
る。容量素子３の寄生n+pダイオードのn+電極はnMOSFET
１のn+層に形成された電極Ｓと共有とする。その回路図
は図７（ｃ）に示した。
保護回路（実施の形態２）につき図５を参照して説明す
る。図５（ａ）にその構成図を、図５（ｂ）にその逆方
向電圧に対する電流電圧特性を示した。実施の形態２の
静電保護素子及び静電保護回路は、従来の静電保護素子
たるnMOSFET１のｐ型半導体基板５１上に実施の形態１
の容量素子３をnMOSFET１の隣接位置に形成した静電保
護素子であり、かかる静電保護素子を入出力パッド-内
部CMOS回路間とグランドに接続した静電保護回路であ
る。容量素子３の寄生n+pダイオードのn+電極はnMOSFET
１のn+層に形成された電極Ｓと共有とする。その回路図
は図７（ｃ）に示した。
【００３５】nMOSFET１のみで構成した従来の静電保護
回路の場合は逆電流Iｒのみにより寄生バイポーラトラ
ンジスタ１１をトリガしていたが、 実施の形態２の
静電保護回路はトンネル電流Imをトリガ電流に利用して
いるためトリガ電圧Vt1の低電圧化５３が得られる。
回路の場合は逆電流Iｒのみにより寄生バイポーラトラ
ンジスタ１１をトリガしていたが、 実施の形態２の
静電保護回路はトンネル電流Imをトリガ電流に利用して
いるためトリガ電圧Vt1の低電圧化５３が得られる。
【００３６】ここで、実施の形態２の静電保護素子及び
静電保護回路を有効な静電破壊保護手段として活用した
実施例を数値を上げて説明する。従来、内部CMOS回路の
通常の動作電圧が3.3Ｖ、ゲート絶縁膜の膜厚が８nmで
その破壊電圧が10Ｖ、寄生バイポーラトランジスタ１１
がターンオンするために必要なベース電位、すなわち、
基板抵抗Rsub間の電位差が0.8Ｖであり、静電保護素子
たるnMOSFET１はトリガ電圧Vt1＝９Ｖで寄生バイポーラ
トランジスタ１１のベース電位を0.8Ｖにできるという
設定であった場合に、今般、ゲート絶縁膜の膜厚を４nm
に変更したとする。ゲート絶縁膜の膜厚が４nmになった
ことに伴いゲート絶縁膜破壊電圧が７Ｖに下がり、従来
のnMOSFET１では静電保護回路がトリガする前に今般の
ゲート絶縁膜は破壊してしまう。
静電保護回路を有効な静電破壊保護手段として活用した
実施例を数値を上げて説明する。従来、内部CMOS回路の
通常の動作電圧が3.3Ｖ、ゲート絶縁膜の膜厚が８nmで
その破壊電圧が10Ｖ、寄生バイポーラトランジスタ１１
がターンオンするために必要なベース電位、すなわち、
基板抵抗Rsub間の電位差が0.8Ｖであり、静電保護素子
たるnMOSFET１はトリガ電圧Vt1＝９Ｖで寄生バイポーラ
トランジスタ１１のベース電位を0.8Ｖにできるという
設定であった場合に、今般、ゲート絶縁膜の膜厚を４nm
に変更したとする。ゲート絶縁膜の膜厚が４nmになった
ことに伴いゲート絶縁膜破壊電圧が７Ｖに下がり、従来
のnMOSFET１では静電保護回路がトリガする前に今般の
ゲート絶縁膜は破壊してしまう。
【００３７】そこで、実施の形態２の静電保護素子及び
静電保護回路を作製した。その際、nMOSFET１は内部CMO
S回路に使われるnMOSFETと同一の製造ラインを利用し、
容量素子３も従来の製造工程で作製することができた。
したがって、内部CMOS回路、nMOSFET１及び容量素子３
のゲート絶縁膜の膜厚はともに４nmとなった。実施の形
態２の静電保護素子及び静電保護回路を半導体装置に適
用した結果、印加電圧が静電気放電により内部CMOS回路
の通常の動作電圧の3.3Ｖを超え、４Ｖになったところ
で容量素子３はトンネル電流を寄生バイポーラトランジ
スタのベース電極Ｂに流しはじめたので、印加電圧が６
Ｖになったときに、基板抵抗Rsub間の電位差が0.8Ｖに
なり、寄生バイポーラトランジスタ１１がターンオンし
静電気により生じた過剰な電荷を速やかにグランドに排
出し、内部CMOS回路のゲート絶縁膜破壊を防ぐことがで
きた。
静電保護回路を作製した。その際、nMOSFET１は内部CMO
S回路に使われるnMOSFETと同一の製造ラインを利用し、
容量素子３も従来の製造工程で作製することができた。
したがって、内部CMOS回路、nMOSFET１及び容量素子３
のゲート絶縁膜の膜厚はともに４nmとなった。実施の形
態２の静電保護素子及び静電保護回路を半導体装置に適
用した結果、印加電圧が静電気放電により内部CMOS回路
の通常の動作電圧の3.3Ｖを超え、４Ｖになったところ
で容量素子３はトンネル電流を寄生バイポーラトランジ
スタのベース電極Ｂに流しはじめたので、印加電圧が６
Ｖになったときに、基板抵抗Rsub間の電位差が0.8Ｖに
なり、寄生バイポーラトランジスタ１１がターンオンし
静電気により生じた過剰な電荷を速やかにグランドに排
出し、内部CMOS回路のゲート絶縁膜破壊を防ぐことがで
きた。
【００３８】実施の形態３ 次に本発明の他の一実施の形態の静電保護素子及び静電
保護回路（実施の形態３）につき図６を参照して説明す
る。図６（ａ）にその構成図を、図６（ｂ）にその逆方
向電圧に対する電流電圧特性を示した。実施の形態３の
静電保護素子及び静電保護回路は、従来の静電保護素子
たる横方向サイリスタ２のｐ型半導体基板６１上に実施
の形態１の容量素子３を形成したものである。その回路
図は図７（ｄ）に示した。
保護回路（実施の形態３）につき図６を参照して説明す
る。図６（ａ）にその構成図を、図６（ｂ）にその逆方
向電圧に対する電流電圧特性を示した。実施の形態３の
静電保護素子及び静電保護回路は、従来の静電保護素子
たる横方向サイリスタ２のｐ型半導体基板６１上に実施
の形態１の容量素子３を形成したものである。その回路
図は図７（ｄ）に示した。
【００３９】横方向サイリスタ２のみで構成した従来の
静電保護回路の場合は逆電流Iｒのみにより寄生バイポ
ーラトランジスタ２１をトリガしていたが、 実施の
形態３の静電保護回路はトンネル電流Imをトリガ電流に
利用しているためトリガ電圧Vt1の低電圧化６３が得ら
れる。
静電保護回路の場合は逆電流Iｒのみにより寄生バイポ
ーラトランジスタ２１をトリガしていたが、 実施の
形態３の静電保護回路はトンネル電流Imをトリガ電流に
利用しているためトリガ電圧Vt1の低電圧化６３が得ら
れる。
【００４０】実施の形態４ 次に本発明の他の一実施の形態の静電保護素子及び静電
保護回路（実施の形態４）につき図８を参照して説明す
る。
保護回路（実施の形態４）につき図８を参照して説明す
る。
【００４１】図８に示すように実施の形態４の静電保護
素子及び静電保護回路は、 実施の形態２の静電保護
素子及び静電保護回路に対し、基板抵抗Ｒsubを通らず
グランドへ流れてしまうトンネル電流５２を減少させる
ため、ｐ型半導体基板５１中に高濃度の低抵抗層８１を
形成したものである。低抵抗層８１はトンネル電流Imが
寄生バイポーラトランジスタ１１のベース電極Ｂに導か
れるような範囲に形成した。すなわち、シリコン酸化絶
縁膜３２の下方であって印加時に空乏層が発生するトレ
ンチ３３に囲まれた領域を外れたスポットから寄生バイ
ポーラトランジスタ１１のベース電極Ｂに向けその直前
までの範囲に形成したものである。このとき 低抵抗層
８１を印加時に空乏層が発生する領域に形成しないこと
が好ましい。また、低抵抗層８１を基板抵抗Ｒsubの領
域に形成しないことが好ましい。基板抵抗Ｒsubの抵抗
値を低下させ、ベース電極Ｂの電圧が上昇しにくくな
り、静電保護回路のトリガ電圧Vt1が上がるからであ
る。
素子及び静電保護回路は、 実施の形態２の静電保護
素子及び静電保護回路に対し、基板抵抗Ｒsubを通らず
グランドへ流れてしまうトンネル電流５２を減少させる
ため、ｐ型半導体基板５１中に高濃度の低抵抗層８１を
形成したものである。低抵抗層８１はトンネル電流Imが
寄生バイポーラトランジスタ１１のベース電極Ｂに導か
れるような範囲に形成した。すなわち、シリコン酸化絶
縁膜３２の下方であって印加時に空乏層が発生するトレ
ンチ３３に囲まれた領域を外れたスポットから寄生バイ
ポーラトランジスタ１１のベース電極Ｂに向けその直前
までの範囲に形成したものである。このとき 低抵抗層
８１を印加時に空乏層が発生する領域に形成しないこと
が好ましい。また、低抵抗層８１を基板抵抗Ｒsubの領
域に形成しないことが好ましい。基板抵抗Ｒsubの抵抗
値を低下させ、ベース電極Ｂの電圧が上昇しにくくな
り、静電保護回路のトリガ電圧Vt1が上がるからであ
る。
【００４２】実施の形態３の構成要素たる低抵抗層８１
は実施の形態３の静電保護素子及び静電保護回路に対し
ても同様に適用でき、基板抵抗Ｒsubを通らずグランド
へ流れてしまうトンネル電流５２を減少させる。
は実施の形態３の静電保護素子及び静電保護回路に対し
ても同様に適用でき、基板抵抗Ｒsubを通らずグランド
へ流れてしまうトンネル電流５２を減少させる。
【００４３】実施の形態５ 次に本発明の他の一実施の形態の静電保護素子及び静電
保護回路（実施の形態５）につき図９を参照して説明す
る。図９に示すように実施の形態５の静電保護回路は、
寄生バイポーラトランジスタとトリガ素子とが、それら
相互の隣接面積が増加するように配列されることを特徴
とする本出願第８の発明の静電保護回路の一実施形態で
あって、寄生バイポーラトランジスタとトリガ素子とを
格子状かつ交互に配列したものである。
保護回路（実施の形態５）につき図９を参照して説明す
る。図９に示すように実施の形態５の静電保護回路は、
寄生バイポーラトランジスタとトリガ素子とが、それら
相互の隣接面積が増加するように配列されることを特徴
とする本出願第８の発明の静電保護回路の一実施形態で
あって、寄生バイポーラトランジスタとトリガ素子とを
格子状かつ交互に配列したものである。
【００４４】実施の形態５の静電保護回路においては、
一のトリガ素子の四方に寄生バイポーラトランジスタが
配置されているので、寄生バイポーラトランジスタのベ
ース電極Ｂに流れ込まない無駄なトンネル電流が減少す
る。逆に、一の寄生バイポーラトランジスタの四方にト
リガ素子が配置されているので、寄生バイポーラトラン
ジスタのベース電極Ｂに流れ込み基板抵抗Ｒsubに流れ
るトリガ電流を増加させ静電保護回路のトリガ電圧Vt1
を効率良く低電圧化する。
一のトリガ素子の四方に寄生バイポーラトランジスタが
配置されているので、寄生バイポーラトランジスタのベ
ース電極Ｂに流れ込まない無駄なトンネル電流が減少す
る。逆に、一の寄生バイポーラトランジスタの四方にト
リガ素子が配置されているので、寄生バイポーラトラン
ジスタのベース電極Ｂに流れ込み基板抵抗Ｒsubに流れ
るトリガ電流を増加させ静電保護回路のトリガ電圧Vt1
を効率良く低電圧化する。
【００４５】なお、低抵抗層８１を設ける場合には、一
のトリガ素子に隣接する４つの寄生バイポーラトランジ
スタのベース電極Ｂに向かって分岐する抵抗層を形成す
る。
のトリガ素子に隣接する４つの寄生バイポーラトランジ
スタのベース電極Ｂに向かって分岐する抵抗層を形成す
る。
【発明の効果】本発明の静電保護素子、静電保護回路及
び半導体装置によって、第一に、静電保護素子のトリガ
電圧を効率良く低電圧化することができた。第二に、既
存の静電保護素子製造方法又はその方法によって製造さ
れる静電保護素子に変更を加えずそのままそれらを用い
ることができる経済的な静電保護素子及び静電保護回路
を提供することができた。第三に、印加電圧の上昇によ
り自らが破損しない静電保護素子及び静電保護回路を提
供することができた。第四に、トンネル電流がトリガー
電流として寄生バイポーラトランジスタのベース電極乃
至基板抵抗に確実に流れ込むようにしたことによって、
さらに効率良くトリガ電圧を低電圧化した静電保護素子
及び静電保護回路を提供することができた。第五に、多
種多様な静電保護素子を提供したこと及びその配列を工
夫することを考案したことにより、静電保護回路の組み
方が無数に広がり、トリガ電圧の低電圧化の程度が無段
階に選択することを可能とした。
び半導体装置によって、第一に、静電保護素子のトリガ
電圧を効率良く低電圧化することができた。第二に、既
存の静電保護素子製造方法又はその方法によって製造さ
れる静電保護素子に変更を加えずそのままそれらを用い
ることができる経済的な静電保護素子及び静電保護回路
を提供することができた。第三に、印加電圧の上昇によ
り自らが破損しない静電保護素子及び静電保護回路を提
供することができた。第四に、トンネル電流がトリガー
電流として寄生バイポーラトランジスタのベース電極乃
至基板抵抗に確実に流れ込むようにしたことによって、
さらに効率良くトリガ電圧を低電圧化した静電保護素子
及び静電保護回路を提供することができた。第五に、多
種多様な静電保護素子を提供したこと及びその配列を工
夫することを考案したことにより、静電保護回路の組み
方が無数に広がり、トリガ電圧の低電圧化の程度が無段
階に選択することを可能とした。
【図１】 従来の静電保護回路の構成図（ａ）及びその
電流電圧特性グラフである。
電流電圧特性グラフである。
【図２】 従来の他の静電保護回路の構成図（ａ）及び
その電流電圧特性グラフである。
その電流電圧特性グラフである。
【図３】 本発明の実施の形態１の容量素子を示す構成
図（ａ）及びその電流電圧特性グラフ（ｂ）である。
図（ａ）及びその電流電圧特性グラフ（ｂ）である。
【図４】 本発明の本出願第３の発明の容量素子の特性
を示すバンド図（ａ）、（ｂ）である。
を示すバンド図（ａ）、（ｂ）である。
【図５】 本発明の実施の形態２の静電保護素子及び静
電保護回路を示す構成図（ａ）及びその電流電圧特性グ
ラフ（ｂ）である。
電保護回路を示す構成図（ａ）及びその電流電圧特性グ
ラフ（ｂ）である。
【図６】 本発明の実施の形態３の静電保護素子及び静
電保護回路を示す構成図（ａ）及びその電流電圧特性グ
ラフ（ｂ）である。
電保護回路を示す構成図（ａ）及びその電流電圧特性グ
ラフ（ｂ）である。
【図７】 従来の静電保護回路の等価回路を示すの回路
図（ａ）、従来の他の静電保護回路の等価回路を示すの
回路図（ｂ）、本発明の実施の形態２の静電保護回路の
等価回路を示すの回路図（ｃ）及び本発明の実施の形態
３の静電保護回路の等価回路を示すの回路図（ｄ）であ
る。７１はMOS素子を示す。
図（ａ）、従来の他の静電保護回路の等価回路を示すの
回路図（ｂ）、本発明の実施の形態２の静電保護回路の
等価回路を示すの回路図（ｃ）及び本発明の実施の形態
３の静電保護回路の等価回路を示すの回路図（ｄ）であ
る。７１はMOS素子を示す。
【図８】 本発明の実施の形態４の静電保護素子及
び静電保護回路を示す構成図である。
び静電保護回路を示す構成図である。
【図９】 本発明の実施の形態５の静電保護回路を示す
素子配列図である。
素子配列図である。
１ nMOSFET ２ 横方向サイリスタ １１，２１ npn型寄生バイポーラトランジスタ Ｒsub 基板抵抗 Ｒnw n-well領域の抵抗 １２，２２，３４，５１，６１ p型半導体基板 ３ 本発明実施形態の容量素子 ３１ ゲート電極 ３２ シリコン酸化絶縁膜 ３３ トレンチIr n+p接合の逆方向電流 Im トンネル電流 If n+p接合の順方向電流 ４１ 反転層 ４２ 空乏層 ８１ 低抵抗層
Claims (9)
- 【請求項１】 寄生バイポーラトランジスタと、静電気
によって生じた電荷を前記寄生バイポーラトランジスタ
のベース領域に注入するトリガ素子とを隣接して備えた
ことを特徴とする静電保護素子。 - 【請求項２】 前記トリガ素子は、絶縁膜を有し、静電
気によって生じた電荷をトンネル効果によってその絶縁
膜を通過させ、前記寄生バイポーラトランジスタのベー
ス領域に注入することを特徴とする請求項１に記載の静
電保護素子。 - 【請求項３】 半導体基板上にゲート絶縁膜を介してゲ
ート電極を設け、このゲート電極の周辺部の前記半導体
基板に素子分離層を形成してなることを特徴とする容量
素子。 - 【請求項４】 前記半導体基板中に低抵抗層を形成して
なることを特徴とする請求項３に記載の容量素子。 - 【請求項５】 前記ゲート電極にダイオードを並列接続
してなることを特徴とする請求項３又は請求項４のうち
いずれか一に記載の容量素子。 - 【請求項６】 請求項３から請求項５に記載の容量素子
のうち一又は二以上の容量素子を前記トリガ素子とする
ことを特徴とする請求項１又は請求項２に記載の静電保
護素子。 - 【請求項７】 請求項１、請求項２及び請求項６に記載
の静電保護素子のうち一又は二以上の静電保護素子を適
用してなる静電保護回路。 - 【請求項８】 前記寄生バイポーラトランジスタと前
記トリガ素子とが、それら相互の隣接面積が増加するよ
うに配列されることを特徴とする請求項７記載の静電保
護回路。 - 【請求項９】 請求項７又は請求項８に記載の静電保護
回路を組み込んだ半導体装置。
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-
2000
- 2000-05-23 US US09/576,777 patent/US6512663B1/en not_active Expired - Lifetime
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