JPH10189876A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 大幅な素子集積度の犠牲や大幅なチップサイ
ズの増大を招くことなく、半導体集積回路装置の信頼性
を向上させることのできる。 【解決手段】 １つの入力端子３に正負両方の過電圧に
対応可能な保護回路１ａを設けた。この場合に、正の過
電圧に対する保護素子としてダイオードＤ1 を用い、負
の過電圧に対する保護素子として主として寄生バイポー
ラトランジスタＱ2aを用いた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、半導体集積回路装
置の静電保護技術に適用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】半導体製造工程における微細加工技術の
進歩により、半導体集積回路装置を構成する素子や配線
等の微細化が進められており、これに伴って半導体集積
回路装置の性能が益々向上している。

【０００３】しかし、一方で微細化された素子や配線等
は、静電気等のような過電圧に極めて弱く、破壊しやす
いという問題があり、半導体集積回路装置の信頼性を確
保するためには、静電気等による劣化および破壊現象に
おけるメカニズムの解明とともに、保護構造の確立が強
く要望されている。

【０００４】このような保護対策として、例えば寄生Ｍ
ＯＳ（Metal Oxide Semiconductor)トランジスタや保護
ダイオードを半導体基板に造り込んだり、拡散抵抗を半
導体基板に形成したりする構造がある。

【０００５】例えばアイ・イー・イー・イー １９９１
年カスタム インテグレーテッドサーキット コンファ
レンス 第２７. ２. １項（IEEE,1991,CUSTOM INTEGRA
TED CONFERENCE 27.2.1)には、入出力端子と内部回路と
の間に、寄生ＭＯＳトランジスタおよび寄生バイポーラ
トランジスタにより構成された保護回路を設け、入出力
端子に過電圧が印加された場合のサージ電流の逃げ道を
積極的に形成することにより、内部回路を保護する構造
が開示されている。

【０００６】この技術においては、保護素子として駆動
能力の大きなバイポーラトランジスタを用いているた
め、サージ電流を良好に逃がすことができ、静電耐圧を
向上させることが可能となっている。

【０００７】また、この技術においては、１つの入出力
端子に上記構成の保護回路を２つ設けて、一方は正の過
電圧が印加された場合の保護回路とし、他方は負の過電
圧が印加された場合の保護回路としている。すなわち、
１つの入出力端子に正負両方の過電圧に対応可能なよう
に２つの保護回路を設けている。このため、正負両方の
サージ電流を良好に逃がすことが可能となっている。

【０００８】

【発明が解決しようとする課題】ところが、１つの入出
力端子に正負両方の過電圧に対応可能なように２つの保
護回路を設ける上記技術においては、以下の問題がある
ことを本発明者は見出した。

【０００９】すなわち、１つの入出力端子に正負両方の
過電圧に対応可能なように２つの保護回路を設けるた
め、保護回路のレイアウト面積が増大する問題がある。
このため、保護回路素子の形成領域を確保する分、内部
回路を構成する素子の集積度を犠牲にしなければならな
かったり、保護回路素子および内部回路素子の集積度を
確保するためにチップサイズを増大させなければならな
かったりする問題が生じる。

【００１０】また、保護回路のレイアウト面積の増大に
伴い、入力容量が増大する結果、半導体集積回路装置の
動作特性が劣化する問題も生じる。

【００１１】さらに、保護回路の素子数が多いので、製
造工程が増大するとともに製造プロセスが複雑になり、
歩留りや信頼性が低下する問題も生じる。

【００１２】本発明の目的は、大幅な素子集積度の犠牲
や大幅なチップサイズの増大を招くことなく、半導体集
積回路装置の信頼性を向上させることのできる技術を提
供することにある。

【００１３】また、本発明の他の目的は、半導体集積回
路装置の大幅な特性劣化を招くことなく、半導体集積回
路装置の信頼性を向上させることのできる技術を提供す
ることにある。

【００１４】さらに、本発明の他の目的は、保護回路を
有する半導体集積回路装置の製造工程数を少なくするこ
とのできる技術を提供することにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１７】本発明の半導体集積回路装置は、半導体基
板上に形成された所定の半導体集積回路の入出力端子に
保護回路を電気的に接続してなる半導体集積回路装置で
あって、前記保護回路は、ゲート電極が高電位の電源電
位に設定された寄生ＭＩＳトランジスタと抵抗とが、前
記入出力端子と高電位の電源電位との間に直列に接続さ
れてなる配線経路と、前記抵抗と寄生ＭＩＳトランジス
タとを接続する配線にベース電極が電気的に接続される
寄生バイポーラトランジスタが、前記入出力端子と高電
位の電源電位との間に直列に接続されてなる配線経路
と、前記入出力端子と高電位の電源電位とをダイオード
を介して電気的に接続する配線経路とを有するものであ
る。

【００１８】また、本発明の半導体集積回路装置は、前
記半導体基板に形成された寄生バイポーラトランジスタ
の所定の半導体領域と前記半導体基板との接合領域に前
記ダイオードを形成したものである。

【００１９】また、本発明の半導体集積回路装置の製造
方法は、前記寄生バイポーラトランジスタの所定の半導
体領域を前記半導体基板に形成する場合に、その所定の
半導体領域と半導体基板との接合領域に前記ダイオード
を同時に形成する工程を有するものである。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２１】（実施の形態１）図１は本発明の一実施の
形態である保護回路の回路図、図２は図１の保護回路の
断面図、図３は半導体基板上における図１の保護回路素
子の配置を模式的に示す説明図、図４は本発明者が検討
した保護回路の回路図、図５は半導体基板上における図
４の保護回路素子の配置を模式的に示す説明図である。

【００２２】まず、本実施の形態１の半導体集積回路装
置を説明する前に、本発明者が検討した半導体集積回路
装置の保護回路を図４および図５によって説明する。

【００２３】図４はその保護回路の回路図を示してい
る。入出力パッド３０と内部回路３１との間には保護回
路３２ａ, ３２ｂが電気的に接続されている。保護回路
３２ａは、入出力パッドに負の過電圧が印加された際に
過電流を逃がすための回路であり、抵抗３３ａ1 〜３３
ａ3 、バイポーラトランジスタ３４ａ1,３４ａ2 および
ｎチャネル形のＭＯＳ・ＦＥＴ３５ａを有している。

【００２４】また、保護回路３２ｂは、入出力パッドに
正の過電圧が印加された際に過電流を逃がすための回路
であり、抵抗３３ｂ1 〜３３ｂ3 、バイポーラトランジ
スタ３４ｂ1,３４ｂ2 およびｐチャネル形のＭＯＳ・Ｆ
ＥＴ３５ｂを有している。なお、ＶDDは高電位側の電源
電位を示している。

【００２５】図５は半導体基板３６上での上記保護回路
素子の配置を模式的に示している。半導体基板３６は、
例えばｎ形のシリコン単結晶からなり、その上層には、
ｐウエル３７ａ〜３７ｃが形成されている。ｐウエル３
７ａ〜３７ｃには、ｐ⁺ 形半導体領域３８ａ〜３８ｃお
よびｎ⁺ 形半導体領域３９ａ〜３９ｃが形成されてい
る。また、半導体基板３６の上層部には、ｎ⁺ 形半導体
領域４０ａ, ４０ｂが形成されている。

【００２６】この技術においては、１つの入出力パッド
に正負の過電流を逃がす２つの保護回路３２ａ, ３２ｂ
を設けているため、半導体集積回路装置の信頼性を向上
させることが可能となっている。

【００２７】また、過電流を駆動能力の大きなバイポー
ラトランジスタを通じて逃がすので、その過電流を良好
に逃がすことができ、高い保護能力を得ることが可能と
なっている。

【００２８】しかし、この技術においては、正負の過電
流を逃がす保護回路３２a,３２ｂを別々に設け、そのそ
れぞれにバイポーラトランジスタを設けているため、保
護回路のレイアウト面積が増大する問題がある。このた
め、内部回路を構成する素子の集積度を犠牲にしなけれ
ばならなかったり、素子集積度を確保するためにチップ
サイズを増大させなければならなかったりする問題が生
じる。

【００２９】また、保護回路のレイアウト面積の増大に
伴い、入力容量が増大する結果、半導体集積回路装置の
動作特性が劣化してしまう問題も生じる。

【００３０】さらに、保護回路の素子数が多いので、製
造工程が増大するとともにプロセスが複雑になり、歩留
りや信頼性が低下する問題も生じる。

【００３１】そこで、本発明の実施の形態１において
は、以下のような構成とした。すなわち、図１に示すよ
うに、保護回路１ａは、内部回路２と、その入力端子３
との間に電気的に接続されており、抵抗Ｒ1 と、寄生Ｍ
ＯＳ・ＦＥＴＱ1aと、寄生バイポーラトランジスタＱ2a
と、ダイオードＤ1 とを有している。

【００３２】抵抗Ｒ1 および寄生ＭＯＳ・ＦＥＴＱ1a
は、入力端子３と高電位側の電源電位ＶCCとの間に直列
に接続されている。寄生ＭＯＳ・ＦＥＴＱ1aは、後述す
るように入力端子３に過電圧が印加された場合にオンす
ることで保護回路１ａを駆動させるトリガ用の素子であ
り、例えばｎチャネル形のＭＯＳ・ＦＥＴからなる。こ
の寄生ＭＯＳ・ＦＥＴＱ1aのゲート電極は高電位側の電
源電位ＶCCと電気的に接続されている。

【００３３】寄生バイポーラトランジスタＱ2aは、入力
端子３と高電位側の電源電位ＶCCとの間に電気的に接続
されている。この寄生バイポーラトランジスタＱ2aは、
例えばｐｎｐ形のラテナルバイポーラトランジスタから
なり、そのベース電極は、抵抗Ｒ1 と寄生ＭＯＳ・ＦＥ
ＴＱ1aとを結ぶ配線と電気的に接続されている。

【００３４】これら入力端子３と高電位の電源電位ＶCC
とを電気的に接続する２つの配線経路、すなわち、抵抗
Ｒ1 および寄生ＭＯＳ・ＦＥＴＱ1aを介する配線経路
と、寄生バイポーラトランジスタＱ2aを介する配線経路
とは、入力端子３に負の過電圧が印加された場合に、過
電流を逃がす経路となる。

【００３５】ダイオードＤ1 は、寄生バイポーラトラン
ジスタＱ2aのコレクタ側の配線と高電位側の電源電位Ｖ
CCとの間に電気的に接続されている。この入力端子３と
電源電位ＶCCとをダイオードＤ1 を介して電気的に接続
する配線経路は、入力端子３に正の過電圧が印加された
場合に過電流を逃がす経路となる。

【００３６】すなわち、本実施の形態１の保護回路１ａ
は正負両方の過電流を逃がすことが可能な構造となって
いる。また、正の過電圧に対応する保護回路素子をダイ
オードＤ1 によって構成したことにより、その保護回路
素子を寄生バイポーラトランジスタで構成した場合より
も保護回路素子全体のレイアウト面積を縮小することが
可能となっている。

【００３７】このため、入力配線に付随する寄生容量を
低減することができるので、例えば半導体集積回路装置
における入力回路の動作速度を向上させることができる
等、半導体集積回路装置の特性を向上させることが可能
となる。

【００３８】ここで、この保護回路１の動作を説明す
る。まず、入力端子３に正の過電圧が印加された場合
は、ダイオードＤ1 に順方向のバイアスが印加されるた
めダイオードＤ1 が電流パスとなる。これにより、過電
流は入力端子３側からダイオードＤ1 を通じて電源電位
ＶCCに流れる。

【００３９】一方、入力端子３に負の過電圧が印加され
た場合は、寄生ＭＯＳ・ＦＥＴＱ1aがオンする結果、電
源電位ＶCCから入力端子３側に抵抗Ｒ1 および寄生ＭＯ
Ｓ・ＦＥＴＱ1aを通じて電流が流れる。この電流により
抵抗Ｒ1 において電圧降下が生じる結果、寄生バイポー
ラトランジスタＱ2aのベース電位が降下して寄生バイポ
ーラトランジスタＱ2aがオンする。これにより、過電流
は電源電位ＶCCから駆動能力の大きな寄生バイポーラト
ランジスタＱ2aを通じて入力端子３側に流れる。

【００４０】次に、本実施の形態１の半導体集積回路装
置における保護回路１の要部断面図および半導体基板上
における保護回路素子の配置を模式的に示す説明図を図
２および図３に示す。

【００４１】半導体基板４は、例えばｐ形のシリコン
（Ｓｉ）単結晶からなり、その上層部には、ｎウエル５
ｎ1,５ｎ2 が形成されている。このｎウエル５ｎ1,５ｎ
2 には、例えばｎ形不純物のリンまたはヒ素（Ａｓ）が
含有されている。

【００４２】このｎウエル５ｎ1,５ｎ2 は、上記した寄
生ＭＯＳ・ＦＥＴＱ1aのソース領域およびドレイン領域
を構成している。すなわち、寄生ＭＯＳ・ＦＥＴＱ1a
は、ｎウエル５ｎ1,５ｎ2 で形成されるソース・ドレイ
ン領域と、その間のフィールド絶縁膜６で形成されるゲ
ート絶縁膜と、その上に形成されたゲート電極７ａとを
有している。なお、寄生ＭＯＳ・ＦＥＴＱ1aのチャネル
領域は、ｎウエル５ｎ1,５ｎ2 で挟まれた半導体基板４
部分に形成される。

【００４３】フィールド絶縁膜６は、例えば二酸化シリ
コン（ＳｉＯ₂)からなり、半導体基板４の主面上の所定
の領域に選択的に形成されている。ゲート電極７ａは、
例えば低抵抗ポリシリコンからなる。

【００４４】また、ｎウエル５ｎ1 の一部は、抵抗Ｒ1
を構成している。すなわち、抵抗Ｒ1 は、拡散抵抗によ
って構成されている。ｎウエル５ｎ1,５ｎ2 の上層部に
形成された半導体領域８ａ, ８ｂは、配線との接触抵抗
を下げるための引き出し領域であり、例えばｎ形不純物
のリンまたはＡｓがｎウエル５ｎ1,５ｎ2 よりも高い濃
度で含有されている。

【００４５】また、ｎウエル５ｎ1 の上層部に形成され
た半導体領域９ａ, ９ｂは、上記した寄生バイポーラト
ランジスタＱ2aのエミッタ領域およびコレクタ領域を構
成しており、例えばｐ形不純物のホウ素が含有されてい
る。なお、寄生バイポーラトランジスタＱ2aのベース領
域は、この半導体領域９ａ, ９ｂに挟まれたｎウエル５
ｎ1 部分によって構成されている。

【００４６】また、本実施の形態１においては、上記し
たダイオードＤ1 が半導体領域９ｂとｎウエル５ｎ1 と
のｐｎ接合領域に形成されている。すなわち、本実施の
形態１においては、寄生バイポーラトランジスタＱ2aの
半導体領域９ｂの形成領域にダイオードＤ1 が形成され
ている。このため、保護回路形成領域の占有面積を小さ
くすることが可能となっている。したがって、入力配線
に付随する寄生容量も低減することが可能となってい
る。

【００４７】このようなダイオードＤ1 は、寄生バイポ
ーラトランジスタＱ2aの半導体領域９ｂを形成する際に
同時に形成している。

【００４８】すなわち、半導体基板４上に寄生バイポー
ラトランジスタＱ2aの半導体領域９ｂの形成領域が露出
するようなフォトレジストパターンを形成した後、その
フォトレジストパターンをマスクとしてｐ形不純物のホ
ウ素等をイオン打ち込みし、さらに、熱処理によって半
導体領域９ｂを形成して寄生バイポーラトランジスタＱ
2aのコレクタ領域を形成するとともに、ｐｎ接合部にダ
イオードＤ1 を形成している。

【００４９】したがって、本実施の形態１においては、
保護回路を有する半導体集積回路装置の製造工程数を少
なくすることができ、その製造時間を短縮することがで
きるとともに、その製造プロセスを簡略化することが可
能となっている。

【００５０】半導体領域１０は、半導体基板４にグラン
ド電位の電圧を供給するための引き出し領域であり、例
えばｐ形不純物のホウ素が含有されている。

【００５１】このように、本実施の形態１によれば、以
下の効果を得ることが可能となる。

【００５２】(1).正の過電圧に対する保護回路素子を１
個のダイオードＤ1 で構成したことにより、保護回路全
体のレイアウト面積を縮小することが可能となる。

【００５３】(2).正の過電圧に対する保護回路素子とし
て機能するダイオードＤ1 を負の過電圧に対する保護回
路素子として機能する寄生バイポーラトランジスタＱ2a
のコレクタ領域に形成したことにより、保護回路全体の
レイアウト面積をさらに縮小することが可能となる。

【００５４】(3).上記(1),(2) により、保護回路全体の
レイアウト面積を縮小することができるので、入力に付
随する寄生容量を低減することができる。このため、例
えば半導体集積回路装置における入力回路の動作速度を
向上させることができる等、半導体集積回路装置の特性
を向上させることが可能となる。

【００５５】(4).正の過電圧に対する保護回路素子とし
て機能するダイオードＤ1 を負の過電圧に対する保護回
路素子として機能する寄生バイポーラトランジスタＱ2a
のコレクタ領域と同時に形成することにより、半導体集
積回路装置の製造工程数を少なくすることができ、その
製造時間を短縮することができるとともに、その製造プ
ロセスを簡略化することが可能となる。

【００５６】(5).上記(4) により、半導体集積回路装置
の歩留りおよび信頼性を向上させることが可能となる。

【００５７】(6).上記(4) により、半導体集積回路装置
の製造コストを低減することが可能となる。

【００５８】（実施の形態２）図６は本発明の他の実施
の形態である保護回路の回路図、図７は図６の保護回路
の断面図、図８は半導体基板上における図６の保護回路
素子の配置を模式的に示す説明図である。

【００５９】本実施の形態２の半導体集積回路装置にお
ける保護回路を図６に示す。この保護回路１ｂは、内部
回路２と、その入力端子３との間に電気的に接続されて
おり、抵抗Ｒ2 と、寄生ＭＯＳ・ＦＥＴＱ1bと、寄生バ
イポーラトランジスタＱ2bと、ダイオードＤ2 とを有し
ている。なお、内部回路２内に入力回路を含むとする。

【００６０】抵抗Ｒ2 および寄生ＭＯＳ・ＦＥＴＱ1b
は、入力端子３とグランド電位Ｇとの間に直列に接続さ
れている。寄生ＭＯＳ・ＦＥＴＱ1bは、後述するように
入力端子３に過電圧が印加された場合にオンすることで
保護回路を駆動させるトリガ用の素子であり、例えばｐ
チャネル形のＭＯＳ・ＦＥＴからなる。この寄生ＭＯＳ
・ＦＥＴＱ1bのゲート電極はグランド電位Ｇと電気的に
接続されている。

【００６１】寄生バイポーラトランジスタＱ2bは、入力
端子３とグランド電位Ｇとの間に電気的に接続されてい
る。この寄生バイポーラトランジスタＱ2bは、例えばｎ
ｐｎ形のラテラルバイポーラトランジスタからなり、そ
のベース電極は、抵抗Ｒ2 と寄生ＭＯＳ・ＦＥＴＱ1bと
を結ぶ配線と電気的に接続されている。

【００６２】これら入力端子３とグランド電位Ｇとを電
気的に接続する２つの配線経路、すなわち、抵抗Ｒ2 お
よび寄生ＭＯＳ・ＦＥＴＱ1bを介する配線経路と、寄生
バイポーラトランジスタＱ2bを介する配線経路とは、入
力端子３に正の過電圧が印加された場合に、過電流を逃
がす経路となる。

【００６３】ダイオードＤ2 は、寄生バイポーラトラン
ジスタＱ2bのコレクタ側の配線とグランド電位Ｇとの間
に電気的に接続されている。この入力端子３とグランド
電位ＧとをダイオードＤ2 を介して電気的に接続する配
線経路は、入力端子３に負の過電圧が印加された場合に
過電流を逃がす経路となる。

【００６４】すなわち、本実施の形態２の保護回路１ｂ
は正負両方の過電圧に対して保護機能を有する構造とな
っている。ここで、この保護回路１ｂの動作を説明す
る。

【００６５】まず、入力端子３に正の過電圧が印加され
た場合は、寄生ＭＯＳ・ＦＥＴＱ1bがオンする結果、入
力端子３からグランド電位Ｇに抵抗Ｒ2 および寄生ＭＯ
Ｓ・ＦＥＴＱ1bを通じて電流が流れる。この電流により
抵抗Ｒ2 の抵抗分だけ寄生バイポーラトランジスタＱ2b
のベース電位が上昇するため寄生バイポーラトランジス
タＱ2bがオンする。これにより、過電流は入力端子３か
ら駆動能力の大きな寄生バイポーラトランジスタＱ2bを
通じてグランド電位Ｇ側に流れる。

【００６６】一方、入力端子３に負の過電圧が印加され
た場合は、ダイオードＤ2 に順方向のバイアスが印加さ
れるためダイオードＤ2 が電流パスとなる。これによ
り、過電流はグランド電位ＧからダイオードＤ2 を通じ
て入力端子３側に流れる。

【００６７】次に、本実施の形態２の半導体集積回路装
置における保護回路１の要部断面図および半導体基板上
における保護回路素子の配置を模式的に示す説明図を図
７および図８に示す。

【００６８】半導体基板４は、例えばｐ形のシリコン
（Ｓｉ）単結晶からなり、その上層部には、ｎウエル５
ｎ3 が形成されている。このｎウエル５ｎ3 には、例え
ばｎ形不純物のリンまたはヒ素（Ａｓ）が含有されてい
る。

【００６９】このウエル５ｎ3 の上層には、ｐウエル５
ｐ1,５ｐ2 および半導体領域１１が形成されている。ｐ
ウエル５ｐ1,５ｐ2 には、例えばｐ形不純物のホウ素が
含有されている。

【００７０】このｐウエル５ｐ1,５ｐ2 は、上記した寄
生ＭＯＳ・ＦＥＴＱ1bのソース領域およびドレイン領域
を構成している。すなわち、寄生ＭＯＳ・ＦＥＴＱ1b
は、ｎウエル５ｐ1,５ｐ2 で形成されるソース・ドレイ
ン領域と、その間のフィールド絶縁膜６で形成されるゲ
ート絶縁膜と、その上に形成されたゲート電極７ｂとを
有している。

【００７１】フィールド絶縁膜６は、例えば二酸化シリ
コン（ＳｉＯ₂)からなり、半導体基板４の主面上の所定
の領域に選択的に形成されている。ゲート電極７ｂは、
例えば低抵抗ポリシリコンからなる。

【００７２】また、ｐウエル５ｐ1 の一部は抵抗Ｒ2 を
構成している。すなわち、抵抗Ｒ2は、拡散抵抗によっ
て構成されている。ｐウエル５ｐ1,５ｐ2 の上層部に形
成された半導体領域１２ａ, １２ｂは、配線との接触抵
抗を下げるための引き出し領域であり、例えばｐ形不純
物のホウ素がｐウエル５ｐ1,５ｐ2 よりも高い濃度で含
有されている。

【００７３】また、ｐウエル５ｐ1 の上層部に形成され
た半導体領域１３ａ, １３ｂは、上記した寄生バイポー
ラトランジスタＱ2bのエミッタ領域およびコレクタ領域
を構成しており、例えばｎ形不純物のリンまたはＡｓが
含有されている。なお、寄生バイポーラトランジスタＱ
2bのベース領域は、この半導体領域１３ａ, １３ｂに挟
まれたｐウエル５ｐ1 部分によって構成されている。

【００７４】また、本実施の形態１においては、上記し
たダイオードＤ2 が、半導体領域１３ｂとｐウエル５ｐ
1 とのｐｎ接合領域に形成されている。すなわち、本実
施の形態２においては、ダイオードＤ2 が寄生バイポー
ラトランジスタＱ2bの半導体領域１３ｂの形成領域に形
成されている。このため、保護回路形成領域の占有面積
を小さくすることが可能となっている。したがって、入
力配線に付随する寄生容量も低減することが可能となっ
ている。

【００７５】このようなダイオードＤ2 は、寄生バイポ
ーラトランジスタＱ2bの半導体領域１３ｂを形成する際
に同時に形成している。

【００７６】すなわち、半導体基板４上に寄生バイポー
ラトランジスタＱ2bの半導体領域１３ｂの形成領域が露
出するようなフォトレジストパターンを形成した後、そ
のフォトレジストパターンをマスクとしてｎ形不純物の
リンまたはＡｓ等をイオン打ち込みし、さらに、熱処理
によって半導体領域１３ｂを形成して寄生バイポーラト
ランジスタＱ2bのコレクタ領域を形成するとともに、ｐ
ｎ接合部にダイオードＤ2 を形成している。

【００７７】したがって、本実施の形態２においては、
保護回路を有する半導体集積回路装置の製造工程数を少
なくすることができ、また、その製造時間を短縮するこ
とが可能となっている。

【００７８】半導体領域１１は、ｎウエル５ｎ3 に所定
の電位を供給するための引き出し領域であり、例えばｎ
形不純物のリンまたはＡｓがｎウエル５ｎ3 よりも高い
濃度で含有されている。

【００７９】半導体領域１４は、半導体基板４に所定の
電位を供給するための引き出し領域であり、例えばｐ形
不純物のホウ素が半導体基板４の不純物濃度よりも高い
濃度で含有されている。

【００８０】このように、本実施の形態２によれば、前
記実施の形態１と同じ効果を得ることが可能となる。

【００８１】（実施の形態３）図９は本発明の他の実施
の形態である保護回路の断面図、図１０は半導体基板上
における保護回路素子の配置を模式的に示す説明図であ
る。

【００８２】本実施の形態３においては、保護回路は前
記実施の形態１の図１と同じである。異なるのは、図９
に示す半導体基板４の材料として、例えばｎ形のＳｉ単
結晶を用いたことである。

【００８３】半導体基板４の上層部には、ｐウエル５ｐ
3 が形成されている。このｐウエル５ｐ3 には、例えば
ｐ形不純物のホウ素が含有されている。このｐウエル５
ｐ3内に半導体領域１５および上記したｎウエル５ｎ1,
５ｎ2 等が形成されている。

【００８４】半導体領域１５は、ｐウエル５ｐ3 に所定
電位の電圧を供給するための引き出し領域であり、例え
ばｐ形不純物のホウ素がｐウエル５ｐ3 の不純物濃度よ
りも高い濃度で含有されている。それ以外は、前記実施
の形態１と同じなので説明を省略する。

【００８５】本実施の形態３によれば、前記実施の形態
１と同じ効果を得ることが可能となる。

【００８６】（実施の形態４）図１１は本発明の他の実
施の形態である保護回路の断面図、図１２は半導体基板
上における保護回路素子の配置を模式的に示す説明図で
ある。

【００８７】本実施の形態４においては、保護回路は前
記実施の形態２の図６と同じである。異なるのは、図１
１に示す半導体基板４の材料として、例えばｎ形のＳｉ
単結晶を用いたことである。ただし、前記実施の形態２
の説明で用いた図７のｎウエル５ｎ3 が形成されていな
い。それ以外は、前記実施の形態２と同じなので説明を
省略する。

【００８８】本実施の形態４によれば、前記実施の形態
１と同じ効果を得ることが可能となる。

【００８９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜４に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００９０】例えば前記実施の形態１〜４においては、
保護回路素子である抵抗を拡散抵抗で構成した場合につ
いて説明したが、これに限定されるものではなく、例え
ばポリシリコンからなる抵抗を用いても良い。

【００９１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路装置の入力回路に電気的に接続される保護回路
技術に適用した場合について説明したが、それに限定さ
れるものではなく、例えば半導体集積回路装置の出力回
路または入出力双方向の回路に電気的に接続される保護
回路技術等に適用できる。

【００９２】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００９３】(1).本発明の半導体集積回路装置によれ
ば、入出力端子に正の過電圧が印加された場合は、ダイ
オードを介する配線経路を通じて過電流を逃がすことが
でき、入出力端子に負の過電圧が印加された場合は、寄
生ＭＩＳトランジスタおよび抵抗が直列接続された配線
経路と、寄生バイポーラトランジスタを介する配線経路
とを通じて過電流を逃がすことができる。すなわち、正
の過電流を逃がす保護素子としてダイオードを用いるこ
とにより、その保護素子として寄生バイポーラトランジ
スタを用いる場合よりも保護回路の全体的なレイアウト
面積を縮小することが可能となる。

【００９４】(2).本発明の半導体集積回路装置によれ
ば、寄生バイポーラトランジスタの所定の半導体領域と
半導体基板との接合領域にダイオードを設けたことによ
り、保護回路形成領域の占有面積をさらに縮小すること
が可能となる。

【００９５】(3).上記(1),(2) により、大幅な素子集積
度の犠牲や大幅なチップサイズの増大を招くことなく、
半導体集積回路装置の信頼性を向上させることが可能と
なる。

【００９６】(4).上記(1),(2) により、入出力配線に付
随する寄生容量を低減することができるので、半導体集
積回路装置の特性を向上させることが可能となる。

【００９７】(5).本発明の半導体集積回路装置の製造方
法によれば、寄生バイポーラトランジスタの所定の半導
体領域の形成と同時にダイオードを形成することによ
り、半導体集積回路装置の製造工程数を低減することが
でき、その製造時間を短縮することができるとともに、
その製造プロセスを簡略化することが可能となる。

【００９８】(6).上記(5) により、半導体集積回路装置
の歩留りおよび信頼性を向上させることが可能となる。

【００９９】(7).上記(5) により、半導体集積回路装置
の製造コストを低減することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である保護回路の回路図
である。

【図２】図１の保護回路の断面図である。

【図３】半導体基板上における図１の保護回路素子の配
置を模式的に示す説明図である。

【図４】本発明者が検討した保護回路の回路図である。

【図５】半導体基板上における図４の保護回路素子の配
置を模式的に示す説明図である。

【図６】本発明の他の実施の形態である保護回路の回路
図である。

【図７】図６の保護回路の断面図である。

【図８】半導体基板上における図６の保護回路素子の配
置を模式的に示す説明図である。

【図９】本発明の他の実施の形態である保護回路の断面
図である。

【図１０】半導体基板上における保護回路素子の配置を
模式的に示す説明図である。

【図１１】本発明の他の実施の形態である保護回路の断
面図である。

【図１２】半導体基板上における保護回路素子の配置を
模式的に示す説明図である。

【符号の説明】

１ａ, １ｂ 保護回路 ２ 内部回路 ３ 入力端子 ４ 半導体基板 ５ｎ1 〜５ｎ3 ｎウエル ５ｐ1 〜５ｐ3 ｐウエル ６ フィールド絶縁膜 ７ａ, ７ｂ ゲート電極 ８ａ, ８ｂ 半導体領域 ９ａ, ９ｂ 半導体領域 １０ 半導体領域 １１ 半導体領域 １２a, １２ｂ 半導体領域 １３ａ, １３ｂ 半導体領域 １４ 半導体領域 １５ 半導体領域 Ｒ1,Ｒ2 抵抗 Ｑ1a, Ｑ1b 寄生ＭＯＳ・ＦＥＴ Ｑ2a, Ｑ2b 寄生バイポーラトランジスタ Ｄ1,Ｄ2 ダイオード ＶCC 電源電位 Ｇ グランド電位 ３０ 入出力パッド ３１ 内部回路 ３２ａ, ３２ｂ 保護回路 ３３ａ1 〜３３ａ3 抵抗 ３３ｂ1 〜３３ｂ3 抵抗 ３４ａ1,３４ａ2 バイポーラトランジスタ ３４ｂ1,３４ｂ2 バイポーラトランジスタ ３５ａ ｎチャネル形のＭＯＳ・ＦＥＴ ３５ｂ ｐチャネル形のＭＯＳ・ＦＥＴ ３６ 半導体基板 ３７ａ〜３７ｃ ｐウエル ３８ａ〜３８ｃ ｐ⁺ 形半導体領域 ３９ａ〜３９ｃ ｎ⁺ 形半導体領域 ４０ａ, ４０ｂ ｎ⁺ 形半導体領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 行方 均 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された所定の半導体
   集積回路の入出力端子に保護回路を電気的に接続してな
   る半導体集積回路装置であって、 前記保護回路は、ゲート電極が高電位の電源電位に設定
   された寄生ＭＩＳトランジスタと抵抗とが、前記入出力
   端子と高電位の電源電位との間に直列に接続されてなる
   配線経路と、 前記抵抗と寄生ＭＩＳトランジスタとを接続する配線に
   ベース電極が電気的に接続される寄生バイポーラトラン
   ジスタが、前記入出力端子と高電位の電源電位との間に
   直列に接続されてなる配線経路と、 前記入出力端子と高電位の電源電位とをダイオードを介
   して電気的に接続する配線経路とを有することを特徴と
   する半導体集積回路装置。
2. 【請求項２】 半導体基板上に形成された所定の半導体
   集積回路の入出力端子に保護回路を電気的に接続してな
   る半導体集積回路装置であって、 前記保護回路は、ゲート電極が接地電位の電源電位に設
   定された寄生ＭＩＳトランジスタと抵抗とが、前記入出
   力端子と接地電位の電源電位との間に直列に接続されて
   なる配線経路と、 前記抵抗と寄生ＭＩＳトランジスタとを接続する配線に
   ベース電極が電気的に接続される寄生バイポーラトラン
   ジスタが、前記入出力端子と接地電位の電源電位との間
   に直列に接続されてなる配線経路と、 前記入出力端子と接地電位の電源電位とをダイオードを
   介して電気的に接続する配線経路とを有することを特徴
   とする半導体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置において、前記半導体基板に形成された寄生バイポ
   ーラトランジスタの所定の半導体領域と前記半導体基板
   との接合領域に前記ダイオードを形成したことを特徴と
   する半導体集積回路装置。
4. 【請求項４】 請求項１、２または３記載の半導体集積
   回路装置の製造方法において、前記寄生バイポーラトラ
   ンジスタの所定の半導体領域を前記半導体基板に形成す
   る場合に、その所定の半導体領域と半導体基板との接合
   領域に前記ダイオードを同時に形成する工程を有するこ
   とを特徴とする半導体集積回路装置の製造方法。