JP2937923B2 - 半導体集積回路 - Google Patents
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Description
関し、特に、外部端子に印加された例えば静電気による
過電圧のようなサージ電圧を電源電位点あるいは接地電
位点に放流させる構成の入力保護回路を備える、半導体
集積回路に関する。
従来用いられているこの種の入力保護回路について、図
5、6又は図7を用いて、説明する。図5は、従来の入
力保護回路の一例(従来例1)の回路図である。図5を
参照すると、電源電圧側に電流を逃がす保護素子とし
て、pチャネルMOSトランジスタ(pMOSトランジ
スタ)QP3が設けられている。このトランジスタQ
P3は、ゲート電極とソース電極とを接続したダイオード
接続で、ソース電極とゲート電極とは電源電圧線1に接
続し、ドレイン電極は外部入力端子7に接続している。
一方、グランド電位側に電流を逃がす保護素子として、
nチャネルMOSトランジスタ(nMOSトランジス
タ)QN4が設けられている。このトランジスタQN4は、
ゲート電極とソース電極とを接続したダイオード接続
で、それらゲート電極およびソース電極がグランド線2
に接続し、ドレイン電極は入力端子7に接続している。
この例のLSIにおいて入力初段回路5は、pMOSト
ランジスタQP1とnMOSトランジスタQN2とからなる
CMOSトランジスタ構成のインバータであり、その入
力点(共通接続されたゲート電極)と、上記2つの保護
素子QP3,QN4どうしの接続節点N1 とが抵抗R5 を介
して接続されている。入力初段インバータ5の出力信号
は、内部回路3に入力されて、信号処理される。内部回
路3は、このLSIが目的とする本来の信号処理を行
う。尚、このLSIは、所謂シリコンゲートプロセスに
よるものであって、各MOSトランジスタQP1,QN2,
QP3,QN4及び内部回路内の論理ゲートを構成するトラ
ンジスタのゲート電極は、多結晶シリコン(ポリシリコ
ン)で形成されている。叉、抵抗R5 もポリシリコンを
材料とし、通常、MOSトランジスタのゲート電極の形
成と同時に形成される。
例(従来例2)の回路図を示す図である。図6を参照す
ると、本従来例は、電源電圧側の保護素子としてnMO
SトランジスタQN5を用いている点が、従来例1と異な
っている。この保護用トランジスタQN5は、ソース電極
が電源電圧線1に、ドレイン電極が入力端子7に、ゲー
ト電極がグランド線2に、それぞれ接続している。一
方、グランド電位側の保護素子として、同じくnMOS
トランジスタQN4が設けられている。このトランジスタ
QN4は、ゲート電極とソース電極とが接続されたダイオ
ード接続で、それらゲート電極およびソース電極がグラ
ンド線2に接続し、ドレイン電極が入力端子7に接続し
ている。この例のLSIにおいても、入力初段回路5
は、pMOSトランジスタQP1とnMOSトランジスタ
QN2とからなるCMOSトランジスタ構成のインバータ
であり、その入力点と上記2つの保護素子QN5,QN4ど
うしの接続節点N1 とが抵抗R5 を介して接続されてい
る。
は、端子7に例えば静電気などによるサージ電圧が印加
されたとき、ポリシリコン抵抗R5 がそのサージ電圧の
波形を鈍化させる。そしてその作用により、入力初段の
インバータ5を構成するpチャネル,nチャネル二つの
MOSトランジスタQP1,QN2のゲート電極に急峻なサ
ージ電圧が直接印加されるのを防ぐ。一方、pMOSト
ランジスQP3,nMOSトランジスタQN5が、ブレーク
ダウン叉はパンチスルーにより電源電圧線1への電流経
路を作り、電流を逃がす。叉、nMOSトランジスタQ
N4が、ブレークダウン叉はパンチスルーによりグランド
2線へ電流が抜ける経路を作り、電流を逃がす。従来例
1,2のLSIでは、上述した二つの作用(サージ電圧
波形の鈍化とサージ電流放電経路の形成)により、入力
初段のインバータ5におけるMOSトランジスタのゲー
ト酸化膜の破壊を防止している。
第3番目の例(従来例3)の回路図を示す。本従来例で
は、共通放電線を用いた入力保護回路について説明す
る。図7(a)を参照して、この例のLSIにおいて入
力保護回路は、入力端子7からサージ電圧が印加された
とき、入力保護回路21を介してスクライブ線24に至
る電流経路が形成される構成となっている。スクライブ
線24は、LSIの製造工程で、ウェーハ上のチップど
うしを区分する線であって、ウェーハからチップを分割
するとき、このスクライブ線にダイサーなどで切れ目を
入れたのち、その切れ目に沿って分割する。スクライブ
線は、通常、アルミニウムなどで覆われており、シリコ
ン基板に導通している。本従来例の入力保護回路は、二
つのn+ 拡散層26,27とp型シリコン基板29とに
よって形成されるラテラル型npnバイポーラトランジ
スタと、n+ 拡散層26とp型シリコン基板29,p+
拡散層25により形成されるpn接合ダイオードとで構
成されている。いま、入力端子7からサージ電圧が印加
されると、入力保護回路21のラテラル型バイポーラト
ランジスタと順方向のダイオードとによって、スクライ
ブ線24への電流経路が形成される。
ーンレイアウトを、模式的に示す。図7(b)を参照す
ると、入力端子7に対し入力保護回路21は、共通放電
線であるスクライブ線24の近くに配置されている。こ
れは、入力保護回路21の放電経路に付く抵抗を極力小
さくして、電流を逃がしやすくするためである。
る第1の問題は、入力端子にサージ電圧が掛かったとき
に入力端子7から電荷を放流するための電流経路とし
て、電源電圧線1への経路とグランド線2への経路の二
つが必要であり、そのために図5,6においてMOSト
ランジスタQP3,QN4,QN5で示されるようなブレーク
ダウン叉はパンチスルーを起こす素子が、少なくとも2
個以上必要なことである。その結果、入力保護回路が大
きくなり、延いてはチップ面積が増加してしまう。
路の面積が大きくなるのに伴って、入力保護素子の拡散
層容量、ゲート容量が増え、入力端子容量も大きくなっ
てしまうことである。
付く抵抗を極力小さくして電流を逃がしやすくするため
に、回路のレイアウトに対し、入力保護回路を電源電圧
線やグランド線の近くに配置しなければならないという
制約が加わることである。
は、外部端子に入力された信号を受ける入力初段回路
と、入力初段回路の出力信号に基いてこの半導体集積回
路が本来目的とする信号処理動作を実行する内部回路と
を含み、前記外部端子に前記入力初段回路を破壊するに
足る過電圧が印加されたとき外部端子に加わった電荷を
電源電位点叉は接地電位点に放電させる構成の入力保護
回路を備える半導体集積回路において、前記外部端子に
加わった電荷が、前記内部回路に含まれるいずれかの論
理ゲートを構成するMOS型電界効果型トランジスタを
介して、そのMOS型電界効果型トランジスタに電源電
位叉は接地電位を供給するために前記内部回路の領域内
に配設された電源電位供給線叉は接地電位供給線に放電
されるように構成したことを特徴とする。
ージ電圧が印加されたときそのサージ電圧によってブレ
ークダウン叉はパンチスルーを起こして入力端子と内部
回路中の論理ゲートの出力点とを短絡するスイッチ素子
を、一つだけ備えている。サージ電圧によって入力端子
に加えられた電荷は、サージ電圧が正電圧であるか負電
圧であるかに応じて、内部回路を構成するpMOSトラ
ンジスタ叉はnMOSトランジスタを通して、内部回路
中の電源電圧線またはグランド線を放電先として放流さ
れる。つまり、サージ電圧による電荷は、放電先を自動
的に振り分けられる。従って、入力初段回路の保護のた
めに必要な素子は、上記のスイッチ素子ただ一つだけで
良い。しかも、放電先の電源電圧線またはグランド線と
して内部回路の領域に配設された配線を用いるので、当
然、内部回路を構成する論理ゲートのMOSトランジス
タの直近に配設されている。すなわち、極論すれば、入
力保護回路のレイアウトに格別の配慮を払う必要は、無
い。
て、図面を参照して説明する。図1は、本発明による入
力保護回路を有するLSIの、基本的な構成を模式的に
示すブロック図である。図1を参照して、この図に示す
LSIは、入力端子7から入力初段回路5に至る信号配
線の他に、その信号配線の途中から分岐しスイッチ素子
4を介して内部回路3に至る電流経路を備えている。ス
イッチ素子4は、入力端子7にサージ電圧が印加されそ
の波高値が一定電圧以上のとき導通状態になり、内部回
路4へ電流経路を形成する。その結果、入力端子7に加
わったサージ電圧による電荷は、内部回路領域内の電源
電圧線あるいはグランド線へと放流され、入力初段回路
のMOSトランジスタのゲート酸化膜の破壊は防止され
る。このような構成によれば、サージ電圧による電荷の
放流先としての内部回路内の電源電圧線あるいはグラン
ド線は、本来の信号処理のためにもともと設けられてい
るものであって、入力保護のために特に新たに引き回し
たものでないので、寄生抵抗や浮遊容量の新たな増加は
ない。以下に、二つの実施例にもとづいて、具体的に説
明する。
の実施例(実施例1)の、トランジスタレベルの回路図
である。図2(a)を参照すると、この実施例のLSI
は、入力初段のインバータ5と、その出力信号を入力と
する内部回路3に加えて、抵抗R5 とスイッチ素子4と
を備えている。
ンジスタQP1とnMOSトランジスタQN2とを直列接続
すると共にゲート電極どうしを共通接続した構成の、C
MOSトランジスタ構成のインバータである。そのイン
バータ5の入力点(二つのMOSトランジスタの共通ゲ
ート電極)と入力端子7との間には、抵抗R5 が接続さ
れている。
段インバータ5及び内部回路3を構成するMOSトラン
ジスタのゲート電極形成の際に、同時に形成される。
ートを含んでいるが、図2には、それら論理ゲートの一
例としてのCMOSインバータを三つ(インバータ1
0,11,12)縦列に接続した部分を示す。外部から
入力端子7→抵抗R5 を介して初段インバータ5に入力
された信号は、そのインバータ5で反転されて、内部回
路に入力される。その後、内部回路3に含まれる種々の
論理ゲートで信号処理され、インバータ12の入力点に
伝播してくる。更に、インバータ10,11を経由し
て、他の論理ゲートに伝播してゆく。
点N2 と、上記内部回路内のインバータ10の出力点
(pMOSトランジスタQP6とnMOSトランジスタQ
N7の直列接続節点N3 )との間には、スイッチ素子4が
接続されている。
(b)に模式的に示すように、p型シリコン領域6内に
近接して配置された二つのn+ 型シリコン層8A,8B
で構成される。そして、例えばn+ シリコン層8Aが入
力端子側の節点N2 に接続し、n+ シリコン層8Bが内
部回路内の節点N3 に接続している。このスイッチ素子
4は、その両端8A,8B間に電圧が加わると、逆方向
バイアスとなる側のpn接合ではn+ シリコン層からp
型シリコン領域6に空乏層が延び、両端電圧が高いと、
両n+ シリコン層8A,8B間がパンチスルー或いはブ
レークダウンによって、短絡状態になる。パンチスルー
が生じるか或いはブレークダウンが起こるかは、主に、
n+ シリコン層8A,8Bの不純物濃度、p型シリコン
領域6の不純物濃度および二つのn+ シリコン層8A,
8B間の距離などによって決まる。
サージ電圧が加わったとする。すると、スイッチ素子4
が短絡状態となり、入力端子7から内部回路内のインバ
ータ10の出力点N3 に至る電流経路ができる。そし
て、サージ電圧が例えば電源電圧以上の正電圧であると
きは、入力端子7の正電荷は、インバータ10のpMO
SトランジスタQP6を通して、そのトランジスタQP6に
電源電圧を供給するために内部回路内に布設された電源
電圧線1Aに放電される。一方、サージ電圧がグランド
電位以下の負電圧であるときは、入力端子7の負電荷
は、インバータ10のnMOSトランジスタQN7を通し
て、そのトランジスタQN7にグランド電位を供給するた
めに内部回路内に布設されたグランド線2Aに放電され
る。つまり、スイッチ素子4を一つ設けるだけで、放電
経路は、サージ電圧の極性に応じて自動的に決まる。し
かも、放電先の電源電圧線1A或いはグランド線2A
は、本来の信号処理のために内部回路内にもともと配設
したものであるので、入力保護のための新たな占有面積
の増加は、従来に比べ、少なくて済む。
電圧が加わったときの放電経路を決めているのは、内部
回路内のインバータ10を構成する二つのMOSトラン
ジスタQP6,QN7である。これら二つのMOSトランジ
スタは通常、スイッチ素子4により、入力端子7から入
力初段のインバータ5迄の配線からは切り離されてい
る。従って、入力端子7に付随する容量(入力端子容
量)の大きさは、上記二つのMOSトランジスタQP6,
QN7によっては、左右されない。入力端子容量は、(ス
イッチ素子4の節点N2 側の接合容量)+(スイッチ素
子4から内部回路内のインバータ10の出力点までの配
線容量)+(入力初段インバータ5のゲート容量)の総
計となるのであるが、上述したとおり、通常、内部回路
内のインバータ10は入力端子7から切り離されている
からである。
インバータ5の入力点との間に挿入された抵抗R5 は、
従来の入力保護回路におけると同じく、サージ電圧の急
峻な波形を鈍らせて保護効果を更に高める作用をする。
同様に、内部回路内のインバータ10の出力点(スイッ
チ素子4の接続節点N3 )と次段のインバータ11の入
力点との間に接続された抵抗R11は、サージ電圧により
スイッチ素子4が短絡状態になったとき、節点N3 に放
流されてきたサージ電圧の波形を鈍らせ、インバータ1
1が破壊されるのを防ぐ作用をする。
(実施例2)について説明する。図3(a)は、本発明
の実施例2の回路図である。図3(a)を参照して、本
実施例が実施例1と異なるのは、スイッチ素子4から内
部回路の電源電圧線1Aおよびグランド線2Aに至る放
電経路が、途中で二つに分岐している点である。すなわ
ち、スイッチ素子4の内部回路側の一端は、インバータ
10の出力点(接続節点N3 )に接続されているだけで
なく、そのインバータ10の前段のインバータ12の出
力点(接続節点N4 )にも接続されている。従って、入
力端子7にサージ電圧が加わると、そのサージ電圧によ
る電荷は、入力端子7からスイッチ素子4を通りpMO
SトランジスタQP6(叉は、nMOSトランジスタ
QN7)を抜けて、内部回路内の電源電圧線1A(同、グ
ランド線2A)に放電される電荷と、pMOSトランジ
スタQP8(同、nMOSトランジスタQN9)を抜けて、
内部回路内の電源電圧線1A(同、グランド線2A)に
放電される電荷との二つに分かれる。
の放電経路を複数にし、内部回路内の複数のトランジス
タを使用することで、トランジスタサイズの増大なしに
入力保護効果を大きくし、静電耐圧を向上させることが
できる。その際、入力端子容量の増加は、ない。上述し
たように、入力端子容量は、内部回路内にあってサージ
電圧の放電経路として利用されるトランジスタのサイズ
や数に依存しないからである。
について、説明する。本実施例においてスイッチ素子4
は、断面構造は実施例1に用いたものと同一で良いが、
平面パターンを変更する必要がある。本実施例に用いた
スイッチ素子4の一例の平面図を、図3(b)に示す。
図3(b)を参照して、p型シリコン領域中に、三つの
n+ 型シリコン層8A,8B,8Cが形成されている。
これら三つのうちシリコン層8Aは長い。他の二つのシ
リコン層8B,8Cは短く、共にシリコン層8Aに対向
する位置に配置されている。スイッチ素子4をこのよう
な構造にすることにより、通常動作時には、内部回路内
のインバータ10における入・出力を分離し、サージ電
圧印加時には、複数の放電経路を形成できる。
る。この変形例は、図3(a)に示す回路図中のサージ
電圧波形鈍化用の抵抗R5 ,R10,R11を、これまでは
「素子」として或る領域を確保して形成していたのに対
し、配線に付随する寄生抵抗で代用する例を示すもので
ある。図4に、図3(a)に示す回路図中のインバータ
5,10叉は11の、入力部分のマスクパターンを示
す。図4を参照して、図中、アルミニウム配線には右上
がり斜線を施し、ポリシリコン配線には右下がりの斜線
を施して示す。図において、紙面上側に、p+ シリコン
領域13D,13Sが対向して形成されており、中央を
ポリシリコン配線9が紙面上下に走っている。これらp
+ 領域とポリシリコン配線とで、pMOSトランジスタ
を構成している。p+ シリコン領域13D,13Sがそ
れぞれ、ドレイン領域、ソース領域である。ポリシリコ
ン配線9が、ゲート電極である。一方、紙面下側に、n
+ シリコン領域14D,14Sが対向して形成されてお
り、中央を、pMOSトランジスタのゲート電極と共通
のポリシリコン配線9が、紙面上下に走っている。これ
らn+ 領域とポリシリコン配線とで、nMOSトランジ
スタを構成している。n+ シリコン領域14D,13S
がそれぞれ、ドレイン領域およびソース領域である。ポ
リシリコン配線9が、ゲート電極である。
領域13Sにアルミニウム配線17が布設され、ソース
領域13Sとアルミニウム配線17とは、コンタクト孔
19を介して接続されている。アルミニウム配線17
は、内部回路内に布設された電源電圧線(図示せず)に
接続している。一方、このpMOSトランジスタのドレ
イン領域13Dには、アルミニウム配線16が布設され
ており、ドレイン領域13Dとアルミニウム配線16と
は、コンタクト孔19を介して接続されている。アルミ
ニウム配線16は、紙面右側に配置された次段の論理ゲ
ート(図示せず)の入力点に接続している。一方、nM
OSトランジスタにおいては、ソース領域14Sにアル
ミニウム配線18が布設され、ソース領域14Sとアル
ミニウム配線18とは、コンタクト孔19を介して接続
されている。アルミニウム配線18は、内部回路内に布
設されたグランド線(図示せず)に接続している。一
方、このnMOSトランジスタのドレイン領域14Dに
は、pMOSトランジスタと共通のアルミニウム配線1
6が布設されており、ドレイン領域14Dとアルミニウ
ム配線16とは、コンタクト孔19を介して接続されて
いる。
スタに共通なポリシリコン配線(ゲート電極)9には、
紙面左側に配置された前段のインバータ(叉は、入力端
子。いずれも、図示せず)からアルミニウム配線20が
布設されており、ゲート電極としてのポリシリコン配線
9とアルミニウム配線20とは、コンタクト孔15を介
して接続している。
される抵抗が、アルミニウム入力配線20に接続してい
るポリシリコンゲート電極9によって作られている例を
示している。ポリシリコンゲート電極配線9の単位面積
(1μm平方)あたりの抵抗値(約14Ω)は、アルミ
ニウム配線20の単位あたりの抵抗値(約0.1Ω)に
対して充分大きいので、ポリシリコンゲート電極配線9
の抵抗が支配項となっている。
R5 ,R10,R11として、ポリシリコン層を用いた例で
あるが、本発明はこれに限られるものではない。半導体
集積回路には、他の材料、例えば金属薄膜や熱拡散法あ
るいはイオン注入法により不純物を導入した結晶シリコ
ン層が抵抗材料として用いられている。本発明において
もこのような材料による抵抗体を用いることができる。
圧が加わったときの入力保護に要する面積を縮小するこ
とができることである。電源電圧線あるいはグランド線
へ電荷を放電するために、従来、サージ電圧が加わった
時に導通する素子が少なくとも二個は必要であったのに
対し、本発明では内部回路内の論理ゲートを構成するト
ランジスタを利用し、しかも、電荷の放電先として、L
SI本来の信号処理のためにもともと内部回路内に布設
されている電源電圧線およびグランド線へを用いている
からである。本発明によれば、入力保護のために新たに
必要な素子は、サージ電圧によってブレークダウン叉は
パンチスルーで導通するスイッチ素子だけである。
加させることなしに入力保護能力をを上げることができ
ることである。本発明において実際の入力保護能力を決
めるのは、内部回路内の論理ゲートを構成するトランジ
スタである。その内部回路内のトランジスタは、通常動
作においては、スイッチ素子により入力端子からは切り
離されている。従って、サージ電圧印加時の放電経路と
なる内部回路内のトランジスタのサイズあるいは数を増
加させても、入力端子容量の増加は、無い。
における自由度を従来より高めることができることであ
る。本発明においてサージ電圧による電荷の放電経路
は、内部回路内の論理ゲートを構成するMOSトランジ
スタにより形成される。叉、放電先は、もともと内部回
路内に布設された電源電圧線またはグランド線である。
内部回路内のトランジスタと電源電圧線、グランド線と
は、当然、密接して配置されている。従って、共通放電
線を用いた従来例とは違って、入力保護回路の素子をス
クライブ線などの共通放電線の近くに置く必要はなく、
レイアウトに対する制約は何ら、ない。
示すブロック図である。
図及び、これに用いたスイッチ素子の断面を模式的に示
す図である。
図及び、これに用いたスイッチ素子の模式的平面図であ
る。
例に用いたインバータのパターンを示す図である。
積回路の回路図である。
積回路の回路図である。
積回路のブロック図及び、各ブロックの配置を示すレイ
アウト図である。
Claims (8)
- 【請求項1】 外部端子に入力された信号を受ける入力
初段回路と、入力初段回路の出力信号に基いてこの半導
体集積回路が本来目的とする信号処理動作を実行する内
部回路とを含み、前記外部端子に前記入力初段回路を破
壊するに足る過電圧が印加されたとき外部端子に加わっ
た電荷を電源電位点叉は接地電位点に放電させる構成の
入力保護回路を備える半導体集積回路において、前記外
部端子に加わった電荷が、前記内部回路に含まれるいず
れかの論理ゲートを構成するMOS型電界効果型トラン
ジスタを介して、そのMOS型電界効果型トランジスタ
に電源電位叉は接地電位を供給するために前記内部回路
の領域内に配設された電源電位供給線叉は接地電位供給
線に放電されるように構成したことを特徴とする半導体
集積回路。 - 【請求項2】 外部端子に入力された信号を受ける入力
初段回路と、入力初段回路の出力信号にもとづいてこの
半導体集積回路が本来目的とする信号処理動作を実行す
る内部回路とを含み、前記外部端子に前記入力初段回路
を破壊するに足る過電圧が入力されたとき前記外部端子
が電源電位点叉は接地電位点に短絡される構成の入力保
護回路を備える半導体集積回路において、前記外部端子
と前記入力初段回路の入力点とを接続する配線と前記内
部回路に含まれるいずれかの論理ゲートの出力点との間
に、両端に加えられた電圧に応じて開閉するスイッチ素
子を接続し、前記外部端子に印加される過電圧が前記ス
イッチ素子の開閉に定められた電圧以上のとき前記スイ
ッチ素子が導通し、前記外部端子から、前記内部回路に
含まれるいずれかの論理ゲートを構成するMOS型電界
効果型トランジスタを介して、そのMOS型電界効果型
トランジスタに電源電位を供給する電源電位供給線叉は
接地電位を供給する接地電位供給線に至る電流経路が形
成されるように構成したことを特徴とする半導体集積回
路。 - 【請求項3】 請求項2記載の半導体集積回路におい
て、前記外部端子と前記入力初段回路の入力点とを接続
する配線の、前記スイッチ素子との接続点から前記入力
初段回路の入力点に至る配線に、第1の抵抗成分を付与
したことを特徴とする半導体集積回路。 - 【請求項4】 請求項2叉は請求項3記載の半導体集積
回路において、前記スイッチ素子と前記内部回路に含ま
れるいずれかの論理ゲートの出力点とを接続する配線か
ら、前記論理ゲートの出力信号を入力信号とする他の論
理ゲートの入力点に至る配線に、第2の抵抗成分を付与
したことを特徴とする半導体集積回路。 - 【請求項5】 請求項3又は請求項4記載の半導体集積
回路において、前記第1の抵抗成分、前記第2の抵抗成
分叉は前記第1の抵抗成分及び第2の抵抗成分が、多結
晶シリコン膜、金属膜及び不純物を導入した結晶シリコ
ン層のいずれかを用いて形成した抵抗素子によるもので
あることを特徴とする半導体集積回路。 - 【請求項6】 請求項3又は請求項4記載の半導体集積
回路において、前記第1の抵抗成分、前記第2の抵抗成
分叉は前記第1の抵抗成分及び第2の抵抗成分が、多結
晶シリコン膜、金属膜及び不純物を導入した結晶シリコ
ン層のいずれかを用いた配線に付随する寄生抵抗による
ものであることを特徴とする半導体集積回路。 - 【請求項7】 請求項2記載の半導体集積回路におい
て、前記スイッチ素子が、第1導電型の領域中に間隔を
保って形成された二つの第2導電型領域を両端とし、そ
の両端に加えられた電圧に応じて生じるブレークダウン
現象によりスイッチ作用を示す、ブレークダウン素子で
あることを特徴とする半導体集積回路。 - 【請求項8】 請求項2記載の半導体集積回路におい
て、前記スイッチ素子が、第1導電型の領域中に間隔を
保って形成された二つの第2導電型領域を両端とし、そ
の両端に加えられた電圧に応じて生じるパンチスルー現
象によりスイッチ作用を示す、パンチスルー素子である
ことを特徴とする半導体集積回路。
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