JPH0964198A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0964198A JPH0964198A JP7221810A JP22181095A JPH0964198A JP H0964198 A JPH0964198 A JP H0964198A JP 7221810 A JP7221810 A JP 7221810A JP 22181095 A JP22181095 A JP 22181095A JP H0964198 A JPH0964198 A JP H0964198A
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Abstract
(57)【要約】
【課題】本発明は、電源端子と接地端子間にダイオード
を挿入することにより、電源端子に印加されたサージ電
圧を接地端子へ放散させる経路を設けて、内部回路の破
壊を防止することを特徴とする。 【解決手段】半導体基板１４上に埋込み絶縁膜１５を介
してＳＯＩ層１６ａ、１６ｂ、１６ｃが形成されてい
る。そして、該ＳＯＩ層１６ａ、１６ｂ、１６ｃに、半
導体集積回路としてｎＭＯＳ２２ａ、ｐＭＯＳ２２ｂ及
びｎＭＯＳ３０が構成される。このｎＭＯＳ３０は、保
護抵抗３１と共に保護回路１３を構成する。更に、半導
体基板１４内にｎ型拡散層３４及びｐ型拡散層３６が形
成される。上記半導体集積回路は、配線２５ａ〜２５ｍ
により、接地端子２７、直流電源入力端子２８、出力端
子２９、信号入力端子３７と接続される。そして、ｎ型
拡散層３４と半導体基板１４間のｐｎ接合により、ダイ
オード３５が構成される。
を挿入することにより、電源端子に印加されたサージ電
圧を接地端子へ放散させる経路を設けて、内部回路の破
壊を防止することを特徴とする。 【解決手段】半導体基板１４上に埋込み絶縁膜１５を介
してＳＯＩ層１６ａ、１６ｂ、１６ｃが形成されてい
る。そして、該ＳＯＩ層１６ａ、１６ｂ、１６ｃに、半
導体集積回路としてｎＭＯＳ２２ａ、ｐＭＯＳ２２ｂ及
びｎＭＯＳ３０が構成される。このｎＭＯＳ３０は、保
護抵抗３１と共に保護回路１３を構成する。更に、半導
体基板１４内にｎ型拡散層３４及びｐ型拡散層３６が形
成される。上記半導体集積回路は、配線２５ａ〜２５ｍ
により、接地端子２７、直流電源入力端子２８、出力端
子２９、信号入力端子３７と接続される。そして、ｎ型
拡散層３４と半導体基板１４間のｐｎ接合により、ダイ
オード３５が構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Silicon
On Insulator）構造を有する半導体集積回路装置に於い
て、静電気等のサージから半導体集積回路素子を保護す
る半導体集積回路装置に関するものである。
On Insulator）構造を有する半導体集積回路装置に於い
て、静電気等のサージから半導体集積回路素子を保護す
る半導体集積回路装置に関するものである。
【０００２】
【従来の技術】半導体基板上に絶縁膜を介して配置され
た薄いシリコン層（ＳＯＩ層）に半導体素子を形成して
成る半導体集積回路装置に於いては、ＳＯＩ層に形成さ
れたＭＯＳＦＥＴの寄生容量を低減できる等の理由か
ら、高速・低消費電力動作が可能になる等の種々の性能
向上を実現することができる。
た薄いシリコン層（ＳＯＩ層）に半導体素子を形成して
成る半導体集積回路装置に於いては、ＳＯＩ層に形成さ
れたＭＯＳＦＥＴの寄生容量を低減できる等の理由か
ら、高速・低消費電力動作が可能になる等の種々の性能
向上を実現することができる。
【０００３】一般に、シリコン基板上に直接ＭＯＳＦＥ
Ｔを形成する、いわゆるバルクＭＯＳＦＥＴに於いてＣ
ＭＯＳ回路を構成する場合、例えば図１２に示されるよ
うになる。
Ｔを形成する、いわゆるバルクＭＯＳＦＥＴに於いてＣ
ＭＯＳ回路を構成する場合、例えば図１２に示されるよ
うになる。
【０００４】同図に於いて、半導体基板１上には、Ｎウ
ェル領域２が及形成されている。このＮウェル領域２内
に、ｐチャネルＭＯＳＦＥＴ（以下ｐＭＯＳと略記す
る）３ａが、また、Ｐウェル領域６内にｎチャンネルＭ
ＯＳＦＥＴ（以下ｎＭＯＳと略記する）３ｂが構成され
る。そして、Ｎウェル領域２及びＮウェル内に形成され
るｐＭＯＳ３ａのソース４が電源端子（ＶC ）５に、Ｐ
ウェル領域６及びＰウェル内に形成されるｎＭＯＳ３ｂ
のソース７は接地端子（ＧＮＤ）８に接続されている。
ェル領域２が及形成されている。このＮウェル領域２内
に、ｐチャネルＭＯＳＦＥＴ（以下ｐＭＯＳと略記す
る）３ａが、また、Ｐウェル領域６内にｎチャンネルＭ
ＯＳＦＥＴ（以下ｎＭＯＳと略記する）３ｂが構成され
る。そして、Ｎウェル領域２及びＮウェル内に形成され
るｐＭＯＳ３ａのソース４が電源端子（ＶC ）５に、Ｐ
ウェル領域６及びＰウェル内に形成されるｎＭＯＳ３ｂ
のソース７は接地端子（ＧＮＤ）８に接続されている。
【０００５】したがって、電源端子５は寄生のダイオー
ド９を介して接地端子８と接続されていることになる。
すなわち、電源端子５に静電気等による過電圧が入力さ
れた場合、この寄生ダイオード９を介して過電圧を放散
させることにより、電源端子５に接続された素子（ｐＭ
ＯＳ３ａ）の破壊を防止するようにしている。
ド９を介して接地端子８と接続されていることになる。
すなわち、電源端子５に静電気等による過電圧が入力さ
れた場合、この寄生ダイオード９を介して過電圧を放散
させることにより、電源端子５に接続された素子（ｐＭ
ＯＳ３ａ）の破壊を防止するようにしている。
【０００６】このように入力回路を保護する技術は、例
えば特開平４−２２６０６５号公報、特開平２−９７０
６６号公報、特開平２−２６０４５９号公報、特開平４
−３４５０６４号公報、特開平３−１９３５９号公報及
び特開平６−５３４９７号公報等に記載されている。
えば特開平４−２２６０６５号公報、特開平２−９７０
６６号公報、特開平２−２６０４５９号公報、特開平４
−３４５０６４号公報、特開平３−１９３５９号公報及
び特開平６−５３４９７号公報等に記載されている。
【０００７】
【発明が解決しようとする課題】一方、半導体基板上に
絶縁膜を介して配置されたＳＯＩ層に半導体素子を形成
するＳＯＩ構造のＭＯＳＦＥＴは、構造上、バルクＭＯ
ＳＦＥＴのウェル領域に相当する拡散層を有していな
い。したがって、通常、電源端子はＣＯＭＳ回路を構成
するｐＭＯＳのソースとしか接続されていない。そのた
め、上述したような過電圧を放散させる経路を有してい
ない。その結果、電源端子に過電圧が印加された場合に
は、電源端子に接続されたｐＭＯＳが破壊されてしまう
という課題を有している。
絶縁膜を介して配置されたＳＯＩ層に半導体素子を形成
するＳＯＩ構造のＭＯＳＦＥＴは、構造上、バルクＭＯ
ＳＦＥＴのウェル領域に相当する拡散層を有していな
い。したがって、通常、電源端子はＣＯＭＳ回路を構成
するｐＭＯＳのソースとしか接続されていない。そのた
め、上述したような過電圧を放散させる経路を有してい
ない。その結果、電源端子に過電圧が印加された場合に
は、電源端子に接続されたｐＭＯＳが破壊されてしまう
という課題を有している。
【０００８】本発明は上記課題に着目してなされたもの
であり、ＳＯＩ構造を有する半導体集積回路装置に於い
て、電源端子と接地端子間に新たに電源端子保護用ダイ
オードを設けることによって、該ダイオードを介して電
源端子に印加されたサージ電圧を他端子へ放散させ、該
電源端子からのサージによる半導体集積回路装置の破壊
を防止することのできる半導体集積回路装置を提供する
ことを目的とする。
であり、ＳＯＩ構造を有する半導体集積回路装置に於い
て、電源端子と接地端子間に新たに電源端子保護用ダイ
オードを設けることによって、該ダイオードを介して電
源端子に印加されたサージ電圧を他端子へ放散させ、該
電源端子からのサージによる半導体集積回路装置の破壊
を防止することのできる半導体集積回路装置を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】すなわち本発明は、半導
体基板上に絶縁体層を介して設けられた半導体層に半導
体回路素子を形成して成る半導体集積回路と、この半導
体集積回路に接続された電源端子と、上記半導体集積回
路に接続された接地端子と、上記半導体集積回路に接続
されて外部との信号の入力若しくは出力が行われる外部
接続端子と、この外部接続端子と上記接地端子との間に
接続されて上記半導体集積回路を保護する第１の保護回
路とを備える半導体集積回路装置に於いて、上記電源端
子と上記接地端子間に接続されて上記半導体集積回路を
保護する第２の保護回路を具備することを特徴とする。
体基板上に絶縁体層を介して設けられた半導体層に半導
体回路素子を形成して成る半導体集積回路と、この半導
体集積回路に接続された電源端子と、上記半導体集積回
路に接続された接地端子と、上記半導体集積回路に接続
されて外部との信号の入力若しくは出力が行われる外部
接続端子と、この外部接続端子と上記接地端子との間に
接続されて上記半導体集積回路を保護する第１の保護回
路とを備える半導体集積回路装置に於いて、上記電源端
子と上記接地端子間に接続されて上記半導体集積回路を
保護する第２の保護回路を具備することを特徴とする。
【００１０】また、本発明は、第１導電型の半導体基板
と、この半導体基板上に絶縁膜を介して形成された薄膜
半導体層と、この薄膜半導体層に形成されるもので、第
１の電位に設定された第１の電極と、上記第１の電位と
異なる第２の電位に設定された第２の電極と、上記第１
の電位と上記第２の電位との間の電位に設定された第３
の電極とを有する集積回路とを備えた半導体集積回路装
置に於いて、上記半導体基板内に形成されるもので、上
記第１の電極と電気的に接続された上記第１導電型と異
なる第２導電型の第１の拡散層と、この第１の拡散層と
上記半導体基板との間に構成されるｐｎダイオードと、
上記半導体基板内に形成されるもので、上記第２の電極
と電気的に接続された第１導電型の第２の拡散層とを具
備し、上記第１の電極と上記第２の電極間に入力される
サージ電圧を、上記ｐｎダイオードを介して放散させる
ことを特徴とする。
と、この半導体基板上に絶縁膜を介して形成された薄膜
半導体層と、この薄膜半導体層に形成されるもので、第
１の電位に設定された第１の電極と、上記第１の電位と
異なる第２の電位に設定された第２の電極と、上記第１
の電位と上記第２の電位との間の電位に設定された第３
の電極とを有する集積回路とを備えた半導体集積回路装
置に於いて、上記半導体基板内に形成されるもので、上
記第１の電極と電気的に接続された上記第１導電型と異
なる第２導電型の第１の拡散層と、この第１の拡散層と
上記半導体基板との間に構成されるｐｎダイオードと、
上記半導体基板内に形成されるもので、上記第２の電極
と電気的に接続された第１導電型の第２の拡散層とを具
備し、上記第１の電極と上記第２の電極間に入力される
サージ電圧を、上記ｐｎダイオードを介して放散させる
ことを特徴とする。
【００１１】更に、本発明は、第１導電型の半導体基板
と、この半導体基板上に絶縁膜を介して形成された薄膜
半導体層と、この薄膜半導体層に形成されるもので、接
地電位に設定された接地電極と、電源電圧に設定された
電源端子と、外部からの信号が入力される信号入力端子
とに電気的に接続された信号入力部とを有する集積回路
とを備えた半導体集積回路装置に於いて、上記半導体基
板内に形成されるもので、上記電源端子と電気的に接続
された上記第１導電型と異なる第２導電型の第１の拡散
層と、この第１の拡散層と上記半導体基板との間に構成
されるｐｎダイオードと、上記半導体基板内に形成され
るもので、上記接地端子と電気的に接続された第１導電
型の第２の拡散層とを具備し、上記電源端子と上記接地
端子との間に入力されるサージ電圧を、上記ｐｎダイオ
ードを介して放散させることを特徴とする。
と、この半導体基板上に絶縁膜を介して形成された薄膜
半導体層と、この薄膜半導体層に形成されるもので、接
地電位に設定された接地電極と、電源電圧に設定された
電源端子と、外部からの信号が入力される信号入力端子
とに電気的に接続された信号入力部とを有する集積回路
とを備えた半導体集積回路装置に於いて、上記半導体基
板内に形成されるもので、上記電源端子と電気的に接続
された上記第１導電型と異なる第２導電型の第１の拡散
層と、この第１の拡散層と上記半導体基板との間に構成
されるｐｎダイオードと、上記半導体基板内に形成され
るもので、上記接地端子と電気的に接続された第１導電
型の第２の拡散層とを具備し、上記電源端子と上記接地
端子との間に入力されるサージ電圧を、上記ｐｎダイオ
ードを介して放散させることを特徴とする。
【００１２】また、本発明は、第１導電型の半導体基板
と、この半導体基板上に絶縁膜を介して形成された薄膜
半導体層と、この薄膜半導体層に形成されるもので、第
１の電位に設定された第１の電極と、上記第１の電位と
異なる第２の電位に設定された第２の電極と、上記第１
の電位と上記第２の電位との間の電位に設定された第３
の電極とを有する集積回路とを備えた半導体集積回路装
置に於いて、上記半導体基板内に形成されるもので、上
記第１の電極と電気的に接続された上記第１導電型と異
なる第２導電型の第１の拡散層と、この第１の拡散層を
そのドレイン拡散層とするＭＯＳＦＥＴと、上記半導体
基板内に形成されるもので、上記第２の電極と電気的に
接続された第１導電型の第２の拡散層とを具備し、上記
第１の電極と上記第２の電極間に入力されるサージ電圧
を、上記ＭＯＳＦＥＴを介して放散させることを特徴と
する。
と、この半導体基板上に絶縁膜を介して形成された薄膜
半導体層と、この薄膜半導体層に形成されるもので、第
１の電位に設定された第１の電極と、上記第１の電位と
異なる第２の電位に設定された第２の電極と、上記第１
の電位と上記第２の電位との間の電位に設定された第３
の電極とを有する集積回路とを備えた半導体集積回路装
置に於いて、上記半導体基板内に形成されるもので、上
記第１の電極と電気的に接続された上記第１導電型と異
なる第２導電型の第１の拡散層と、この第１の拡散層を
そのドレイン拡散層とするＭＯＳＦＥＴと、上記半導体
基板内に形成されるもので、上記第２の電極と電気的に
接続された第１導電型の第２の拡散層とを具備し、上記
第１の電極と上記第２の電極間に入力されるサージ電圧
を、上記ＭＯＳＦＥＴを介して放散させることを特徴と
する。
【００１３】本発明によれば、電源入力端子に、接地端
子に対して負となる極性のサージが印加された場合、電
源入力端子と接地端子間に形成されたダイオードにサー
ジによる順方向バイアスが印加されることになり、ダイ
オードを介して接地端子から電源入力端子に至る電流経
路が形成され、サージ電流が流れる。また、電源入力端
子に、接地端子に対して正となる極性の電源電圧よりも
高いサージが印加された場合には、ダイオードにサージ
による逆バイアスが印加されて、ダイオードがブレーク
ダウンすることによって、電源入力端子から接地端子に
至る電流経路が形成され、サージ電流が流れる。これに
より、電源入力端子にサージが印加されても、ＣＭＯＳ
インバータ回路にサージが印加されることを防止するこ
とができる。尚、上記ダイオードに代えて、バイポーラ
トランジスタやＭＯＳＦＥＴによって、電源入力端子か
ら接地端子への電流経路を形成しても、同様にＣＭＯＳ
インバータ回路にサージが印加されることを防止するこ
とができる。
子に対して負となる極性のサージが印加された場合、電
源入力端子と接地端子間に形成されたダイオードにサー
ジによる順方向バイアスが印加されることになり、ダイ
オードを介して接地端子から電源入力端子に至る電流経
路が形成され、サージ電流が流れる。また、電源入力端
子に、接地端子に対して正となる極性の電源電圧よりも
高いサージが印加された場合には、ダイオードにサージ
による逆バイアスが印加されて、ダイオードがブレーク
ダウンすることによって、電源入力端子から接地端子に
至る電流経路が形成され、サージ電流が流れる。これに
より、電源入力端子にサージが印加されても、ＣＭＯＳ
インバータ回路にサージが印加されることを防止するこ
とができる。尚、上記ダイオードに代えて、バイポーラ
トランジスタやＭＯＳＦＥＴによって、電源入力端子か
ら接地端子への電流経路を形成しても、同様にＣＭＯＳ
インバータ回路にサージが印加されることを防止するこ
とができる。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【００１５】図１は、本発明を具体化した第１の実施の
形態を示すもので、半導体集積回路装置の要部断面構造
図である。
形態を示すもので、半導体集積回路装置の要部断面構造
図である。
【００１６】図１に於いて、本半導体集積回路装置１１
は、入力回路としてのＣＭＯＳインバータ回路１２と、
保護回路１３とを有して構成されている。
は、入力回路としてのＣＭＯＳインバータ回路１２と、
保護回路１３とを有して構成されている。
【００１７】半導体基板１４は、例えば第１の導電型で
あるｐ型シリコン単結晶で構成されるもので、この半導
体基板１４上に例えばＳｉＯ2 から成る埋込み絶縁膜１
５が形成されている。更に、この埋込み絶縁膜１５上に
は、島状に分離された単結晶シリコン層（以下ＳＯＩ層
と記す）１６ａ、１６ｂ、１６ｃが形成されている。各
ＳＯＩ層１６ａ、１６ｂ、１６ｃの周囲には、必要であ
れば例えばＳｉＯ2 から成る素子分離絶縁膜１７が形成
される。
あるｐ型シリコン単結晶で構成されるもので、この半導
体基板１４上に例えばＳｉＯ2 から成る埋込み絶縁膜１
５が形成されている。更に、この埋込み絶縁膜１５上に
は、島状に分離された単結晶シリコン層（以下ＳＯＩ層
と記す）１６ａ、１６ｂ、１６ｃが形成されている。各
ＳＯＩ層１６ａ、１６ｂ、１６ｃの周囲には、必要であ
れば例えばＳｉＯ2 から成る素子分離絶縁膜１７が形成
される。
【００１８】そして、上記ＳＯＩ層１６ａと、このＳＯ
Ｉ層１６ａに形成されたソース領域１８ａ及びドレイン
領域１９ａと、ＳＯＩ層１６ａ上に形成されたゲート絶
縁膜２０ａと、このゲート絶縁膜２０ａ上に形成された
例えばポリシリコンから成るゲート電極２１ａとによっ
て、ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳ）２２ａが構成
される。同様にして、ＳＯＩ層１６ｂと、このＳＯＩ層
１６ｂに形成されたソース領域１８ｂ及びドレイン領域
１９ｂと、ゲート絶縁膜２０ｂと、ゲート電極２１ｂと
によって、ｐチャネルＭＯＳＦＥＴ（ｐＭＯＳ）２２ｂ
が構成される。
Ｉ層１６ａに形成されたソース領域１８ａ及びドレイン
領域１９ａと、ＳＯＩ層１６ａ上に形成されたゲート絶
縁膜２０ａと、このゲート絶縁膜２０ａ上に形成された
例えばポリシリコンから成るゲート電極２１ａとによっ
て、ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳ）２２ａが構成
される。同様にして、ＳＯＩ層１６ｂと、このＳＯＩ層
１６ｂに形成されたソース領域１８ｂ及びドレイン領域
１９ｂと、ゲート絶縁膜２０ｂと、ゲート電極２１ｂと
によって、ｐチャネルＭＯＳＦＥＴ（ｐＭＯＳ）２２ｂ
が構成される。
【００１９】また、上記ＳＯＩ層１６ａ、１６ｂ及び素
子分離絶縁膜１７上には、層間絶縁膜２３が形成されて
いる。この層間絶縁膜２３に形成されたコンタクトホー
ル２４を通して、例えばＡｌ合金で構成される配線２５
（２５ａ〜２５ｍ）が、ソース領域１８（１８ａ〜１８
ｃ）、ドレイン領域１９（１９ａ〜１９ｃ）及びゲート
電極２１（２１ａ〜２１ｃ）に、それぞれ接続されてい
る。
子分離絶縁膜１７上には、層間絶縁膜２３が形成されて
いる。この層間絶縁膜２３に形成されたコンタクトホー
ル２４を通して、例えばＡｌ合金で構成される配線２５
（２５ａ〜２５ｍ）が、ソース領域１８（１８ａ〜１８
ｃ）、ドレイン領域１９（１９ａ〜１９ｃ）及びゲート
電極２１（２１ａ〜２１ｃ）に、それぞれ接続されてい
る。
【００２０】ここで、ｎＭＯＳ２２ａのソース領域１８
ａは配線２５ａによって接地端子（ＧＮＤ）２７に、ｐ
ＭＯＳ２２ｂのソース領域１８ｂは配線２５ｆによって
直流電源入力端子（ＶC ）２８に、それぞれ接続されて
いる。そして、ｎＭＯＳ２２ａ及びｐＭＯＳ２２ｂによ
って、ＣＭＯＳインバータ回路１２が構成されている。
ａは配線２５ａによって接地端子（ＧＮＤ）２７に、ｐ
ＭＯＳ２２ｂのソース領域１８ｂは配線２５ｆによって
直流電源入力端子（ＶC ）２８に、それぞれ接続されて
いる。そして、ｎＭＯＳ２２ａ及びｐＭＯＳ２２ｂによ
って、ＣＭＯＳインバータ回路１２が構成されている。
【００２１】尚、ｎＭＯＳ２２ａのドレイン領域１９ａ
とｐＭＯＳ２２ｂのドレイン領域１９ｂは、それぞれ配
線２５ｃ及び配線２５ｄによって、ＣＭＯＳインバータ
回路１２の出力端子（Ｐ）２９と接続されている。
とｐＭＯＳ２２ｂのドレイン領域１９ｂは、それぞれ配
線２５ｃ及び配線２５ｄによって、ＣＭＯＳインバータ
回路１２の出力端子（Ｐ）２９と接続されている。
【００２２】一方、ＳＯＩ層１６ｃにも、同様にソース
領域１８ｃ及びドレイン領域１９ｃと、ゲート絶縁膜２
０ｃと、ゲート電極２１ｃとから成る保護トランジスタ
としてのｎＭＯＳ３０が構成される。そして、このｎＭ
ＯＳ３０と、素子分離絶縁膜１７上に形成された、例え
ばポリシリコンから成る保護抵抗３１とにより、保護回
路１３が構成されている。
領域１８ｃ及びドレイン領域１９ｃと、ゲート絶縁膜２
０ｃと、ゲート電極２１ｃとから成る保護トランジスタ
としてのｎＭＯＳ３０が構成される。そして、このｎＭ
ＯＳ３０と、素子分離絶縁膜１７上に形成された、例え
ばポリシリコンから成る保護抵抗３１とにより、保護回
路１３が構成されている。
【００２３】更に、埋込み絶縁膜１５には、基板コンタ
クトホール３３ａ及び３３ｂが形成されている。このう
ち、基板コンタクトホール３３ａによって露出された半
導体基板１４内には、第２の導電型であるｎ型拡散層３
４が形成されている。上記ｎ型拡散層３４には、ｎ型不
純物として、例えば１×１０18〜１×１０22ｃｍ-3の濃
度の砒素が導入され、半導体基板１４にはｐ型不純物と
して、例えば１×１０14〜１×１０17ｃｍ-3の濃度の硼
素が導入されている。
クトホール３３ａ及び３３ｂが形成されている。このう
ち、基板コンタクトホール３３ａによって露出された半
導体基板１４内には、第２の導電型であるｎ型拡散層３
４が形成されている。上記ｎ型拡散層３４には、ｎ型不
純物として、例えば１×１０18〜１×１０22ｃｍ-3の濃
度の砒素が導入され、半導体基板１４にはｐ型不純物と
して、例えば１×１０14〜１×１０17ｃｍ-3の濃度の硼
素が導入されている。
【００２４】そして、ｎ型拡散層３４と、ｐ型シリコン
単結晶から成る半導体基板１４との間のｐｎ接合によ
り、ダイオード３５が構成されている。ｎ型拡散層３４
は、層間絶縁膜２３に形成されたコンタクトホール２４
を通して配線２５ｇに接続されており、更にこの配線２
５ｇは直流電源入力端子２８に接続されている。
単結晶から成る半導体基板１４との間のｐｎ接合によ
り、ダイオード３５が構成されている。ｎ型拡散層３４
は、層間絶縁膜２３に形成されたコンタクトホール２４
を通して配線２５ｇに接続されており、更にこの配線２
５ｇは直流電源入力端子２８に接続されている。
【００２５】この結果、直流電源入力端子２８は、ダイ
オード３５を介して半導体基板１４と接続されているこ
とになる。ダイオード３５は、所定の値以上に逆方向バ
イアス電圧が印加されると、ｐｎ接合がアバランシェブ
レークダウンを起こして逆方向電流が流れる。この所定
の電圧は、本半導体集積回路装置１１の動作電源入力端
子２８に通常印加される電源電圧よりも高く、且つ内部
回路である例えばＣＭＯＳインバータ回路１２の破壊電
圧よりも低い値に設定されている。
オード３５を介して半導体基板１４と接続されているこ
とになる。ダイオード３５は、所定の値以上に逆方向バ
イアス電圧が印加されると、ｐｎ接合がアバランシェブ
レークダウンを起こして逆方向電流が流れる。この所定
の電圧は、本半導体集積回路装置１１の動作電源入力端
子２８に通常印加される電源電圧よりも高く、且つ内部
回路である例えばＣＭＯＳインバータ回路１２の破壊電
圧よりも低い値に設定されている。
【００２６】また、基板コンタクトホール３３ｂによっ
て露出された半導体基板１４内には、第１の導電型であ
るｐ型拡散層３６が形成される。このｐ型拡散層３６に
は、ｐ型不純物として、例えば硼素が１×１０20〜１×
１０22ｃｍ-3の濃度に導入されている。
て露出された半導体基板１４内には、第１の導電型であ
るｐ型拡散層３６が形成される。このｐ型拡散層３６に
は、ｐ型不純物として、例えば硼素が１×１０20〜１×
１０22ｃｍ-3の濃度に導入されている。
【００２７】上記ｐ型拡散層３６は、層間絶縁膜２３に
形成されたコンタクトホール２４を通して、接地端子２
７に接続された配線２５ｍと接続される。これによっ
て、半導体基板１４は接地端子２７と接続されている。
形成されたコンタクトホール２４を通して、接地端子２
７に接続された配線２５ｍと接続される。これによっ
て、半導体基板１４は接地端子２７と接続されている。
【００２８】ところで、ｎ型拡散層３４とｐ型拡散層３
６との間には、半導体基板１４から成る寄生抵抗が存在
するが、この寄生抵抗の値はｎ型拡散層３４とｐ型拡散
層３６との間の間隔や、半導体基板１４の不純物濃度を
調整することによって保護回路としての動作上所望の値
に設定すれば良い。
６との間には、半導体基板１４から成る寄生抵抗が存在
するが、この寄生抵抗の値はｎ型拡散層３４とｐ型拡散
層３６との間の間隔や、半導体基板１４の不純物濃度を
調整することによって保護回路としての動作上所望の値
に設定すれば良い。
【００２９】保護回路１３を構成する保護抵抗３１は、
その一方の端子が配線２５ｉによって信号入力端子
（Ｓ）３７と接続される。また、保護抵抗３１のもう一
方の端子は、配線２５ｈによって、ＣＭＯＳインバータ
回路１２の入力部であるｎＭＯＳ２２ａのゲート電極２
１ａ及びｐＭＯＳ２２ｂのゲート電極２１ｂにそれぞれ
接続された配線２５ｂ及び２５ｅと接続されると共に、
保護トランジスタとしてのｎＭＯＳ３０のドレイン領域
１９ｃに接続された配線２５ｊと共通に接続されてい
る。
その一方の端子が配線２５ｉによって信号入力端子
（Ｓ）３７と接続される。また、保護抵抗３１のもう一
方の端子は、配線２５ｈによって、ＣＭＯＳインバータ
回路１２の入力部であるｎＭＯＳ２２ａのゲート電極２
１ａ及びｐＭＯＳ２２ｂのゲート電極２１ｂにそれぞれ
接続された配線２５ｂ及び２５ｅと接続されると共に、
保護トランジスタとしてのｎＭＯＳ３０のドレイン領域
１９ｃに接続された配線２５ｊと共通に接続されてい
る。
【００３０】また、保護トランジスタとしてのｎＭＯＳ
３０のソース領域１８ｃ及びゲート電極２１ｃは、それ
ぞれ配線２５ｌ及び２５ｋによって接地端子２７に接続
されている。
３０のソース領域１８ｃ及びゲート電極２１ｃは、それ
ぞれ配線２５ｌ及び２５ｋによって接地端子２７に接続
されている。
【００３１】ここでｎＭＯＳ３０は、そのブレークダウ
ン電圧が、内部回路である例えばＣＭＯＳインバータ回
路１２の破壊電圧よりも低く設定されている。そのた
め、信号入力端子３７に接地端子２７に対して正極性の
サージが印加されると、ｎＭＯＳ３０がブレークダウン
することにより、ソース領域１８ｃとドレイン領域１９
ｃ間とで電流が流れる。また、接地端子２７に対して負
の極性のサージが印加されるとｎＭＯＳ３０がオンする
ことにより、ソース領域１８ｃとドレイン領域１９ｃ間
とで電流が流れることによって、保護トランジスタとし
て機能する。
ン電圧が、内部回路である例えばＣＭＯＳインバータ回
路１２の破壊電圧よりも低く設定されている。そのた
め、信号入力端子３７に接地端子２７に対して正極性の
サージが印加されると、ｎＭＯＳ３０がブレークダウン
することにより、ソース領域１８ｃとドレイン領域１９
ｃ間とで電流が流れる。また、接地端子２７に対して負
の極性のサージが印加されるとｎＭＯＳ３０がオンする
ことにより、ソース領域１８ｃとドレイン領域１９ｃ間
とで電流が流れることによって、保護トランジスタとし
て機能する。
【００３２】図２は、図１の半導体集積回路装置の入力
部の等価回路図である。
部の等価回路図である。
【００３３】上述したように、半導体集積回路装置１１
の入力回路として、ｎＭＯＳ２２ａ及びｐＭＯＳ２２ｂ
から成るＣＭＯＳインバータ回路１２が用いられてい
る。そして、外部との接続端子としての信号入力端子
（Ｓ）３７とＣＯＭＳインバータ回路１２との間に、保
護回路１３が設けられている。この保護回路１３は、例
えば図２に示されるように、信号入力端子３７とＣＭＯ
Ｓインバータ回路１２との間に直列に接続された保護抵
抗３１と、ＣＯＭＳインバータ回路１２の入力部と接地
端子（ＧＮＤ）２７間に直列に接続された保護トランジ
スタ３０とから構成されている。
の入力回路として、ｎＭＯＳ２２ａ及びｐＭＯＳ２２ｂ
から成るＣＭＯＳインバータ回路１２が用いられてい
る。そして、外部との接続端子としての信号入力端子
（Ｓ）３７とＣＯＭＳインバータ回路１２との間に、保
護回路１３が設けられている。この保護回路１３は、例
えば図２に示されるように、信号入力端子３７とＣＭＯ
Ｓインバータ回路１２との間に直列に接続された保護抵
抗３１と、ＣＯＭＳインバータ回路１２の入力部と接地
端子（ＧＮＤ）２７間に直列に接続された保護トランジ
スタ３０とから構成されている。
【００３４】次に、第１の実施の形態の作用について説
明する。
明する。
【００３５】図３は、一般的なＳＯＩ構造を有するＭＯ
ＳＦＥＴから成る半導体集積回路装置の入力部の等価回
路図である。図１からもわかるように、ＳＯＩ構造を有
するＭＯＳＦＥＴに於いては、バルクＭＯＳＦＥＴに於
けるウェル領域に相当する拡散層を構造上有していない
ため、直流電源入力端子２８はＣＭＯＳインバ―タ回路
１２を構成するｐＭＯＳ２２ｂのソース領域としか接続
されていない。したがって、直流電源入力端子２８と接
地端子２７間には寄生の素子は形成されない。
ＳＦＥＴから成る半導体集積回路装置の入力部の等価回
路図である。図１からもわかるように、ＳＯＩ構造を有
するＭＯＳＦＥＴに於いては、バルクＭＯＳＦＥＴに於
けるウェル領域に相当する拡散層を構造上有していない
ため、直流電源入力端子２８はＣＭＯＳインバ―タ回路
１２を構成するｐＭＯＳ２２ｂのソース領域としか接続
されていない。したがって、直流電源入力端子２８と接
地端子２７間には寄生の素子は形成されない。
【００３６】先ず、第１の場合として、直流電源入力端
子（ＶC ）２８に、接地端子（ＧＮＤ）２７に対して負
となる極性のサージ４４が印加された場合について説明
する。
子（ＶC ）２８に、接地端子（ＧＮＤ）２７に対して負
となる極性のサージ４４が印加された場合について説明
する。
【００３７】図３に示される構成の回路に於いては、サ
ージ電流が吸収される経路が存在しない。したがって、
直流電源入力端子２８に接地端子２７に対して負極性の
サージ４４が印加されると、サージ電圧がｎＭＯＳ３９
ａと共にＣＭＯＳインバータ回路４０を構成するｐＭＯ
Ｓ３９ｂのソース領域に印加されることになり、ｐＭＯ
Ｓ３９ｂが破壊されてしまう。
ージ電流が吸収される経路が存在しない。したがって、
直流電源入力端子２８に接地端子２７に対して負極性の
サージ４４が印加されると、サージ電圧がｎＭＯＳ３９
ａと共にＣＭＯＳインバータ回路４０を構成するｐＭＯ
Ｓ３９ｂのソース領域に印加されることになり、ｐＭＯ
Ｓ３９ｂが破壊されてしまう。
【００３８】尚、図３の回路に於いて、４３はｎＭＯＳ
４１と保護抵抗４２で構成される保護回路である。
４１と保護抵抗４２で構成される保護回路である。
【００３９】一方、図１に示される本実施の形態の回路
構成に於いては、図２からもわかるように、直流電源入
力端子２８と接地端子２７との間に形成されたダイオー
ド３５に、サージによる順方向バイアスが印加されるこ
とになる。したがって、ダイオード３５を介して接地端
子２７から電源入力端子２８に至る電源経路が形成さ
れ、ここにサージ電流が流れるようになる。この結果、
直流電源入力端子２８にサージが印加されても、ＣＭＯ
Ｓインバータ回路１２にサージが印加されることを防止
することができる。
構成に於いては、図２からもわかるように、直流電源入
力端子２８と接地端子２７との間に形成されたダイオー
ド３５に、サージによる順方向バイアスが印加されるこ
とになる。したがって、ダイオード３５を介して接地端
子２７から電源入力端子２８に至る電源経路が形成さ
れ、ここにサージ電流が流れるようになる。この結果、
直流電源入力端子２８にサージが印加されても、ＣＭＯ
Ｓインバータ回路１２にサージが印加されることを防止
することができる。
【００４０】次に、第２の場合として、電源入力端子２
８に、接地端子２７に対して正となる極性の電源電圧よ
りも高いサージ４５が印加された場合について説明す
る。上述した第１の場合と同様に、図３に示される構成
の回路に於いては、サージ電流が吸収される経路が存在
しないので、サージ電圧がｐＭＯＳ３９ｂのソース領域
に印加されることになり、ｐＭＯＳ３９ｂが破壊されて
しまう。
８に、接地端子２７に対して正となる極性の電源電圧よ
りも高いサージ４５が印加された場合について説明す
る。上述した第１の場合と同様に、図３に示される構成
の回路に於いては、サージ電流が吸収される経路が存在
しないので、サージ電圧がｐＭＯＳ３９ｂのソース領域
に印加されることになり、ｐＭＯＳ３９ｂが破壊されて
しまう。
【００４１】一方、図１に示される本実施の形態の構成
回路に於いては、ダイオード３５に、サージによるバイ
アスが印加される。つまり、ダイオード３５がブレーク
ダウンすることによって、電源入力端子２８から接地端
子２７に至る電流経路が形成され、サージ電流が流れる
ようになる。この結果、電源入力端子２８にサージが印
加されても、ＣＭＯＳインバータ回路１２にサージが印
加されることを防止することができる。
回路に於いては、ダイオード３５に、サージによるバイ
アスが印加される。つまり、ダイオード３５がブレーク
ダウンすることによって、電源入力端子２８から接地端
子２７に至る電流経路が形成され、サージ電流が流れる
ようになる。この結果、電源入力端子２８にサージが印
加されても、ＣＭＯＳインバータ回路１２にサージが印
加されることを防止することができる。
【００４２】尚、逆に接地端子２７に電源入力端子２８
に対して、正または負の極性のサージが印加された場合
についても、上述の場合と同様に、ダイオード３５を介
してサージ電流を流すことによって、ＣＭＯＳインバー
タ回路１２にサージが印加されることを防止することが
できる。
に対して、正または負の極性のサージが印加された場合
についても、上述の場合と同様に、ダイオード３５を介
してサージ電流を流すことによって、ＣＭＯＳインバー
タ回路１２にサージが印加されることを防止することが
できる。
【００４３】次に、電源入力端子２８と信号入力端子
（Ｓ）３７との間にサージが印加された場合について説
明する。
（Ｓ）３７との間にサージが印加された場合について説
明する。
【００４４】第１の場合として、先ず、電源入力端子２
８に、信号入力端子３７に対して負となる極性のサージ
が印加された場合について、図４及び図５を参照して説
明する。
８に、信号入力端子３７に対して負となる極性のサージ
が印加された場合について、図４及び図５を参照して説
明する。
【００４５】この場合も、図３に示される構成の回路で
は、サージ電流が吸収される経路が存在しないので、サ
ージ電圧がＣＭＯＳインバータ回路４０を構成するｐＭ
ＯＳ３９ｂのソース領域に印加されることになり、ｐＭ
ＯＳ３９ｂが破壊されてしまう。
は、サージ電流が吸収される経路が存在しないので、サ
ージ電圧がＣＭＯＳインバータ回路４０を構成するｐＭ
ＯＳ３９ｂのソース領域に印加されることになり、ｐＭ
ＯＳ３９ｂが破壊されてしまう。
【００４６】一方、図４に示される本実施の形態による
構成の半導体集積回路装置に於いては、図５の回路図か
らもわかるように、電源入力端子２８と接地端子２７間
に形成されたダイオード３５に、サージ４４による順方
向バイアスが印加されることになる。すると、ダイオー
ド３５を介して、電源入力端子２８から接地端子２７に
至る電流経路が形成され、更に、保護トランジスタであ
るｎＭＯＳ３０がブレークダウンする。これにより、接
地端子２７から信号入力端子３７に至る電流経路が形成
される。
構成の半導体集積回路装置に於いては、図５の回路図か
らもわかるように、電源入力端子２８と接地端子２７間
に形成されたダイオード３５に、サージ４４による順方
向バイアスが印加されることになる。すると、ダイオー
ド３５を介して、電源入力端子２８から接地端子２７に
至る電流経路が形成され、更に、保護トランジスタであ
るｎＭＯＳ３０がブレークダウンする。これにより、接
地端子２７から信号入力端子３７に至る電流経路が形成
される。
【００４７】この結果、サージ電流は、図４及び図５中
に矢印Ｋで示されるように流れるようになる。すなわ
ち、サージ電流は、信号入力端子３７から、保護トラン
ジスタのｎＭＯＳ３０を構成するＳＯＩ層１６ｃを介し
てｐ型拡散層３６へ、更には半導体基板１４を経てｎ型
拡散層３４から電源入力端子２８へとつながる経路で流
れる。したがって、電源入力端子２８にサージ４４が印
加されても、ＣＭＯＳインバータ回路１２にサージが印
加されることを防止することができる。
に矢印Ｋで示されるように流れるようになる。すなわ
ち、サージ電流は、信号入力端子３７から、保護トラン
ジスタのｎＭＯＳ３０を構成するＳＯＩ層１６ｃを介し
てｐ型拡散層３６へ、更には半導体基板１４を経てｎ型
拡散層３４から電源入力端子２８へとつながる経路で流
れる。したがって、電源入力端子２８にサージ４４が印
加されても、ＣＭＯＳインバータ回路１２にサージが印
加されることを防止することができる。
【００４８】次に、第２の場合として、電源入力端子２
８に、信号入力端子３７に対して正の極性となる電源電
圧よりも高いサージが印加された場合について、図６及
び図７を参照して説明する。
８に、信号入力端子３７に対して正の極性となる電源電
圧よりも高いサージが印加された場合について、図６及
び図７を参照して説明する。
【００４９】図３に示される回路構成については、上述
した場合と同様に、サージ電流が吸収される経路が存在
せずにｐＭＯＳ３９ｂが破壊されてしまう。
した場合と同様に、サージ電流が吸収される経路が存在
せずにｐＭＯＳ３９ｂが破壊されてしまう。
【００５０】一方、図６に示される本実施の形態の構成
の半導体集積回路装置に於いては、図７の回路図からも
わかるように、電源入力端子２８と接地端子２７との間
に形成されたダイオード３５に、サージ４５による逆バ
イアスが印加される。すると、ダイオード３５がブレー
クダウンすることによって、電源入力端子２８から接地
端子２７に至る電流経路が形成される。それと共に、保
護トランジスタであるｎＭＯＳ３０がオンすることによ
り、接地端子２７から信号入力端子３７に至る電流経路
が形成される。
の半導体集積回路装置に於いては、図７の回路図からも
わかるように、電源入力端子２８と接地端子２７との間
に形成されたダイオード３５に、サージ４５による逆バ
イアスが印加される。すると、ダイオード３５がブレー
クダウンすることによって、電源入力端子２８から接地
端子２７に至る電流経路が形成される。それと共に、保
護トランジスタであるｎＭＯＳ３０がオンすることによ
り、接地端子２７から信号入力端子３７に至る電流経路
が形成される。
【００５１】この結果、サージ電流は、図６及び図７中
に矢印Ｍで示されるように、電源入力端子２８から、ダ
イオード３５を構成するｎ型拡散層３４及び半導体基板
１４を介して、ｐ型拡散層３６へ、更には保護トランジ
スタのｎＭＯＳ３０を構成するＳＯＩ層１６ｃを経て、
信号入力端子３７につながる経路で流れるようになる。
したがって、電源入力端子２８にサージ４５が印加され
ても、ＣＭＯＳインバータ回路１２にサージが印加され
ることを防止することができる。
に矢印Ｍで示されるように、電源入力端子２８から、ダ
イオード３５を構成するｎ型拡散層３４及び半導体基板
１４を介して、ｐ型拡散層３６へ、更には保護トランジ
スタのｎＭＯＳ３０を構成するＳＯＩ層１６ｃを経て、
信号入力端子３７につながる経路で流れるようになる。
したがって、電源入力端子２８にサージ４５が印加され
ても、ＣＭＯＳインバータ回路１２にサージが印加され
ることを防止することができる。
【００５２】尚、逆に信号入力端子３７に、電源入力端
子２８に対して正または負の極性のサージが印加された
場合についても、上述した場合と同様に、サージ電流を
流すことによって、ＣＭＯＳインバータ回路１２にサー
ジが印加されることを防止することができる。
子２８に対して正または負の極性のサージが印加された
場合についても、上述した場合と同様に、サージ電流を
流すことによって、ＣＭＯＳインバータ回路１２にサー
ジが印加されることを防止することができる。
【００５３】また、信号入力端子３７と接地端子２７間
にサージが印加される場合には、保護ｎＭＯＳ１７がオ
ンまたはブレークダウンすることによって、サージ電流
を流す。これによって、ＣＭＯＳインバータ回路１３に
サージが印加されることを防止することができる。
にサージが印加される場合には、保護ｎＭＯＳ１７がオ
ンまたはブレークダウンすることによって、サージ電流
を流す。これによって、ＣＭＯＳインバータ回路１３に
サージが印加されることを防止することができる。
【００５４】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００５５】図８は、本発明の第２の実施の形態である
半導体集積回路装置の要部断面構造図である。上述した
第１の実施の形態に於いては、電源入力端子２８はｎ型
拡散層３４とｐ型半導体基板１４とで構成されるダイオ
ード３５によって接地端子２７と接続されていたが、本
第２の実施の形態による半導体集積回路装置４７に於い
ては、縦型バイポーラトランジスタ４８によって接地端
子２７と接続されている点が、第１の実施の形態と異な
っている。
半導体集積回路装置の要部断面構造図である。上述した
第１の実施の形態に於いては、電源入力端子２８はｎ型
拡散層３４とｐ型半導体基板１４とで構成されるダイオ
ード３５によって接地端子２７と接続されていたが、本
第２の実施の形態による半導体集積回路装置４７に於い
ては、縦型バイポーラトランジスタ４８によって接地端
子２７と接続されている点が、第１の実施の形態と異な
っている。
【００５６】図８に於いて、縦型バイポーラトランジス
タ４８は、例えば、第１の導電型であるｐ型シリコン単
結晶から成る半導体基板１４をそのエミッタ領域４９と
している。そして、縦型バイポーラトランジスタ４８
は、上記エミッタ領域４９と、半導体基板１４内に形成
された第１の導電型であるｐ型拡散層５０から成るコレ
クタ領域と、この両者の間に形成された第２の導電型で
あるｎ型拡散層５１から成るベース領域とから構成され
ている。
タ４８は、例えば、第１の導電型であるｐ型シリコン単
結晶から成る半導体基板１４をそのエミッタ領域４９と
している。そして、縦型バイポーラトランジスタ４８
は、上記エミッタ領域４９と、半導体基板１４内に形成
された第１の導電型であるｐ型拡散層５０から成るコレ
クタ領域と、この両者の間に形成された第２の導電型で
あるｎ型拡散層５１から成るベース領域とから構成され
ている。
【００５７】上記コレクタ領域５０は、配線２５ｇによ
って外部に引出されて、電源入力端子（ＶC ）２８に接
続されている。エミッタ領域４９は、半導体基板１４内
に形成されたｐ型拡散層３６を介して配線２５ｍによっ
て外部に引出され、接地端子（ＧＮＤ）２７へと接続さ
れている。また、ベース領域５１も、必要であれば同様
にして埋込み絶縁膜１５にコンタクトホールを形成する
ことによって配線により外部へ引出し、所望の端子に接
続するようにしても良い。
って外部に引出されて、電源入力端子（ＶC ）２８に接
続されている。エミッタ領域４９は、半導体基板１４内
に形成されたｐ型拡散層３６を介して配線２５ｍによっ
て外部に引出され、接地端子（ＧＮＤ）２７へと接続さ
れている。また、ベース領域５１も、必要であれば同様
にして埋込み絶縁膜１５にコンタクトホールを形成する
ことによって配線により外部へ引出し、所望の端子に接
続するようにしても良い。
【００５８】本実施の形態に於いては、電源入力端子２
８と他の任意の端子間にサージが印加された場合、縦型
バイポーラトランジスタ４８がブレークダウンすること
によって、電源入力端子２８と接地端子２７間での電流
経路が形成される。この結果、上述した第１の実施の形
態に於いて説明したのと同様にして、サージ電流が流さ
れ、ＣＭＯＳインバータ回路１２にサージが印加される
ことを防止することができる。
８と他の任意の端子間にサージが印加された場合、縦型
バイポーラトランジスタ４８がブレークダウンすること
によって、電源入力端子２８と接地端子２７間での電流
経路が形成される。この結果、上述した第１の実施の形
態に於いて説明したのと同様にして、サージ電流が流さ
れ、ＣＭＯＳインバータ回路１２にサージが印加される
ことを防止することができる。
【００５９】また、上述した第２の実施の形態に於ける
縦型バイポーラトランジスタの代わりにＭＯＳＦＥＴを
用いても良い。
縦型バイポーラトランジスタの代わりにＭＯＳＦＥＴを
用いても良い。
【００６０】図９は、ＭＯＳＦＥＴを用いた、本発明の
第３の実施の形態による半導体集積回路装置の要部断面
構造図である。
第３の実施の形態による半導体集積回路装置の要部断面
構造図である。
【００６１】図９に示される半導体集積回路装置５３に
於いて、ＭＯＳＦＥＴ５４は、例えば第１の導電型であ
るｐ型シリコン単結晶から成る半導体基板１４内に形成
された第２の導電型であるｎ型拡散層５５から成るソー
ス領域と、ｎ型拡散層５６から成るドレイン領域と、半
導体基板１４上にゲート絶縁膜層１５′を介して配置さ
れたゲート電極１６ｄとから構成されており、半導体基
板１４内にチャネル領域が形成される。
於いて、ＭＯＳＦＥＴ５４は、例えば第１の導電型であ
るｐ型シリコン単結晶から成る半導体基板１４内に形成
された第２の導電型であるｎ型拡散層５５から成るソー
ス領域と、ｎ型拡散層５６から成るドレイン領域と、半
導体基板１４上にゲート絶縁膜層１５′を介して配置さ
れたゲート電極１６ｄとから構成されており、半導体基
板１４内にチャネル領域が形成される。
【００６２】上記ソース領域５５及びゲート電極１６ｄ
は、それぞれ配線２５ｏ及び２５ｇによって外部に引出
され、接地端子（ＧＮＤ）２７に接続されている。ま
た、ドレイン領域５６は、配線２５ｎによって外部に引
出され、電源入力端子（ＶC ）２８へと接続されてい
る。
は、それぞれ配線２５ｏ及び２５ｇによって外部に引出
され、接地端子（ＧＮＤ）２７に接続されている。ま
た、ドレイン領域５６は、配線２５ｎによって外部に引
出され、電源入力端子（ＶC ）２８へと接続されてい
る。
【００６３】図９の半導体集積回路装置に於いては、電
源入力端子２８に、他の任意の端子に対して負のサージ
が印加された場合には、ＭＯＳＦＥＴ５４がオンするこ
とによって、また電源入力端子２８に、他の任意の端子
に対して正のサージが印加された場合には、ＭＯＳＦＥ
Ｔ５４がブレークダウンすることによって、それぞれ電
源入力端子２８と接地端子２７間での電流経路が形成さ
れる。
源入力端子２８に、他の任意の端子に対して負のサージ
が印加された場合には、ＭＯＳＦＥＴ５４がオンするこ
とによって、また電源入力端子２８に、他の任意の端子
に対して正のサージが印加された場合には、ＭＯＳＦＥ
Ｔ５４がブレークダウンすることによって、それぞれ電
源入力端子２８と接地端子２７間での電流経路が形成さ
れる。
【００６４】この結果、上述した実施の形態に於いて説
明したのと同様にして、サージ電流が流され、ＣＭＯＳ
インバータ回路１２にサージが印加されることを防止す
ることができる。
明したのと同様にして、サージ電流が流され、ＣＭＯＳ
インバータ回路１２にサージが印加されることを防止す
ることができる。
【００６５】尚、本実施の形態に於いては、ＭＯＳＦＥ
Ｔ５４のゲート電極１６ｄを接地端子２７に接続した
が、ゲート電極１６ｄを電源入力端子２８に接続しても
良い。
Ｔ５４のゲート電極１６ｄを接地端子２７に接続した
が、ゲート電極１６ｄを電源入力端子２８に接続しても
良い。
【００６６】更に、上述した第１乃至第３の実施の形態
に於いては、ダイオードまたはトランジスタ等の電源入
力端子２８に接続された保護回路素子を、半導体基板１
４内に形成した例について説明したが、本発明はこれら
に限られるものではない。例えば、上記保護回路素子は
内部回路である半導体集積回路を構成するＳＯＩ構造を
有する半導体素子と同様にして、半導体基板１４上に埋
込み絶縁膜１５を介して形成されたＳＯＩ構造としても
良い。
に於いては、ダイオードまたはトランジスタ等の電源入
力端子２８に接続された保護回路素子を、半導体基板１
４内に形成した例について説明したが、本発明はこれら
に限られるものではない。例えば、上記保護回路素子は
内部回路である半導体集積回路を構成するＳＯＩ構造を
有する半導体素子と同様にして、半導体基板１４上に埋
込み絶縁膜１５を介して形成されたＳＯＩ構造としても
良い。
【００６７】図１０は、本発明の第４の実施の形態を示
すもので、ＳＯＩ型ＭＯＳＦＥＴを電源入力端子と接地
端子間に配置した半導体集積回路装置の要部断面構造図
である。
すもので、ＳＯＩ型ＭＯＳＦＥＴを電源入力端子と接地
端子間に配置した半導体集積回路装置の要部断面構造図
である。
【００６８】第４の実施の形態による半導体集積回路装
置５８に於いては、ＣＭＯＳインバータ回路１２を構成
するＳＯＩ構造を有するｎＭＯＳ２２ａ及びｐＭＯＳ２
２ｂと同様、ＳＯＩ層１６ｅにｎＭＯＳ５９が形成され
ている。ｎＭＯＳ５９は、ＳＯＩ層１６ｅに形成された
ソース領域１８ｅ及びドレイン領域１９ｅと、ＳＯＩ層
１６ｅ上に形成されたゲート絶縁膜２０ｅと、このゲー
ト絶縁膜２０ｅ上に形成された、例えばポリシリコンか
ら成るゲート電極２１ｅとによって構成されている。
置５８に於いては、ＣＭＯＳインバータ回路１２を構成
するＳＯＩ構造を有するｎＭＯＳ２２ａ及びｐＭＯＳ２
２ｂと同様、ＳＯＩ層１６ｅにｎＭＯＳ５９が形成され
ている。ｎＭＯＳ５９は、ＳＯＩ層１６ｅに形成された
ソース領域１８ｅ及びドレイン領域１９ｅと、ＳＯＩ層
１６ｅ上に形成されたゲート絶縁膜２０ｅと、このゲー
ト絶縁膜２０ｅ上に形成された、例えばポリシリコンか
ら成るゲート電極２１ｅとによって構成されている。
【００６９】本実施の形態に於いても、上述した第１乃
至第３の実施の形態と同様にして、ｎＭＯＳ５９がブレ
ークダウンまたはオンすることによって、電源入力端子
（ＶC ）２８と接地端子（ＧＮＤ）２７間での電流経路
が形成され、サージ電流が流れることによって、ＣＭＯ
Ｓインバータ回路１２にサージが印加されることを防止
することができる。
至第３の実施の形態と同様にして、ｎＭＯＳ５９がブレ
ークダウンまたはオンすることによって、電源入力端子
（ＶC ）２８と接地端子（ＧＮＤ）２７間での電流経路
が形成され、サージ電流が流れることによって、ＣＭＯ
Ｓインバータ回路１２にサージが印加されることを防止
することができる。
【００７０】更に、上述した第１乃至第３の実施の形態
に使用されたダイオードまたはバイポーラトランジスタ
を、本実施の形態と同様、ＳＯＩ構造を用いて構成して
も良い。
に使用されたダイオードまたはバイポーラトランジスタ
を、本実施の形態と同様、ＳＯＩ構造を用いて構成して
も良い。
【００７１】尚、本発明に於ける半導体集積回路装置の
保護回路１３は、上述した実施の形態に限定されるもの
ではなく、他の種々の回路構成を用いた保護回路に於い
ても、本発明が適応可能である。更に、保護回路１３を
構成するトランジスタ、ダイオード、抵抗等の保護回路
素子として、半導体基板１４内に形成された素子を用い
た場合に於いても、本発明が適応可能である。
保護回路１３は、上述した実施の形態に限定されるもの
ではなく、他の種々の回路構成を用いた保護回路に於い
ても、本発明が適応可能である。更に、保護回路１３を
構成するトランジスタ、ダイオード、抵抗等の保護回路
素子として、半導体基板１４内に形成された素子を用い
た場合に於いても、本発明が適応可能である。
【００７２】また、以上述べた実施の形態に於いては、
ダイオード、トランジスタ等の保護素子によって、直流
電源入力端子と接地端子間に保護回路を設けた例につい
て説明したが、本保護回路の構成についても上述した実
施の形態に限定されるものではない。
ダイオード、トランジスタ等の保護素子によって、直流
電源入力端子と接地端子間に保護回路を設けた例につい
て説明したが、本保護回路の構成についても上述した実
施の形態に限定されるものではない。
【００７３】例えば、図１１に示されるように、ダイオ
ード３５、またはトランジスタ等と接地端子（ＧＮＤ）
２７との間に抵抗６０を設ける等、他の種々の回路構成
を適用しても、同様の効果を得ることができる。
ード３５、またはトランジスタ等と接地端子（ＧＮＤ）
２７との間に抵抗６０を設ける等、他の種々の回路構成
を適用しても、同様の効果を得ることができる。
【００７４】更に、内部回路としてＣＭＯＳインバータ
回路に適用した例について説明したが、内部回路として
ＣＭＯＳインバータ回路を含む半導体集積回路装置は勿
論、バイポーラトランジスタ回路やＣＭＯＳ−バイポー
ラ混在回路等、ＳＯＩ構造を有する他の半導体集積回路
装置にも適用可能であることはいうまでもない。
回路に適用した例について説明したが、内部回路として
ＣＭＯＳインバータ回路を含む半導体集積回路装置は勿
論、バイポーラトランジスタ回路やＣＭＯＳ−バイポー
ラ混在回路等、ＳＯＩ構造を有する他の半導体集積回路
装置にも適用可能であることはいうまでもない。
【００７５】
【発明の効果】以上のように本発明によれば、電源入力
端子と任意の他の端子間に静電気等によるサージが印加
された場合に、電源入力端子と所定の他の端子間に設け
られた保護用半導体素子が導通することによってサージ
電流を流れさせ、電源入力端子と接続された半導体集積
回路素子の破壊を防ぐことが可能な半導体集積回路装置
を提供することができる。
端子と任意の他の端子間に静電気等によるサージが印加
された場合に、電源入力端子と所定の他の端子間に設け
られた保護用半導体素子が導通することによってサージ
電流を流れさせ、電源入力端子と接続された半導体集積
回路素子の破壊を防ぐことが可能な半導体集積回路装置
を提供することができる。
【図１】本発明を具体化した第１の実施の形態を示すも
ので、半導体集積回路装置の要部断面構造図である。
ので、半導体集積回路装置の要部断面構造図である。
【図２】図１の半導体集積回路装置の入力部の等価回路
図である。
図である。
【図３】一般的なＳＯＩ構造を有するＭＯＳＦＥＴから
成る半導体集積回路装置の入力部の等価回路図である。
成る半導体集積回路装置の入力部の等価回路図である。
【図４】第１の実施の形態に於いて、直流電源入力端子
２８に、信号入力端子３７に対して負となる極性のサー
ジが印加された場合について説明する半導体集積回路装
置１１の断面構造図である。
２８に、信号入力端子３７に対して負となる極性のサー
ジが印加された場合について説明する半導体集積回路装
置１１の断面構造図である。
【図５】第１の実施の形態に於いて、直流電源入力端子
２８に、信号入力端子３７に対して負となる極性のサー
ジが印加された場合について説明する半導体集積回路装
置１１の入力部の等価回路図である。
２８に、信号入力端子３７に対して負となる極性のサー
ジが印加された場合について説明する半導体集積回路装
置１１の入力部の等価回路図である。
【図６】第１の実施の形態に於いて、直流電源入力端子
２８に、信号入力端子３７に対して正の極性となる電源
電圧よりも高いサージが印加された場合いついて説明す
る半導体集積回路装置１１の断面構造図である。
２８に、信号入力端子３７に対して正の極性となる電源
電圧よりも高いサージが印加された場合いついて説明す
る半導体集積回路装置１１の断面構造図である。
【図７】第１の実施の形態に於いて、直流電源入力端子
２８に、信号入力端子３７に対して正の極性となる電源
電圧よりも高いサージが印加された場合いついて説明す
る半導体集積回路装置１１の入力部の等価回路図であ
る。
２８に、信号入力端子３７に対して正の極性となる電源
電圧よりも高いサージが印加された場合いついて説明す
る半導体集積回路装置１１の入力部の等価回路図であ
る。
【図８】本発明の第２の実施の形態を示す半導体集積回
路装置の要部断面構造図である。
路装置の要部断面構造図である。
【図９】本発明の第３の実施の形態を示す半導体集積回
路装置の要部断面構造図である。
路装置の要部断面構造図である。
【図１０】本発明の第４の実施の形態を示すもので、Ｓ
ＯＩ型ＭＯＳＦＥＴを直流電源入力端子と接地端子間に
配置した半導体集積回路装置の要部断面構造図である。
ＯＩ型ＭＯＳＦＥＴを直流電源入力端子と接地端子間に
配置した半導体集積回路装置の要部断面構造図である。
【図１１】本発明の他の実施の形態を示す半導体集積回
路装置の入力部の等価回路図である。
路装置の入力部の等価回路図である。
【図１２】従来のバルクＭＯＳＦＥＴに於いてＣＭＯＳ
回路を構成した半導体集積回路装置の要部断面構造図で
ある。
回路を構成した半導体集積回路装置の要部断面構造図で
ある。
１１…半導体集積回路装置、１２…ＣＭＯＳインバータ
回路、１３…保護回路、１４…半導体基板、１５…埋込
み絶縁膜、１６ａ、１６ｂ、１６ｃ…単結晶シリコン層
（ＳＯＩ層）、１７…素子分離絶縁膜、１８ａ、１８
ｂ、１８ｃ…ソース領域、１９ａ、１９ｂ、１９ｃ…ド
レイン領域、２０ａ、２０ｂ、２０ｃ…ゲート絶縁膜、
２１ａ、２１ｂ、２１ｃ…ゲート電極２１、２２ａ、３
０…ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳ）、２２ｂ…ｐ
チャネルＭＯＳＦＥＴ（ｐＭＯＳ）、２３…層間絶縁
膜、２４、３３ａ、３３ｂ…コンタクトホール、２５
（２５ａ〜２５ｍ）…配線、２７…接地端子（ＧＮ
Ｄ）、２８…直流電源入力端子（ＶC）、２９…出力端
子（Ｐ）、３１…保護抵抗、３４…ｎ型拡散層、３５…
ダイオード、３６…ｐ型拡散層、３７…信号入力端子
（Ｓ）。
回路、１３…保護回路、１４…半導体基板、１５…埋込
み絶縁膜、１６ａ、１６ｂ、１６ｃ…単結晶シリコン層
（ＳＯＩ層）、１７…素子分離絶縁膜、１８ａ、１８
ｂ、１８ｃ…ソース領域、１９ａ、１９ｂ、１９ｃ…ド
レイン領域、２０ａ、２０ｂ、２０ｃ…ゲート絶縁膜、
２１ａ、２１ｂ、２１ｃ…ゲート電極２１、２２ａ、３
０…ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳ）、２２ｂ…ｐ
チャネルＭＯＳＦＥＴ（ｐＭＯＳ）、２３…層間絶縁
膜、２４、３３ａ、３３ｂ…コンタクトホール、２５
（２５ａ〜２５ｍ）…配線、２７…接地端子（ＧＮ
Ｄ）、２８…直流電源入力端子（ＶC）、２９…出力端
子（Ｐ）、３１…保護抵抗、３４…ｎ型拡散層、３５…
ダイオード、３６…ｐ型拡散層、３７…信号入力端子
（Ｓ）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/06 １０１Ｐ 27/088 27/08 １０２Ｆ 27/08 ３３１ 29/78 ６１３Ｚ 27/12 ６２３Ａ 29/786
Claims (10)
- 【請求項１】 半導体基板上に絶縁体層を介して設けら
れた半導体層に半導体回路素子を形成して成る半導体集
積回路と、この半導体集積回路に接続された電源端子
と、上記半導体集積回路に接続された接地端子と、上記
半導体集積回路に接続されて外部との信号の入力若しく
は出力が行われる外部接続端子と、この外部接続端子と
上記接地端子との間に接続されて上記半導体集積回路を
保護する第１の保護回路とを備える半導体集積回路装置
に於いて、 上記電源端子と上記接地端子間に接続されて上記半導体
集積回路を保護する第２の保護回路を具備することを特
徴とする半導体集積回路装置。 - 【請求項２】 上記第２の保護回路はダイオードで構成
されることを特徴とする請求項１に記載の半導体集積回
路装置。 - 【請求項３】 上記第２の保護回路はバイポーラトラン
ジスタで構成されることを特徴とする請求項１に記載の
半導体集積回路装置。 - 【請求項４】 上記第２の保護回路はＭＯＳＦＥＴで構
成されることを特徴とする請求項１に記載の半導体集積
回路装置。 - 【請求項５】 上記第２の保護回路は上記半導体基板内
に形成された半導体素子で構成されることを特徴とする
請求項１に記載の半導体集積回路装置。 - 【請求項６】 第１導電型の半導体基板と、この半導体
基板上に絶縁膜を介して形成された薄膜半導体層と、こ
の薄膜半導体層に形成されるもので、第１の電位に設定
された第１の電極と、上記第１の電位と異なる第２の電
位に設定された第２の電極と、上記第１の電位と上記第
２の電位との間の電位に設定された第３の電極とを有す
る集積回路とを備えた半導体集積回路装置に於いて、 上記半導体基板内に形成されるもので、上記第１の電極
と電気的に接続された上記第１導電型と異なる第２導電
型の第１の拡散層と、 この第１の拡散層と上記半導体基板との間に構成される
ｐｎダイオードと、 上記半導体基板内に形成されるもので、上記第２の電極
と電気的に接続された第１導電型の第２の拡散層とを具
備し、 上記第１の電極と上記第２の電極間に入力されるサージ
電圧を、上記ｐｎダイオードを介して放散させることを
特徴とする半導体集積回路装置。 - 【請求項７】 上記第１の拡散層及び上記第２の拡散層
は、上記半導体基板内に隣接して形成されることを特徴
とする請求項６に記載の半導体集積回路装置。 - 【請求項８】 上記絶縁膜は、上記半導体基板と上記薄
膜半導体層とを連通させる第１及び第２のコンタクトホ
ールを有し、 上記第１の拡散層及び上記第２の拡散層は、それぞれ上
記第１及び第２のコンタクトホールを介して上記第１及
び第２の電極と接続されることを特徴とする請求項６に
記載の半導体集積回路装置。 - 【請求項９】 第１導電型の半導体基板と、この半導体
基板上に絶縁膜を介して形成された薄膜半導体層と、こ
の薄膜半導体層に形成されるもので、接地電位に設定さ
れた接地電極と、電源電圧に設定された電源端子と、外
部からの信号が入力される信号入力端子とに電気的に接
続された信号入力部とを有する集積回路とを備えた半導
体集積回路装置に於いて、 上記半導体基板内に形成されるもので、上記電源端子と
電気的に接続された上記第１導電型と異なる第２導電型
の第１の拡散層と、 この第１の拡散層と上記半導体基板との間に構成される
ｐｎダイオードと、 上記半導体基板内に形成されるもので、上記接地端子と
電気的に接続された第１導電型の第２の拡散層とを具備
し、 上記電源端子と上記接地端子との間に入力されるサージ
電圧を、上記ｐｎダイオードを介して放散させることを
特徴とする半導体集積回路装置。 - 【請求項１０】 第１導電型の半導体基板と、この半導
体基板上に絶縁膜を介して形成された薄膜半導体層と、
この薄膜半導体層に形成されるもので、第１の電位に設
定された第１の電極と、上記第１の電位と異なる第２の
電位に設定された第２の電極と、上記第１の電位と上記
第２の電位との間の電位に設定された第３の電極とを有
する集積回路とを備えた半導体集積回路装置に於いて、 上記半導体基板内に形成されるもので、上記第１の電極
と電気的に接続された上記第１導電型と異なる第２導電
型の第１の拡散層と、 この第１の拡散層をそのドレイン拡散層とするＭＯＳＦ
ＥＴと、 上記半導体基板内に形成されるもので、上記第２の電極
と電気的に接続された第１導電型の第２の拡散層とを具
備し、 上記第１の電極と上記第２の電極間に入力されるサージ
電圧を、上記ＭＯＳＦＥＴを介して放散させることを特
徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221810A JPH0964198A (ja) | 1995-08-30 | 1995-08-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221810A JPH0964198A (ja) | 1995-08-30 | 1995-08-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964198A true JPH0964198A (ja) | 1997-03-07 |
Family
ID=16772554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7221810A Pending JPH0964198A (ja) | 1995-08-30 | 1995-08-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964198A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242899A (ja) * | 2006-03-09 | 2007-09-20 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2008042046A (ja) * | 2006-08-09 | 2008-02-21 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2009545162A (ja) * | 2006-07-21 | 2009-12-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｓｏｉデバイスおよびその製造方法 |
| JP2010027965A (ja) * | 2008-07-23 | 2010-02-04 | Oki Semiconductor Co Ltd | 半導体装置および半導体装置の製造方法 |
| US7729096B2 (en) | 2007-03-16 | 2010-06-01 | Oki Semiconductor Co., Ltd. | Semiconductor integrated circuit |
| JP2020035773A (ja) * | 2018-08-27 | 2020-03-05 | 株式会社東海理化電機製作所 | 半導体集積回路 |
-
1995
- 1995-08-30 JP JP7221810A patent/JPH0964198A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242899A (ja) * | 2006-03-09 | 2007-09-20 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2009545162A (ja) * | 2006-07-21 | 2009-12-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｓｏｉデバイスおよびその製造方法 |
| JP2008042046A (ja) * | 2006-08-09 | 2008-02-21 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
| US7729096B2 (en) | 2007-03-16 | 2010-06-01 | Oki Semiconductor Co., Ltd. | Semiconductor integrated circuit |
| JP2010027965A (ja) * | 2008-07-23 | 2010-02-04 | Oki Semiconductor Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2020035773A (ja) * | 2018-08-27 | 2020-03-05 | 株式会社東海理化電機製作所 | 半導体集積回路 |
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