JPH05315552A - 半導体保護装置 - Google Patents
半導体保護装置Info
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- JPH05315552A JPH05315552A JP4121476A JP12147692A JPH05315552A JP H05315552 A JPH05315552 A JP H05315552A JP 4121476 A JP4121476 A JP 4121476A JP 12147692 A JP12147692 A JP 12147692A JP H05315552 A JPH05315552 A JP H05315552A
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- transistor
- parasitic
- type
- diode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】寄生デバイスを有効に活用してサージ耐量を向
上させた半導体保護装置を提供する。 【構成】寄生縦型バイポーラトランジスタ５８と寄生横
型バイポーラトランジスタ６０とでサイリスタ６３を構
成し、それに低耐圧化したツェナダイオード５７を接続
した回路を、電源端子と接地端子間に挿入した。サージ
が印加されると、まずツェナダイオード５７がブレーク
ダウンし、それによってサイリスタ６３がターンオン
し、サージ電流は大部分がサイリスタ６３と通常の入力
保護回路のダイオード１７または１８の経路に流れるた
め、破壊に対して従来よりも強くなる。
上させた半導体保護装置を提供する。 【構成】寄生縦型バイポーラトランジスタ５８と寄生横
型バイポーラトランジスタ６０とでサイリスタ６３を構
成し、それに低耐圧化したツェナダイオード５７を接続
した回路を、電源端子と接地端子間に挿入した。サージ
が印加されると、まずツェナダイオード５７がブレーク
ダウンし、それによってサイリスタ６３がターンオン
し、サージ電流は大部分がサイリスタ６３と通常の入力
保護回路のダイオード１７または１８の経路に流れるた
め、破壊に対して従来よりも強くなる。
Description
【０００１】
【産業上の利用分野】この発明は、静電サージ等に対す
る耐量を向上させた半導体保護装置に関する。
る耐量を向上させた半導体保護装置に関する。
【０００２】
【従来の技術】従来の半導体保護装置としては、例えば
図５および図６に示すようなものがある。図５は従来装
置の断面図、図６は入力保護回路および寄生デバイスの
等価回路図である。以下、図５および図６に基づいて従
来例の構造および動作を説明する。入力保護回路は、Ｎ
型基板１１の表面に形成された第１の高濃度Ｐ型拡散領
域１３と該Ｎ型基板１１間に形成された電源側ダイオー
ド１７と、第１のＰ型ウェル１２内に形成された第１の
高濃度Ｎ型拡散領域１４と該Ｐ型ウェル１２間に形成さ
れた接地側ダイオード１８とから成る。これらの入力保
護回路は、次段に接続される、Ｐウェル２１表面に形成
されたＮＭＯＳトランジスタ２０のゲート酸化膜２６と
Ｎ型基板１１表面に形成されたＰＭＯＳトランジスタ３
０のゲート酸化膜３５とを保護する。
図５および図６に示すようなものがある。図５は従来装
置の断面図、図６は入力保護回路および寄生デバイスの
等価回路図である。以下、図５および図６に基づいて従
来例の構造および動作を説明する。入力保護回路は、Ｎ
型基板１１の表面に形成された第１の高濃度Ｐ型拡散領
域１３と該Ｎ型基板１１間に形成された電源側ダイオー
ド１７と、第１のＰ型ウェル１２内に形成された第１の
高濃度Ｎ型拡散領域１４と該Ｐ型ウェル１２間に形成さ
れた接地側ダイオード１８とから成る。これらの入力保
護回路は、次段に接続される、Ｐウェル２１表面に形成
されたＮＭＯＳトランジスタ２０のゲート酸化膜２６と
Ｎ型基板１１表面に形成されたＰＭＯＳトランジスタ３
０のゲート酸化膜３５とを保護する。
【０００３】また、この装置には、上記のＮＭＯＳトラ
ンジスタ２０およびＰＭＯＳトランジスタ３０以外に各
種の寄生デバイスが形成されている。すなわち、ＮＭＯ
Ｓトランジスタ２０のソース領域２３、ドレイン領域２
４、基板コンタクト領域２２をそれぞれエミッタ、コレ
クタ、ベースとする寄生横型（ラテラル）ＮＰＮトラン
ジスタ２７と、ＮＭＯＳトランジスタ２０のソース領域
２３、Ｎ型基板１１、基板コンタクト領域２２をそれぞ
れエミッタ、コレクタ、ベースとする寄生縦型（バーテ
ィカル）ＮＰＮトランジスタ２８と、ＰＭＯＳトランジ
スタ３０のソース領域３２、ドレイン領域３１、基板コ
ンタクト領域３３をそれぞれエミッタ、コレクタ、ベー
スとする寄生横型ＰＮＰトランジスタ３６等である。
ンジスタ２０およびＰＭＯＳトランジスタ３０以外に各
種の寄生デバイスが形成されている。すなわち、ＮＭＯ
Ｓトランジスタ２０のソース領域２３、ドレイン領域２
４、基板コンタクト領域２２をそれぞれエミッタ、コレ
クタ、ベースとする寄生横型（ラテラル）ＮＰＮトラン
ジスタ２７と、ＮＭＯＳトランジスタ２０のソース領域
２３、Ｎ型基板１１、基板コンタクト領域２２をそれぞ
れエミッタ、コレクタ、ベースとする寄生縦型（バーテ
ィカル）ＮＰＮトランジスタ２８と、ＰＭＯＳトランジ
スタ３０のソース領域３２、ドレイン領域３１、基板コ
ンタクト領域３３をそれぞれエミッタ、コレクタ、ベー
スとする寄生横型ＰＮＰトランジスタ３６等である。
【０００４】図６は、上記のごとき寄生デバイスを含む
等価回路図である。以下、図６に基づいて従来装置の問
題点を説明する。入力端子−電源端子（Ｖdd）間に入力
端子からマイナス・サージが印加された場合、サージ電
流は電源側ダイオード１７のブレークダウン電流として
電源側から入力側に流れる以外に、ＰＭＯＳトランジス
タ３０をＯＮさせ、寄生横型ＮＰＮトランジスタ２７を
ブレークダウンさせ、接地側ダイオード１８を通って入
力側に流れる経路と、寄生横型ＮＰＮトランジスタ２７
と同時にターンオンする寄生縦型ＮＰＮトランジスタ２
８から接地側ダイオード１８を通って入力側に流れる経
路とを通って流れる。そして、これらの寄生横型ＮＰＮ
トランジスタ２７および寄生縦型ＮＰＮトランジスタ２
８のエミッタ２３は小サイズであり、しかもゲート電極
近傍の拡散層エッジに電流が集中しやすいため、破壊し
やすいという問題点がある。また、入力端子−接地端子
（ＧＮＤ）間に入力からプラス・サージが印加された場
合、サージ電流は接地側ダイオード１８のブレークダウ
ン電流として入力側から接地側に流れる。同時にＮＭＯ
Ｓトランジスタ２０がＯＮすることにより、入力側から
電源側ダイオード１７を通ってブレークダウンした寄生
ＰＮＰトランジスタ３６を経てＮＭＯＳトランジスタ２
０から接地側に流れる経路がある。しかし、寄生ＰＮＰ
トランジスタ３６の耐圧は高いため、この経路を流れる
電流は接地側ダイオード１８を通って流れる電流に比べ
て無視できる。従って、サージ電流の大部分は接地側ダ
イオード１８のブレークダウン電流として流れるため、
接地側ダイオード１８が破壊に到りやすいという問題が
ある。
等価回路図である。以下、図６に基づいて従来装置の問
題点を説明する。入力端子−電源端子（Ｖdd）間に入力
端子からマイナス・サージが印加された場合、サージ電
流は電源側ダイオード１７のブレークダウン電流として
電源側から入力側に流れる以外に、ＰＭＯＳトランジス
タ３０をＯＮさせ、寄生横型ＮＰＮトランジスタ２７を
ブレークダウンさせ、接地側ダイオード１８を通って入
力側に流れる経路と、寄生横型ＮＰＮトランジスタ２７
と同時にターンオンする寄生縦型ＮＰＮトランジスタ２
８から接地側ダイオード１８を通って入力側に流れる経
路とを通って流れる。そして、これらの寄生横型ＮＰＮ
トランジスタ２７および寄生縦型ＮＰＮトランジスタ２
８のエミッタ２３は小サイズであり、しかもゲート電極
近傍の拡散層エッジに電流が集中しやすいため、破壊し
やすいという問題点がある。また、入力端子−接地端子
（ＧＮＤ）間に入力からプラス・サージが印加された場
合、サージ電流は接地側ダイオード１８のブレークダウ
ン電流として入力側から接地側に流れる。同時にＮＭＯ
Ｓトランジスタ２０がＯＮすることにより、入力側から
電源側ダイオード１７を通ってブレークダウンした寄生
ＰＮＰトランジスタ３６を経てＮＭＯＳトランジスタ２
０から接地側に流れる経路がある。しかし、寄生ＰＮＰ
トランジスタ３６の耐圧は高いため、この経路を流れる
電流は接地側ダイオード１８を通って流れる電流に比べ
て無視できる。従って、サージ電流の大部分は接地側ダ
イオード１８のブレークダウン電流として流れるため、
接地側ダイオード１８が破壊に到りやすいという問題が
ある。
【０００５】次に、図７は従来の出力回路の断面図、図
８は図７の等価回路図である。図７の回路は、Ｐウェル
領域７２の表面に形成された出力ＮＭＯＳトランジスタ
７７とＮ型基板７１の表面に形成された出力ＰＭＯＳト
ランジスタ８２とから成り、図５の入力回路の場合と同
様に、寄生横型ＮＰＮトランジスタ８３、寄生縦型ＮＰ
Ｎトランジスタ８４、寄生横型ＰＮＰトランジスタ８
５、ＮＭＯＳトランジスタ７７の寄生ダイオード８６、
ＰＭＯＳトランジスタ８２の寄生ダイオード８７などの
各種寄生デバイスが形成される。図８は、上記のごとき
寄生デバイスを含む等価回路図である。以下、図８に基
づいて従来の出力回路の問題点について説明する。出力
端子−電源端子（Ｖdd）間に出力端子からマイナス・サ
ージが印加された場合、サージ電流はＰＭＯＳトランジ
スタ８２の寄生ダイオード８７、すなわち寄生横型ＰＮ
Ｐトランジスタ８５のブレークダウン電流として流れ
る。この際、寄生横型ＰＮＰトランジスタ８５の耐圧は
高く２次降服も起こさないため、電源から寄生縦型ＮＰ
Ｎトランジスタ８４、ＮＭＯＳトランジスタ７７の寄生
ダイオード８６を通って流れる電流の経路はない。従っ
て、高いサージ耐量を得ることが困難である、という問
題がある。
８は図７の等価回路図である。図７の回路は、Ｐウェル
領域７２の表面に形成された出力ＮＭＯＳトランジスタ
７７とＮ型基板７１の表面に形成された出力ＰＭＯＳト
ランジスタ８２とから成り、図５の入力回路の場合と同
様に、寄生横型ＮＰＮトランジスタ８３、寄生縦型ＮＰ
Ｎトランジスタ８４、寄生横型ＰＮＰトランジスタ８
５、ＮＭＯＳトランジスタ７７の寄生ダイオード８６、
ＰＭＯＳトランジスタ８２の寄生ダイオード８７などの
各種寄生デバイスが形成される。図８は、上記のごとき
寄生デバイスを含む等価回路図である。以下、図８に基
づいて従来の出力回路の問題点について説明する。出力
端子−電源端子（Ｖdd）間に出力端子からマイナス・サ
ージが印加された場合、サージ電流はＰＭＯＳトランジ
スタ８２の寄生ダイオード８７、すなわち寄生横型ＰＮ
Ｐトランジスタ８５のブレークダウン電流として流れ
る。この際、寄生横型ＰＮＰトランジスタ８５の耐圧は
高く２次降服も起こさないため、電源から寄生縦型ＮＰ
Ｎトランジスタ８４、ＮＭＯＳトランジスタ７７の寄生
ダイオード８６を通って流れる電流の経路はない。従っ
て、高いサージ耐量を得ることが困難である、という問
題がある。
【０００６】
【発明が解決しようとする課題】上記のように従来の半
導体保護装置においては、本来の保護回路に寄生する各
種の寄生デバイスを有効に利用していないため、サージ
耐量を十分高くすることが困難であり、場合によっては
寄生デバイスによってサージ耐量が下がることさえあ
る、という問題があった。
導体保護装置においては、本来の保護回路に寄生する各
種の寄生デバイスを有効に利用していないため、サージ
耐量を十分高くすることが困難であり、場合によっては
寄生デバイスによってサージ耐量が下がることさえあ
る、という問題があった。
【０００７】本発明は上記のごとき従来技術の問題を解
決するためにさなれたものであり、寄生デバイスを有効
に活用してサージ耐量を向上させた半導体保護装置を提
供することを目的とする。
決するためにさなれたものであり、寄生デバイスを有効
に活用してサージ耐量を向上させた半導体保護装置を提
供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、本発明においては、半導体
基板をコレクタ、半導体基板の一主面に形成された第２
導電型の第２の領域をベース、第２の領域表面に形成さ
れた第１導電型の第３の領域をエミッタとし、上記第２
の領域と上記第３の領域とが接続され、かつ電源端子と
接地端子間に接続された縦型バイポーラトランジスタ
と、半導体基板をベース、第２の領域をコレクタ、半導
体基板の一主面に上記第２の領域に近接して形成された
第２導電型の第４の領域をエミッタとし、かつ電源端子
と接地端子間に接続された横型バイポーラトランジスタ
と、上記縦型バイポーラトランジスタのコレクタ：ベー
ス間もしくは上記横型バイポーラトランジスタのコレク
タ：ベース間の少なくとも一方に設けられたツェナダイ
オードと、を備え、かつ、上記ツェナダイオードの耐圧
をＣＭＯＳトランジスタに寄生的に形成される各種デバ
イスの耐圧よりも小さい値に設定したものである。
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、本発明においては、半導体
基板をコレクタ、半導体基板の一主面に形成された第２
導電型の第２の領域をベース、第２の領域表面に形成さ
れた第１導電型の第３の領域をエミッタとし、上記第２
の領域と上記第３の領域とが接続され、かつ電源端子と
接地端子間に接続された縦型バイポーラトランジスタ
と、半導体基板をベース、第２の領域をコレクタ、半導
体基板の一主面に上記第２の領域に近接して形成された
第２導電型の第４の領域をエミッタとし、かつ電源端子
と接地端子間に接続された横型バイポーラトランジスタ
と、上記縦型バイポーラトランジスタのコレクタ：ベー
ス間もしくは上記横型バイポーラトランジスタのコレク
タ：ベース間の少なくとも一方に設けられたツェナダイ
オードと、を備え、かつ、上記ツェナダイオードの耐圧
をＣＭＯＳトランジスタに寄生的に形成される各種デバ
イスの耐圧よりも小さい値に設定したものである。
【０００９】
【作用】本発明においては、上記の縦型バイポーラトラ
ンジスタと横型バイポーラトランジスタとでサイリスタ
を構成し、それに低耐圧化したツェナダイオードを接続
した回路を、電源端子と接地端子間に挿入したものであ
る。したがって、サージが印加されると、まずツェナダ
イオードがブレークダウンし、それによってサイリスタ
がターンオンし、サージ電流は大部分がサイリスタと通
常の入力保護回路のダイオード（入力端子と電源端子ま
たは接地端子間に挿入されたダイオード）の経路に流れ
るため、破壊に対して従来よりも強くなる。
ンジスタと横型バイポーラトランジスタとでサイリスタ
を構成し、それに低耐圧化したツェナダイオードを接続
した回路を、電源端子と接地端子間に挿入したものであ
る。したがって、サージが印加されると、まずツェナダ
イオードがブレークダウンし、それによってサイリスタ
がターンオンし、サージ電流は大部分がサイリスタと通
常の入力保護回路のダイオード（入力端子と電源端子ま
たは接地端子間に挿入されたダイオード）の経路に流れ
るため、破壊に対して従来よりも強くなる。
【００１０】
【実施例】図１は、本発明の一実施例の断面図、図２は
図１の構造を前記図５の装置に適用した場合の等価回路
図である。まず、構成を説明すると、Ｎ型基板５１の表
面に形成されたＰウェル領域５２の表面に、接地された
高濃度Ｎ型拡散領域５３とＰウェルコンタクト領域５４
とが形成されている。さらにＮ型基板５１の表面および
Ｐウェル領域５２の表面に跨る形で、電源に接続された
ツェナダイオード用の高濃度Ｎ型拡散領域５５が形成さ
れている。この高濃度Ｎ型拡散領域５５のＰウェル領域
５２内での底部もしくは側部に高濃度のＰ型拡散領域５
６が形成されており、このＰ型拡散領域５６と上記高濃
度Ｎ型拡散領域５５とで電源に接続されたツェナダイオ
ード５７が形成されている。また、高濃度Ｎ型拡散領域
５３をエミッタ、Ｎ型基板５１をコレクタ、Ｐウェル領
域５２をベースとする縦型ＮＰＮトランジスタ５８が形
成されている。同様に、Ｎ型基板５１の表面にＰウェル
領域５２と近接して形成された高濃度Ｐ型拡散領域５９
をエミッタ、Ｎ型基板５１をベース、Ｐウェル領域５２
をコレクタとする横型ＰＮＰトランジスタ６０が形成さ
れている。これら２つのトランジスタ５８、６０および
ベース抵抗６１、６２とでサイリスタ６３を構成してい
る。これらの抵抗は、バイポーラトランジスタ５８、６
０ひいてはこれらによって構成されたサイリスタ６３を
ターンオンしやすくするために形成したものである。
図１の構造を前記図５の装置に適用した場合の等価回路
図である。まず、構成を説明すると、Ｎ型基板５１の表
面に形成されたＰウェル領域５２の表面に、接地された
高濃度Ｎ型拡散領域５３とＰウェルコンタクト領域５４
とが形成されている。さらにＮ型基板５１の表面および
Ｐウェル領域５２の表面に跨る形で、電源に接続された
ツェナダイオード用の高濃度Ｎ型拡散領域５５が形成さ
れている。この高濃度Ｎ型拡散領域５５のＰウェル領域
５２内での底部もしくは側部に高濃度のＰ型拡散領域５
６が形成されており、このＰ型拡散領域５６と上記高濃
度Ｎ型拡散領域５５とで電源に接続されたツェナダイオ
ード５７が形成されている。また、高濃度Ｎ型拡散領域
５３をエミッタ、Ｎ型基板５１をコレクタ、Ｐウェル領
域５２をベースとする縦型ＮＰＮトランジスタ５８が形
成されている。同様に、Ｎ型基板５１の表面にＰウェル
領域５２と近接して形成された高濃度Ｐ型拡散領域５９
をエミッタ、Ｎ型基板５１をベース、Ｐウェル領域５２
をコレクタとする横型ＰＮＰトランジスタ６０が形成さ
れている。これら２つのトランジスタ５８、６０および
ベース抵抗６１、６２とでサイリスタ６３を構成してい
る。これらの抵抗は、バイポーラトランジスタ５８、６
０ひいてはこれらによって構成されたサイリスタ６３を
ターンオンしやすくするために形成したものである。
【００１１】次に、図２に基づいて動作および効果を説
明する。まず、従来例で問題になった入力端子−電源端
子（Ｖdd）間に入力端子からマイナス・サージが印加さ
れた場合について説明する。ツェナダイオード５７のブ
レークダウン電圧を、他の各種ダイオード１７、１８や
各種寄生バイポーラトランジスタ２７、３６、２８等の
耐圧よりも小さく設定しておけば、サージが印加される
と、まずツェナダイオード５７がブレークダウンする。
それと同時に縦型ＮＰＮトランジスタ５８がターンオン
し、その結果、横型ＰＮＰトランジスタ６０がターンオ
ンする。すなわち、縦型ＮＰＮトランジスタ５８と、横
型ＰＮＰトランジスタ６０から成るサイリスタ６３がタ
ーンオンし、サージ電流は電源端子からサイリスタ６３
およびダイオード１８を経て入力端子に流れる。また、
サージ電流の大きさによっては、ダイオード１７もしく
は寄生バイポーラトランジスタ２７、２８に流れる場合
あり得るが、大部分がサイリスタ６３およびダイオード
１８の経路に流れるため、破壊に対して従来よりも強く
なる。
明する。まず、従来例で問題になった入力端子−電源端
子（Ｖdd）間に入力端子からマイナス・サージが印加さ
れた場合について説明する。ツェナダイオード５７のブ
レークダウン電圧を、他の各種ダイオード１７、１８や
各種寄生バイポーラトランジスタ２７、３６、２８等の
耐圧よりも小さく設定しておけば、サージが印加される
と、まずツェナダイオード５７がブレークダウンする。
それと同時に縦型ＮＰＮトランジスタ５８がターンオン
し、その結果、横型ＰＮＰトランジスタ６０がターンオ
ンする。すなわち、縦型ＮＰＮトランジスタ５８と、横
型ＰＮＰトランジスタ６０から成るサイリスタ６３がタ
ーンオンし、サージ電流は電源端子からサイリスタ６３
およびダイオード１８を経て入力端子に流れる。また、
サージ電流の大きさによっては、ダイオード１７もしく
は寄生バイポーラトランジスタ２７、２８に流れる場合
あり得るが、大部分がサイリスタ６３およびダイオード
１８の経路に流れるため、破壊に対して従来よりも強く
なる。
【００１２】また入力端子−接地端子（ＧＮＤ）間に入
力端子からプラス・サージが印加された場合、上記と同
様に、ツェナダイオード５７がブレークダウンしてサイ
リスタ６３がターンオンするため、サージ電流の大部分
は入力端子からダイオード１７とサイリスタ６３を経
て、接地端子に流れ、やはり破壊に対して強くなる。
力端子からプラス・サージが印加された場合、上記と同
様に、ツェナダイオード５７がブレークダウンしてサイ
リスタ６３がターンオンするため、サージ電流の大部分
は入力端子からダイオード１７とサイリスタ６３を経
て、接地端子に流れ、やはり破壊に対して強くなる。
【００１３】なお、出力端子から印加されるサージに関
しても上記の説明と同様の効果がある。また、今まで述
べた以外の極性のサージに関しては、従来通りの保護回
路構成で十分である。さらに、上記の図１に示す構造の
効果は、入出力を問わず、しかも全端子に対して共通の
効果をもたらすので、本発明による保護回路は一つのＬ
ＳＩについて最低一個設ければ良い。
しても上記の説明と同様の効果がある。また、今まで述
べた以外の極性のサージに関しては、従来通りの保護回
路構成で十分である。さらに、上記の図１に示す構造の
効果は、入出力を問わず、しかも全端子に対して共通の
効果をもたらすので、本発明による保護回路は一つのＬ
ＳＩについて最低一個設ければ良い。
【００１４】次に、図３は、本発明の他の実施例の断面
図であり、図４はその等価回路図である。この実施例に
おいては、Ｎ型基板７１の表面に形成されたＰウェル領
域７２の表面に、接地された高濃度Ｎ型拡散領域７３と
Ｐウェルコンタクト領域７４とが形成され、さらにＮ型
基板７１の表面にツェナダイオード用高濃度Ｐ型拡散領
域７５が形成されている。この高濃度Ｐ型拡散領域７５
の底部もしくは側部に高濃度のツェナダイオード用Ｎ型
拡散領域７６が形成されており、この高濃度Ｐ型拡散領
域７５とＮ型拡散領域７６とでツェナダイオード７７が
形成されている。また、高濃度Ｎ型拡散領域７３をエミ
ッタ、Ｎ型基板７１をコレクタ、Ｐウェル領域７２をベ
ースとする縦型ＮＰＮトランジスタ７８と、Ｎ型基板７
１の表面にＰウェル領域７２と近接して形成された高濃
度Ｐ型拡散領域７９をエミッタ、Ｎ型基板７１をベー
ス、Ｐウェル領域７２をコレクタとする横型ＰＮＰトラ
ンジスタ８０とが形成されている。これら２つのトラン
ジスタ７８、８０でサイリスタ８４を構成している。図
４の等価回路図においては、前記図２に示す第１実施例
の場合とツェナダイオード７７の入っている位置は異な
っているが、動作は同様である。また、これまでの説明
では、Ｎ型基板Ｐウェル構造の場合について述べてきた
が、Ｐ型基板Ｎウェル構造の場合でも各拡散領域の不純
物の導電型を逆にしたり、電位の極性を逆にすれば同様
の作用、効果が得られる。
図であり、図４はその等価回路図である。この実施例に
おいては、Ｎ型基板７１の表面に形成されたＰウェル領
域７２の表面に、接地された高濃度Ｎ型拡散領域７３と
Ｐウェルコンタクト領域７４とが形成され、さらにＮ型
基板７１の表面にツェナダイオード用高濃度Ｐ型拡散領
域７５が形成されている。この高濃度Ｐ型拡散領域７５
の底部もしくは側部に高濃度のツェナダイオード用Ｎ型
拡散領域７６が形成されており、この高濃度Ｐ型拡散領
域７５とＮ型拡散領域７６とでツェナダイオード７７が
形成されている。また、高濃度Ｎ型拡散領域７３をエミ
ッタ、Ｎ型基板７１をコレクタ、Ｐウェル領域７２をベ
ースとする縦型ＮＰＮトランジスタ７８と、Ｎ型基板７
１の表面にＰウェル領域７２と近接して形成された高濃
度Ｐ型拡散領域７９をエミッタ、Ｎ型基板７１をベー
ス、Ｐウェル領域７２をコレクタとする横型ＰＮＰトラ
ンジスタ８０とが形成されている。これら２つのトラン
ジスタ７８、８０でサイリスタ８４を構成している。図
４の等価回路図においては、前記図２に示す第１実施例
の場合とツェナダイオード７７の入っている位置は異な
っているが、動作は同様である。また、これまでの説明
では、Ｎ型基板Ｐウェル構造の場合について述べてきた
が、Ｐ型基板Ｎウェル構造の場合でも各拡散領域の不純
物の導電型を逆にしたり、電位の極性を逆にすれば同様
の作用、効果が得られる。
【００１５】
【発明の効果】以上説明してきたように、この発明によ
れば、電源端子−接地端子間に低耐圧化したツェナダイ
オードを持つサイリスタを設けるように構成したことに
より、静電サージ等に対する破壊耐量を向上させること
が出来る、という効果が得られる。特に、設計性のある
入出力回路と異なり、内部回路に寄生的に形成される寄
生デバイスにおける破壊（すなわち耐量低下）を防ぐこ
とができる、という効果が得られる。
れば、電源端子−接地端子間に低耐圧化したツェナダイ
オードを持つサイリスタを設けるように構成したことに
より、静電サージ等に対する破壊耐量を向上させること
が出来る、という効果が得られる。特に、設計性のある
入出力回路と異なり、内部回路に寄生的に形成される寄
生デバイスにおける破壊（すなわち耐量低下）を防ぐこ
とができる、という効果が得られる。
【図１】本発明の一実施例の断面図。
【図２】図１の等価回路図。
【図３】本発明の他の実施例の断面図。
【図４】図３の等価回路図。
【図５】従来装置の入力保護回路の一例の断面図。
【図６】図５の等価回路図。
【図７】従来装置の出力回路の一例の断面図。
【図８】図７の等価回路図。
１７…電源側ダイオード １８…接地側ダイオード ２０…ＮＭＯＳトランジスタ ２７…寄生横型ＮＰＮトランジスタ ２８…寄生縦型ＮＰＮトランジスタ ２９…ＮＭＯＳトランジスタの寄生ダイオード ３０…ＰＭＯＳトランジスタ ３６…寄生横型ＰＮＰトランジスタ ４０…ＰＭＯＳトランジスタの寄生ダイオード ５１…Ｎ型基板 ５２…Ｐ型ウェル領域 ５３…高濃度Ｐ型拡散領域 ５４…Ｐ型ウエルコンタクト領域 ５５…ツェナダイオード用の高濃度Ｎ型拡散領域 ５６…ツェナダイオード用のＰ型拡散領域 ５７…ツェナダイオード ５８…縦型ＮＰＮバイポーラトランジスタ ５９…高濃度Ｐ型拡散領域 ６０…横型ＰＮＰトランジスタ ６１…ＮＰＮトランジスタのベース抵抗 ６２…ＰＮＰトランジスタのベース抵抗 ６３…サイリスタ
Claims (1)
- 【請求項１】第１導電型の半導体基板の一主面に形成さ
れた第２導電型のＭＯＳトランジスタと、上記半導体基
板の一主面に形成された第２導電型の第１の領域表面に
形成された第１導電型のＭＯＳトランジスタと、を備え
たＣＭＯＳ半導体装置において、 上記半導体基板をコレクタ、上記半導体基板の一主面に
形成された第２導電型の第２の領域をベース、上記第２
の領域表面に形成された第１導電型の第３の領域をエミ
ッタとし、上記第２の領域と上記第３の領域とが接続さ
れ、かつ電源端子と接地端子間に接続された縦型バイポ
ーラトランジスタと、 上記半導体基板をベース、上記第２の領域をコレクタ、
上記半導体基板の一主面に上記第２の領域に近接して形
成された第２導電型の第４の領域をエミッタとし、かつ
電源端子と接地端子間に接続された横型バイポーラトラ
ンジスタと、 上記縦型バイポーラトランジスタのコレクタ：ベース間
もしくは上記横型バイポーラトランジスタのコレクタ：
ベース間の少なくとも一方に設けられたツェナダイオー
ドと、を備え、 かつ、上記ツェナダイオードの耐圧を上記ＣＭＯＳトラ
ンジスタに寄生的に形成される各種デバイスの耐圧より
も小さい値に設定したことを特徴とする半導体保護装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121476A JPH05315552A (ja) | 1992-05-14 | 1992-05-14 | 半導体保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121476A JPH05315552A (ja) | 1992-05-14 | 1992-05-14 | 半導体保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315552A true JPH05315552A (ja) | 1993-11-26 |
Family
ID=14812100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121476A Pending JPH05315552A (ja) | 1992-05-14 | 1992-05-14 | 半導体保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315552A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5672895A (en) * | 1993-02-12 | 1997-09-30 | Fujitsu, Ltd. | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
| WO1998057375A1 (fr) * | 1997-06-11 | 1998-12-17 | Seiko Epson Corporation | Composant a semi-conducteur, affichage a cristaux liquides et appareil electronique les comprenant |
| KR100325553B1 (ko) * | 1998-08-25 | 2002-03-06 | 마찌다 가쯔히꼬 | 반도체 집적회로의 정전기 보호장치, 그의 제조방법 및 그를사용한 정전기 보호회로 |
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| JP2010067632A (ja) * | 2008-09-08 | 2010-03-25 | Sharp Corp | 静電気保護素子 |
-
1992
- 1992-05-14 JP JP4121476A patent/JPH05315552A/ja active Pending
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