JP2010067632A - 静電気保護素子 - Google Patents

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Narakazu Shimomura
奈良和 下村
Albert O Adan
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    • H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes

Abstract

【課題】表示パネル駆動用の半導体集積装置に適した、保持電圧が高い静電保護素子を提供する。
【解決手段】静電保護素子は、Ｐ型半導体基板１の表面側に形成されたＮウェル領域２と、Ｎウェル領域の上に形成された第１のＰ型高濃度不純物領域８と、Ｐ型半導体基板の表面上に形成されたＮ型高濃度不純物領域５と、Ｎウェル領域とＰ型半導体基板１との境界を跨いでＮウェル領域と前記Ｐ型半導体基板との双方に接触して形成された第２のＰ型高濃度不純物領域６とを備えている。すなわち、第２のＰ型高濃度不純物領域６がＰ型半導体基板１と接触するため、Ｐ型半導体基板１におけるＰ型不純物の濃度が高くなり、従って静電気保護素子の保持電圧が高くなる。
【選択図】図１

Description

本発明は、半導体集積装置の静電破壊を防止する静電気保護素子に関するものであり、特に表示パネル駆動用の半導体集積装置の静電気保護素子に関するものである。
静電破壊による半導体集積装置の故障現象の発生について、次のようなものが挙げられる。半導体集積装置を取り扱う過程において、帯電した機械装置や人体と半導体集積装置とが接することによって静電気が半導体集積装置内に流入し故障を引き起こす。または、運搬するときに発生する振動や摩擦により半導体集積装置に静電気が蓄積され、帯電した後、外部の導体に静電気を放電し故障となることがある。このような半導体集積装置の帯電または放電、すなわち、半導体集積装置に静電気が印加される、または半導体集積装置に蓄積された静電気が放出されると、瞬時に定常状態を超えた過大電流（サージ電流）が半導体集積装置内部を流れる。この過大な電流に対応して過大な電圧が半導体集積装置内に印加され、半導体集積装置内部で接合の破壊、絶縁膜の破壊、配線の溶断などが発生し、半導体集積装置の内部回路が破壊されることを静電破壊という。
したがって、半導体集積装置の設計時には、静電破壊防止対策を構築する必要がある。一般的には、半導体集積装置の外部接続端子と内部回路との間に静電気保護素子を配置して、これを静電気の迂回路として用いる対策を施している。静電気保護素子には、低いターンオン電圧と高い保持電圧が求められる。この静電気保護素子は半導体集積装置の製造工程において形成される。
半導体集積装置の内部回路に印加される電圧を抑制する静電気保護素子として、ダイオードやバイポーラトランジスタ、ＭＯＳトランジスタ、サイリスタなどがある。これらの中で、サイリスタは静電気保護素子として過大な電流を流すことができ、サージ防止性能に優れている。但し、保持電圧とターンオン電圧（導通開始電圧）に関して考慮すべき課題がある。通常動作時に回路がラッチアップしないようにＶｈ（保持電圧）は内部回路の最大動作電圧（Ｖｄｄｍａｘ）以上にすることが求められる。図６には、静電気保護素子として用いるサイリスタの静電気サージ印加に対する電流−電圧特性を示している。Ｖｔはターンオン電圧を示し、Ｖｈは保持電圧を示している。ターンオン電圧が低くない場合は、静電気サージが印加されてもサイリスタをオン状態にすることができないので、半導体集積装置の内部回路に印加される電圧が抑制されず、半導体集積装置内部で接合の破壊、絶縁膜の破壊、配線の溶断などが発生し、半導体集積装置は破壊に至る。
従来から、静電気保護素子のサイリスタのターンオン電圧を下げる工夫は考案されており、例えば、米国特許第４９３９６１６号がある。従来技術を用いた米国特許第４９３９６１６号によって開示されているサイリスタについて図７を用いて説明する。Ｐ型半導体基板２０１中にＮウェル領域２０２が形成されている。半導体基板表面に素子分離領域２０３とＰ型高濃度領域２０６とＮ型高濃度領域２０４，２０５，２０７が形成されている。Ｎ型高濃度領域２０５はＮウェル領域２０２とＰ型半導体基板２０１との境界部分に形成されている。半導体基板表面に層間絶縁膜２０８を形成し、接続穴を開口した後に、メタル配線２０９、２１０を形成する。メタル配線２０９はＮ型高濃度領域２０４と半導体集積装置のグランド端子とに接続され、メタル配線２１０はＰ型高濃度領域２０６とＮ型高濃度領域２０５、２０７と半導体集積装置の外部接続端子と内部回路とに接続される。Ｐ型高濃度領域２０６とＮウェル領域２０２とＰ型半導体基板２０１とがＰＮＰトランジスタを形成し、Ｎウェル領域２０２とＰ型半導体基板２０１とＮ型高濃度領域２０４とがＮＰＮトランジスタを形成しており、この２つのバイポーラトランジスタがサイリスタとして作用する。静電気サージが外部接続端子から印加された際には、Ｎ型高濃度領域２０５とＰ型半導体基板２０１とＮ型高濃度領域２０４とが形成するＮＰＮトランジスタがアバランシェ降伏を起こすことでサイリスタをターンオンさせ、静電気サージを外部接続端子からグランド端子に逃がすことができる。
米国特許第４９３９６１６号（１９８９年１１月１３日公開）
しかしながら、従来技術を用いた静電保護素子は、Ｖｈ（保持電圧）が数Ｖと低いために、Ｖｄｄｍａｘ（最大動作電圧）が１０Ｖ以上となる表示パネル駆動用半導体集積装置では、上記のＶｈ>Ｖｄｄｍａｘという関係を満たすことができず、通常動作時に回路がラッチアップする場合があり、課題となっている。
本発明は、以上の点を鑑み、表示パネル駆動用半導体集積装置に適した、保持電圧が高い静電保護素子を提供することを目的とする。
本発明に係る静電保護素子は、前記の課題を解決するために、Ｐ型半導体基板の表面側に形成されたＮウェル領域と、前記Ｎウェル領域の上に形成された第１のＰ型高濃度不純物領域と、前記Ｐ型半導体基板の表面上に形成されたＮ型高濃度不純物領域と、前記Ｎウェル領域と前記Ｐ型半導体基板との境界を跨いで前記Ｎウェル領域と前記Ｐ型半導体基板との双方に接触して形成された第２のＰ型高濃度不純物領域とを備えたことを特徴としている。
前記の構成によれば、前記の第２のＰ型高濃度不純物領域が前記Ｐ型半導体基板と接触するため、前記Ｐ型半導体基板におけるＰ型不純物の濃度が高くなり、従って静電気保護素子の保持電圧が高くなる。
本発明に係る静電保護素子は、前記の課題を解決するために、前記第１のＰ型高濃度不純物領域と前記Ｎウェル領域と前記Ｐ型半導体基板とはＰＮＰトランジスタを形成し、前記Ｎウェル領域と前記Ｐ型半導体基板と前記Ｎ型高濃度不純物領域とは、ＮＰＮトランジスタを形成し、前記ＰＮＰトランジスタと前記ＮＰＮトランジスタとがサイリスタとして作用することを特徴としている。
前記の構成によれば、サイリスタによってサージ電流を外部へ逃すことができるため、静電破壊から半導体装置を保護することができる。
本発明に係る静電保護素子は、前記の課題を解決するために、前記Ｎ型高濃度不純物領域と前記Ｎウェル領域との間の距離が、２μｍ以上であることを特徴としている。
前記の構成によれば、ＮＰＮトランジスタのベース距離が伸びるため、エミッタ接地電流増幅率がより低くなり、静電保護素子の保持電圧をさらに高くすることができる。
本発明に係る静電保護素子は、前記の課題を解決するために、前記サイリスタの保持電圧は、１０Ｖ以上であることを特徴としている。
前記の構成によれば、Ｖｄｄｍａｘ（最大動作電圧）が１０Ｖ以上となる表示パネル駆動用の半導体集積装置にも対応可能な静電保護素子を提供できる。
本発明に係る静電保護素子は、前記の課題を解決するために、前記Ｎ型高濃度不純物領域と前記第２のＰ型高濃度不純物領域とを分離する素子分離領域をさらに備えることを特徴としている。
前記の構成によれば、Ｎ型高濃度不純物領域と第２のＰ型高濃度不純物領域との間は、素子分離領域によって絶縁状態に維持される。
本発明に係る静電保護素子は、前記の課題を解決するために、前記第１のＰ型高濃度不純物領域と前記Ｎ型高濃度不純物領域と前記第２のＰ型高濃度不純物領域とを覆うように形成された層間絶縁膜をさらに備えることを特徴としている。
前記の構成によれば、第１のＰ型高濃度不純物領域とＮ型高濃度不純物領域との間、Ｎ型高濃度不純物領域と第２のＰ型高濃度不純物領域との間は、層間絶縁膜によって絶縁状態に維持される。
本発明に係る静電保護素子は、前記の課題を解決するために、前記層間絶縁膜に形成された孔を通って前記第１のＰ型高濃度不純物領域に接続するメタル配線をさらに備えることを特徴としている。
前記の構成によれば、静電気保護素子の静電気の迂回路が形成される。
本発明に係る静電保護素子は、前記の課題を解決するために、前記層間絶縁膜に形成された孔を通って前記Ｎ型高濃度不純物領域に接続するメタル配線をさらに備えることを特徴としている。
前記の構成によれば、静電気保護素子の静電気の迂回路が形成される。
本発明に係る静電保護素子は、前記の課題を解決するために、Ｎ型半導体基板の表面側に形成されたＰウェル領域と、前記Ｐウェル領域の上に形成された第１のＮ型高濃度不純物領域と、前記Ｎ型半導体基板の表面上に形成されたＰ型高濃度不純物領域と、前記Ｐウェル領域と前記Ｎ型半導体基板との境界を跨いで前記Ｐウェル領域と前記Ｎ型半導体基板との双方に接触して形成された第２のＮ型高濃度不純物領域とを備えたことを特徴としている。
前記の構成によれば、前記の第２のＮ型高濃度不純物領域が前記Ｎ型半導体基板とも接触するため、前記Ｎ型半導体基板におけるＮ型不純物の濃度が高くなり、従って静電気保護素子の保持電圧が高くなる。
本発明に係る静電保護素子は、前記の課題を解決するために、前記第１のＮ型高濃度不純物領域と前記Ｐウェル領域と前記Ｎ型半導体基板とはＮＰＮトランジスタを形成し、前記Ｐウェル領域と前記Ｎ型半導体基板と前記Ｐ型高濃度不純物領域とは、ＰＮＰトランジスタを形成し、前記ＮＰＮトランジスタと前記ＰＮＰトランジスタとがサイリスタとして作用することを特徴としている。
前記の構成によれば、サイリスタによってサージ電流を外部へ逃すことができるため、静電破壊から半導体装置を保護することができる。
本発明に係る静電保護素子は、前記の課題を解決するために、前記Ｐ型高濃度不純物領域と前記Ｐウェル領域との間の距離が、２μｍ以上であることを特徴としている。
前記の構成によれば、ＰＮＰトランジスタのベース距離が伸びるため、エミッタ接地電流増幅率がより低くなり、静電保護素子の保持電圧をさらに高くすることができる。
本発明に係る静電保護素子は、前記の課題を解決するために、前記サイリスタの保持電圧は、１０Ｖ以上であることを特徴としている。
前記の構成によれば、Ｖｄｄｍａｘ（最大動作電圧）が１０Ｖ以上となる表示パネル駆動用の半導体集積装置にも対応可能な静電保護素子を提供できる。
本発明に係る静電保護素子は、前記の課題を解決するために、前記Ｐ型高濃度不純物領域と前記第２のＮ型高濃度不純物領域とを分離する素子分離領域をさらに備えることを特徴としている。
前記の構成によれば、Ｐ型高濃度不純物領域と第２のＮ型高濃度不純物領域との間は、素子分離領域によって絶縁状態に維持される。
本発明に係る静電保護素子は、前記の課題を解決するために、前記第１のＮ型高濃度不純物領域と前記Ｐ型高濃度不純物領域と前記第２のＮ型高濃度不純物領域とを覆うように形成された層間絶縁膜をさらに備えることを特徴としている。
前記の構成によれば、第１のＮ型高濃度不純物領域とＰ型高濃度不純物領域との間、Ｐ型高濃度不純物領域と第２のＮ型高濃度不純物領域との間は、層間絶縁膜によって絶縁状態に維持される。
本発明に係る静電保護素子は、前記の課題を解決するために、前記層間絶縁膜に形成された孔を通って前記第１のＮ型高濃度不純物領域に接続するメタル配線をさらに備えることを特徴としている。
前記の構成によれば、静電気保護素子の静電気の迂回路が形成される。
本発明に係る静電保護素子は、前記の課題を解決するために、前記層間絶縁膜に形成された孔を通って前記Ｐ型高濃度不純物領域に接続するメタル配線をさらに備えることを特徴としている。
前記の構成によれば、静電気保護素子の静電気の迂回路が形成される。
本発明は、動作電圧の高い表示パネル駆動用の半導体集積装置に対応できる保持電圧の高い静電保護素子を提供し、通常動作時において表示パネル駆動用半導体装置の内部回路をラッチアップさせることのない静電気保護素子を提供することが可能となる。
〔実施の形態１〕
本発明の実施の形態１について図１を用いて説明する。図１に示しているように、本実施の形態の静電気保護素子は、Ｐ型半導体基板１とＮウェル領域２と素子分離領域３とメタル配線１１，１２とＮ型高濃度不純物領域５，７，９とＰ型高濃度不純物領域４，６，８と層間絶縁膜１０によって構成されている。
Ｐ型半導体基板１は、ボロン等のＰ型不純物を導入して形成されたＰ型（正孔）伝導の領域であり、基板濃度は１×１０15〜５×１０17／ｃｍ３である。Ｎウェル領域２は、リン等のＮ型不純物を導入して形成されるＮ型（電子）伝導の領域であり、不純物濃度は１×１０15〜５×１０17／ｃｍ３である。
Ｐ型半導体基板１とＮウェル領域２とが形成した前記の表面において、さらにリンや砒素を注入したＮ型高濃度不純物領域５、７、９とボロンなどを注入したＰ型高濃度不純物領域４、６、８とを形成している。Ｐ型高濃度不純物領域４はＰ型半導体基板１と接し、Ｐ型高濃度不純物領域８はＮウェル領域２と接しており、Ｐ型高濃度不純物領域６はＰ型半導体基板１とＮウェル領域２との両方に接するように形成する。Ｎ型高濃度不純物領域５はＰ型半導体基板１と接しており、Ｎ型高濃度不純物領域７と９はＮウェル領域２と接する。前記高濃度不純物領域は素子分離領域３によって互いに分離されており、かつ、異なる極性の高濃度不純物領域が交互に配置されている。
前記各高濃度不純物領域の表面の上には、層間絶縁膜１０が形成されている。層間絶縁膜１０の上には、メタル配線１１、１２を形成する。メタル配線１１はＰ型高濃度不純物領域４とＮ型高濃度不純物領域５とに層間絶縁膜１０の接続穴を通って接続されており、また、半導体集積装置のグランド端子に接続されている。メタル配線１２はＮウェル領域２内のＰ型高濃度不純物領域８とＮ型高濃度不純物領域９とに層間絶縁膜１０の他の接続穴を通って接続されており、また、半導体集積装置の外部接続端子と内部回路とに接続されている。メタル配線１１、１２は厚さが１００〜１５００ｎｍのアルミ合金またはチタン合金または銅、或いはこれらの多層膜から成る。層間絶縁膜１０は、厚さが１００〜１５００ｎｍであり、素子分離領域３は、厚さ０．２〜０．８μｍの酸化膜である。
Ｐ型高濃度領域８とＮウェル領域２とＰ型半導体基板１とがＰＮＰトランジスタを形成し、Ｎウェル領域２とＰ型半導体基板１とＮ型高濃度領域５とがＮＰＮトランジスタを形成しており、この２つのバイポーラトランジスタがサイリスタとして作用する。バイポーラトランジスタは、Ｎ型とＰ型との半導体がＰＮＰ又はＮＰＮの接合構造を持つ３端子の半導体であり、キャリアを２種類有し（バイポーラ）、電流増幅やスイッチング機能を持っている。
図２は、本発明に係る静電保護素子と従来技術による静電保護素子との、Ｐ型半導体基板１とＮウェル領域２との境界部分におけるＰ型半導体基板中１のＰ型不純物濃度を比較している。図７に示す従来技術による静電保護素子は、Ｎ型高濃度不純物領域２０５がＰ型半導体基板２０１とＮウェル領域２０２に接する形で形成されている。これに対し、本発明に係る静電保護素子は、Ｐ型高濃度不純物領域６がＰ型半導体基板１とＮウェル領域２に接する形で形成されており、Ｐ型半導体基板１のＰ型不純物濃度が従来技術を用いた場合より１００〜１０００倍ほど高くなることを示している。そのため、ＮＰＮトランジスタのエミッタ接地電流増幅率とベース・エミッタ間抵抗が小さくなる。サイリスタの保持電圧はＮＰＮトランジスタのエミッタ接地電流増幅率が低いほど、また、ベース・エミッタ間抵抗が低いほど高くなる。従って、サイリスタの保持電圧が高くなる。
図３は、静電気印加に対する本発明に係る静電保護素子の電流−電圧特性を、ＴＬＰ法（トランスミッション・ライン・パルス法）を用いて、パルス幅１００ｎｓｅｃにおいて測定した結果を示している。ＴＬＰ方法とは、同軸ケーブルに蓄えられた電荷を放出すると矩形波が得られる特性を利用して、半導体の保護回路特性を調べる方法をいう。測定結果は、本発明の静電気保護素子のターンオン電圧が２７Ｖ、保持電圧が１８．５Ｖであることを示している。すなわち、本発明による静電気保護素子は、Ｖｄｄｍａｘ（最大動作電圧）が１０Ｖ以上となる表示パネル駆動用半導体集積装置にも対応できる。
図４にＮ型高濃度不純物領域５とＮウェル領域２との距離変化が保持電圧に及ぼす影響を示している。Ｎ型高濃度不純物領域５とＮウェル領域２との距離（図１のＸの距離）を伸ばすと、ＮＰＮトランジスタのベース距離が伸びるため、エミッタ接地電流増幅率がより低くなり、保持電圧はさらに高くなる。つまり、Ｎ型高濃度不純物領域５とＮウェル領域２との距離が大きくなるに従って保持電圧が高くなる。Ｎ型高濃度不純物領域５とＮウェル領域２との距離を２μｍ以上とすると１０Ｖ以上の保持電圧を実現できる。これにより、Ｖｈ>Ｖｄｄｍａｘという関係を満たすことができるので、表示パネル駆動用半導体集積装置にも適用可能となる。
〔実施の形態２〕
本発明の第２の実施例について、図５を用いて説明する。
図５に示すように、本実施の形態の静電保護素子は、ボロン等のＰ型不純物を導入したＰ型半導体基板１０１、リン等のＮ型不純物を導入したＮウェル領域１０２、素子分離領域１０３、Ｎ型高濃度不純物領域１０５，１０８、Ｐ型高濃度不純物領域１０４，１０６，１０７、層間絶縁膜１０９およびメタル配線１１０，１１１によって構成される。
前記Ｐ型半導体基板１０１とＮウェル領域１０２とが同じ平面を形成している。Ｐ型半導体基板１０１の基板濃度は１×１０15〜５×１０17／ｃｍ３であり、Ｎウェル領域１０２の不純物濃度は１×１０15〜５×Ｘ１０17／ｃｍ３である。前記同じ表面において、リンや砒素を注入したＮ型高濃度不純物領域１０５，１０８とボロンを注入したＰ型高濃度不純物領域１０４，１０６，１０７を形成する。Ｐ型高濃度不純物領域１０４とＮ型高濃度不純物領域１０５とはＰ型半導体基板１０１と接し、Ｐ型高濃度不純物領域１０７とＮ型高濃度不純物領域１０８とはＮウェル領域１０２と接する。Ｐ型高濃度不純物領域１０６は、Ｐ型半導体基板１０１とＮウェル領域１０２と両方に接するように形成する。
素子分離領域１０３は、厚さ０．２〜０．８μｍの酸化膜であり、前記同じ平面において形成する。素子分離領域１０３において、厚さが１００〜１５００ｎｍの層間絶縁膜１０９を形成し、接続穴を開口後、厚さが１００〜１５００ｎｍのアルミ合金またはチタン合金または銅あるいはこれらの多層膜から成るメタル配線１１０，１１１を形成する。メタル配線１１０は、Ｐ型半導体基板１０１内のＰ型高濃度不純物領域１０４とＮ型高濃度不純物領域１０５と半導体集積装置のグランド端子とに接続され、メタル配線１１１はＮウェル領域１０２内のＰ型高濃度不純物領域１０７とＮ型高濃度不純物領域１０８と半導体集積装置の外部接続端子と内部回路とに接続される。Ｐ型高濃度領域１０７とＮウェル領域１０２とＰ型半導体基板１０１がＰＮＰトランジスタを形成し、Ｎウェル領域１０２とＰ型半導体基板１０１とＮ型高濃度領域１０５がＮＰＮトランジスタを形成しており、この２つのバイポーラトランジスタがサイリスタとして作用する。本発明の静電保護素子は、Ｐ型高濃度不純物領域１０６がＰ型半導体基板１０１とＮウェル領域１０２との両方に接しており、Ｐ型半導体基板１０１のＰ型不純物濃度が従来の静電保護素子より１００〜１０００倍ほど高くなる。従って、ＮＰＮトランジスタのエミッタ接地電流増幅率とベース・エミッタ間抵抗が小さくなる。サイリスタの保持電圧はＮＰＮトランジスタのエミッタ接地電流増幅率が低いほど、また、ベース・エミッタ間抵抗が低いほど高くなる。本発明の実施例に示される方法を用いることで、エミッタ接地電流増幅率とベース・エミッタ間抵抗の両効果により、高い保持電圧を有するサイリスタを実現することができる。
なお、第１および第２の実施の形態の静電保護素子において、Ｐ型をＮ型とし、Ｎ型をＰ型として、極性を交換した静電保護素子に対しても本発明を適用することができる。
本発明は、表示パネル駆動用半導体集積装置に適した、保持電圧が高い静電保護素子に適用することができる。
本発明を用いた第１の実施の形態に係る静電保護素子の構成を示す断面図 本発明を用いた第１の実施の形態と従来技術とにおけるＰ型基板中のＰ型不純物濃度を比較するグラフ 本発明を用いた第１の実施の形態に係る静電保護素子の電流−電圧特性を示すグラフ 本発明を用いた第１の実施の形態に係る静電保護素子の保持電圧と距離Ｘとの関係を示すグラフ 本発明を用いた第２の実施の形態に係る静電保護素子の構成を示す断面図 静電気保護素子として用いるサイリスタの電流−電圧特性を示すグラフ 従来技術を用いた静電気保護素子の構成を示す断面図
符号の説明
１ Ｐ型半導体基板
２ Ｎウェル領域
３ 素子分離領域
４ Ｐ型高濃度不純物領域
５ Ｎ型高濃度不純物領域
６ Ｐ型高濃度不純物領域
７ Ｎ型高濃度不純物領域
８ Ｐ型高濃度不純物領域
９ Ｎ型高濃度不純物領域
１０ 層間絶縁膜
１１ メタル配線
１２ メタル配線
１０１ Ｐ型半導体基板
１０２ Ｎウェル領域
１０３ 素子分離領域
１０４ Ｐ型高濃度不純物領域
１０５ Ｎ型高濃度不純物領域
１０６ Ｐ型高濃度不純物領域
１０７ Ｐ型高濃度不純物領域
１０８ Ｎ型高濃度不純物領域
１０９ 層間絶縁膜
１１０ メタル配線
１１１ メタル配線
２０１ Ｐ型半導体基板
２０２ Ｎウェル領域
２０３ 素子分離領域
２０４ Ｎ型高濃度不純物領域
２０５ Ｎ型高濃度不純物領域
２０６ Ｐ型高濃度不純物領域
２０７ Ｎ型高濃度不純物領域
２０８ 層間絶縁膜
２０９ メタル配線
２１０ メタル配線

Claims (16)

  1. Ｐ型半導体基板の表面側に形成されたＮウェル領域と、
    前記Ｎウェル領域の上に形成された第１のＰ型高濃度不純物領域と、
    前記Ｐ型半導体基板の表面上に形成されたＮ型高濃度不純物領域と、
    前記Ｎウェル領域と前記Ｐ型半導体基板との境界を跨いで前記Ｎウェル領域と前記Ｐ型半導体基板との双方に接触して形成された第２のＰ型高濃度不純物領域とを備えたことを特徴とする静電気保護素子。
  2. 前記第１のＰ型高濃度不純物領域と前記Ｎウェル領域と前記Ｐ型半導体基板とはＰＮＰトランジスタを形成し、
    前記Ｎウェル領域と前記Ｐ型半導体基板と前記Ｎ型高濃度不純物領域とは、ＮＰＮトランジスタを形成し、
    前記ＰＮＰトランジスタと前記ＮＰＮトランジスタとがサイリスタとして作用する請求項１に記載の静電気保護素子。
  3. 前記Ｎ型高濃度不純物領域と前記Ｎウェル領域との間の距離が、２μｍ以上である請求項２に記載の静電気保護素子。
  4. 前記サイリスタの保持電圧は、１０Ｖ以上である請求項３に記載の静電気保護素子。
  5. 前記Ｎ型高濃度不純物領域と前記第２のＰ型高濃度不純物領域とを分離する素子分離領域をさらに備える請求項１に記載の静電気保護素子。
  6. 前記第１のＰ型高濃度不純物領域と前記Ｎ型高濃度不純物領域と前記第２のＰ型高濃度不純物領域とを覆うように形成された層間絶縁膜をさらに備える請求項１に記載の静電気保護素子。
  7. 前記層間絶縁膜に形成された孔を通って前記第１のＰ型高濃度不純物領域に接続するメタル配線をさらに備える請求項６に記載の静電気保護素子。
  8. 前記層間絶縁膜に形成された孔を通って前記Ｎ型高濃度不純物領域に接続するメタル配線をさらに備える請求項６に記載の静電気保護素子。
  9. Ｎ型半導体基板の表面側に形成されたＰウェル領域と、
    前記Ｐウェル領域の上に形成された第１のＮ型高濃度不純物領域と、
    前記Ｎ型半導体基板の表面上に形成されたＰ型高濃度不純物領域と、
    前記Ｐウェル領域と前記Ｎ型半導体基板との境界を跨いで前記Ｐウェル領域と前記Ｎ型半導体基板との双方に接触して形成された第２のＮ型高濃度不純物領域とを備えたことを特徴とする静電気保護素子。
  10. 前記第１のＮ型高濃度不純物領域と前記Ｐウェル領域と前記Ｎ型半導体基板とはＮＰＮトランジスタを形成し、
    前記Ｐウェル領域と前記Ｎ型半導体基板と前記Ｐ型高濃度不純物領域とは、ＰＮＰトランジスタを形成し、
    前記ＮＰＮトランジスタと前記ＰＮＰトランジスタとがサイリスタとして作用する請求項９に記載の静電気保護素子。
  11. 前記Ｐ型高濃度不純物領域と前記Ｐウェル領域との間の距離が、２μｍ以上である請求項１０に記載の静電気保護素子。
  12. 前記サイリスタの保持電圧は、１０Ｖ以上である請求項１１に記載の静電気保護素子。
  13. 前記Ｐ型高濃度不純物領域と前記第２のＮ型高濃度不純物領域とを分離する素子分離領域をさらに備える請求項９に記載の静電気保護素子。
  14. 前記第１のＮ型高濃度不純物領域と前記Ｐ型高濃度不純物領域と前記第２のＮ型高濃度不純物領域とを覆うように形成された層間絶縁膜をさらに備える請求項９に記載の静電気保護素子。
  15. 前記層間絶縁膜に形成された孔を通って前記第１のＮ型高濃度不純物領域に接続するメタル配線をさらに備える請求項１４に記載の静電気保護素子。
  16. 前記層間絶縁膜に形成された孔を通って前記Ｐ型高濃度不純物領域に接続するメタル配線をさらに備える請求項１４に記載の静電気保護素子。
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