TWI710095B

TWI710095B - 靜電放電保護裝置及其操作方法

Info

Publication number: TWI710095B
Application number: TW107127666A
Authority: TW
Inventors: 王世鈺; 李明穎
Original assignee: 旺宏電子股份有限公司
Priority date: 2018-08-08
Filing date: 2018-08-08
Publication date: 2020-11-11
Also published as: TW202008552A

Abstract

一種靜電放電保護裝置包括：半導體基材、第一井區、第二井區、第一摻雜區、第二摻雜區、第三摻雜區、第四摻雜區以及至少一接面。第一井區和第二井區皆位於半導體基材中，分別具有第一電性和第二電性。第一摻雜區具有第一電性，位於第一井區之中。第二摻雜區具有第二電性，位於第一井區之中。第三摻雜區與第四摻雜區分別具有第一電性與第二電性，位於第二井區之中。至少一接面由不同電性所形成，係藉由第一摻雜區與第二摻雜區所形成或藉由第三摻雜區與第四摻雜區所形成。

Description

靜電放電保護裝置及其操作方法

本揭露書是有關於一種半導體積體電路及其應用。特別是有關於一種靜電放電(Electrostatic Discharge，ESD)保護裝置及其操作方法。

靜電放電係起因於短時間內(一般在100奈秒nanosecond之內)的高壓放電所引進的強大電流脈衝。積體電路及半導體元件對於靜電放電相當敏感。尤其是在元件安裝時，因為人類或機器碰觸接腳，常使強大電流脈衝通過積體電路，而導致元件失效。因此有需要提供積體電路有效的靜電放電保護裝置。

寄生矽控整流器(Silicon Controlled Rectifier，SCR)是一種晶片式(on-chip)的半導體靜電放電保護裝置，可在靜電放電發生(ESD zapping)時，藉由驟迴崩潰(snapback)開啟，將靜電放電電流傳導至地面，達到靜電放電的保護功能。由於，寄生矽控整流器具有關鍵尺寸小、電流的汲取/供應能力(current sinking/sourcing capacity)強、低導通阻抗(turn-on impedance)、低消耗功率(power dissipation)以及高散熱效率等特性。因此，是目前業界所廣為採用的靜電放電保護裝置之一。

然而，寄生矽控整流器具有相對於啟動電壓(trigger voltage)顯著較低的保持電壓(holding voltage)。因此，寄生矽控整流器一旦在高壓操作時被啟動後，很容易在後續的一般操作中發生電力過載(Electrical Overstress，EOS)或形成閂鎖(latch up)的風險。

因此，有需要提供一種先進的靜電放電保護裝置及其操作方法，以改善習知技術所面臨的問題。

根據本說明書的一實施例提供一種靜電放電保護裝置包括：半導體基材、第一井區、第二井區、第一摻雜區、第二摻雜區、第三摻雜區、第四摻雜區以及至少一接面。第一井區和第二井區皆位於半導體基材中，分別具有第一電性和第二電性。第一摻雜區具有第一電性，位於第一井區之中。第二摻雜區具有第二電性，位於第一井區之中。第三摻雜區與第四摻雜區分別具有第一電性與第二電性，位於第二井區之中。至少一接面由不同電性所形成，係藉由第一摻雜區與第二摻雜區所形成或藉由第三摻雜區與第四摻雜區所形成。

根據本說明書的另一實施例提供一種靜電放電保護的操作方法，包含下述步驟：首先提供一個靜電放電保護裝置與一內部電路(internal circuit)電性連接。靜電放電保護裝置包括：半導體基材、第一井區、第二井區、第一摻雜區、第二摻雜區、第三摻雜區、第四摻雜區以及至少一接面。第一井區和第二井區皆位於半導體基材中，分別具有第一電性和第二電性。第一摻雜區具有第一電性，位於第一井區之中。第二摻雜區具有第二電性，位於第二井區之中。第三摻雜區與第四摻雜區分別具有第一電性與第二電性，位於第二井區之中。至少一接面由不同電性所形成，係藉由第一摻雜區與第二摻雜區所形成或藉由第三摻雜區與第四摻雜區所形成。當靜電放電應力(ESD stress)施加於內部電路時，利用靜電放電保護裝置將靜電放電電流通過此至少一接面導入地面。

根據上述實施例，本揭露是在提供一種靜電放電保護裝置及其操作方法。此靜電放電保護裝置包括至少四個摻雜區，分別設置於兩個電性相反的摻雜井區之中，且由不同電性所形成的至少一接面係藉由第一摻雜區與第二摻雜區所形成或藉由第三摻雜區與第四摻雜區所形成。其中一個摻雜區域可作為陽極(或陰極)。此靜電放電保護裝置連接於一內部電路。當靜電放電應力施加於內部電路時，利用靜電放電保護裝置將靜電放電電流通過至少一接面導入地面。藉此可升高靜電放電保護裝置的有效電阻，提高寄生矽控整流器的保持電壓，以防止寄生矽控整流器發生電力過載或形成閂鎖的風險。

100、200、300、400、500、600、700:靜電放電保護裝置

101:半導體基材

102:第一井區

103:第二井區

105:電壓源

106:銲墊

107:隔離體

108:內部電路

109:閘極

110a、110b、220a、320a、420a、510a、520a、610a、620a、620b、710a:P-N接面

111、411、511、611、711:第一摻雜區

113、413、513、613、713:第二摻雜區

115、625、715:第五摻雜區

121、221、321、721:第三摻雜區

123、223、323、723:第四摻雜區

GND:地面

為了對本揭露之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下：第1圖係根據本揭露的一實施例所繪示之靜電放電保護裝置的剖面圖；第2圖係根據本揭露的另一實施例所繪示之靜電放電保護裝置的剖面圖；第3圖係根據本揭露的又一實施例所繪示之靜電放電保護裝置的剖面圖；第4圖係根據本揭露的又一實施例所繪示之靜電放電保護裝置的剖面圖；第5圖係根據本揭露的又一實施例所繪示之靜電放電保護裝置的剖面圖；第6圖係根據本揭露的又一實施例所繪示之靜電放電保護裝置的剖面圖；第7圖係根據本揭露的又一實施例所繪示之靜電放電保護裝置的剖面圖。

本揭露提供一種靜電放電保護裝置及其應用，可解決習知靜電放電保護裝置中寄生矽控整流器易發生電力過載或形成閂鎖的問題。為了對本揭露之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉數靜電放電保護裝置及其應用方法與元件作為較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本揭露。本揭露仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本揭露的技術特徵，並非用以限定本揭露的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本揭露的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同/相似的元件，將以相同/相似的元件符號加以表示。

第1圖係根據本揭露的一實施例所繪示之靜電放電保護裝置100的剖面圖。靜電放電保護裝置100包括：半導體基材101、第一井區102、第二井區103、第一摻雜區111、第二摻雜區113、第三摻雜區121以及第四摻雜區123。

在本說明書的一些實施例之中，半導體基材101可以由任何適合的基礎半導體，例如結晶態之矽或鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化碘、砷化碘和/或銻化碘，或上述之組合所構成。在本實施例之中，半導體基材101為一P型基材。半導體基材101中包括一個具有N型電性的第一井區102以及一個具有P型電性的第二井區103。

第一摻雜區111具有N型電性，位於第一井區102之中，具有實值大於第一井區102的摻雜濃度(也以N+表示之)。第二摻雜區113具有P型電性，位於第一井區102之中；也具有實值大於第一井區102的摻雜濃度(也以P+表示之)。例如，第一摻雜區111與第二摻雜區113可分別具有10¹⁵/cm²的摻雜濃度。第一井區102可具有10¹³/cm²的摻雜濃度。

第一摻雜區222通過一銲墊106連接至電壓源105。在一般電壓操作時(例如，操作電壓約2V)，電壓可藉由電壓源105施加至第一摻雜區111。一些隔離體107可配置於靜電放電保護裝置100中，以實行其電性隔離的功能。

第三摻雜區121具有N型電性，位於第二井區103之中，具有實值大於第二井區103的摻雜濃度(也以N+表示之)。第四摻雜區123具有P型電性，位於第二井區103之中，具有實值大於第二井區103的摻雜濃度(也以P+表示之)。例如，第三摻雜區121與第四摻雜區123可分別具有10¹⁵/cm²的摻雜濃度。第二井區103可具有10¹³/cm²的摻雜濃度。第三摻雜區121及第四摻雜區123連接地面(接地，以GND表示)。

第一摻雜區111、第三摻雜區121及第四摻雜區123可分別透過金屬接線連接於銲墊106與地面GND。沒有金屬接線連接於第二摻雜區113。亦即，第二摻雜區113為浮接狀態(floating state)。第一摻雜區111與第二摻雜區113係彼此直接連接且接觸，以在第一摻雜區111與第二摻雜區113之間形成P+/N+接面(P-N接面110a)。

第二摻雜區113、第一井區102和第二井區103形成一個具有P型多數載子(majority carrier)的PNP雙極電晶體寄生(Parasitic Bipolar Junction Transistor，BJT)電路。第一井區102、第三摻雜區121和第二井區101b形成一個具有N型多數載子的NPN雙極電晶體寄生電路。PNP雙極電晶體寄生電路的集極(collector)和NPN雙極電晶體寄生電路的基極(base)連接；且PNP雙極電晶體寄生電路的基極和NPN雙極電晶體寄生電路的集極連接，進而在半導體基材101中構成一個寄生矽控整流器。在靜電放電保護裝置100之中，第二摻雜區113為寄生矽控整流器的陽極(anode)；第三摻雜區121為寄生矽控整流器的陰極(cathode)。

在一些實施例中，靜電放電保護裝置100係用來保護積體電路中的內部電路108免於遭受靜電放電的損害。當靜電放電應力(ESD stress)施加於受靜電放電保護裝置100保護的內部電路108時，靜電放電電流可由銲墊106經由第一摻雜區111流入靜電放電保護裝置100，並經過P-N接面110a及第三摻雜區121導入地面GND。在一些實施例中，當靜電放電應力施加於內部電路108時，第一井區102與第二井區103之間可能產生崩潰(breakdown)並產生電洞及電子，電洞與電子分別流向陰極與陽極，接著使寄生矽控整流器開啟(turn on)。由於第二摻雜區113為浮接，靜電放電電流經由銲墊106，通過第一摻雜區111，流入具有寄生矽控整流器的靜電放電保護裝置100。接著，靜電放電電流藉由P-N接面110a，由第一摻雜區111穿隧至第二摻雜區113，再流至第三摻雜區121，並經由第三摻雜區121倒入地面GND。

相較於不具有由摻雜區所形成之P-N接面的比較例而言，由於在陽極與陰極之間配置有第一摻雜區111與第二摻雜區113所形成的一P+/N+接面(P-N接面110a)，有效電路路徑增長，使得靜電放電保護裝置中的寄生矽控整流器的保持電壓(holding voltage)可顯著提高，因此可防止寄生矽控整流器發生電力過載或形成閂鎖的風險。

在一些實施例中，靜電放電保護裝置100可用於保護關於記憶元件的內部電路108，避免受到靜電放電流的破壞，內部電路108可以是一種記憶胞陣列。其中，內部電路108與靜電放電保護裝置100中寄生矽控整流器的銲墊106電性接觸。

第2圖係根據本揭露的另一實施例所繪示之靜電放電保護裝置200的剖面圖。靜電放電保護裝置200的結構是類似於第1圖所示之靜電放電保護裝置100的結構，除了第三摻雜區221與第四摻雜區223是彼此連接且接觸，以形成另一P-N接面220a。第三摻雜區221與第四摻雜區223分別類似於第三摻雜區121與第四摻雜區123。

在靜電放電保護裝置200中，具有2個P+/N+接面，藉由第一摻雜區111及第二摻雜區113所形成(P-N接面110a)，並藉由第三摻雜區121及第四摻雜區123所形成(P-N接面220a)。第三摻雜區221及第四摻雜區223可藉由金屬接線電性連接於地面。

當靜電放電應力施加於內部電路108時，第二摻雜區113維持在浮接狀態，靜電放電電流可由銲墊106經由第一摻雜區111流入具有寄生矽控整流器的靜電放電保護裝置200。接著，靜電放電電流藉由穿過P-N接面110a由第一摻雜區111穿隧至第二摻雜區113，再流至第三摻雜區221，並經由第三摻雜區221導入地面GND。

相較於不具有由摻雜區所形成之P-N接面的比較例而言，由於靜電放電保護裝置200之中形成有P+/N+接面(P-N接面110a)，在陽極與陰極之間的有效電路路徑增長，使得靜電放電保護裝置中的寄生矽控整流器的保持電壓可顯著提高，因此可防止寄生矽控整流器發生電力過載或形成閂鎖的風險。

第3圖係根據本揭露的又一實施例所繪示之靜電放電保護裝置300的剖面圖。靜電放電保護裝置300的結構是類似於第1圖所示之靜電放電保護裝置100的結構，除了第五摻雜區115配置於第一井區102中且連接於第二摻雜區103以形成另一P-N接面110b，且第三摻雜區321及第四摻雜區323是彼此連接且接觸，以形成又一P-N接面320a。第五摻雜區115具有N型電性，具有實值大於第一井區102的摻雜濃度(也以N+表示之)。例如，第五摻雜區115可具有10¹⁵/cm²的摻雜濃度。第三摻雜區321與第四摻雜區323分別類似於第三摻雜區121與第四摻雜區123。

在靜電放電保護裝置300中，具有3個P+/N+接面，藉由第一摻雜區111及第二摻雜區113所形成(P-N接面110a)，藉由第二摻雜區113及第五摻雜區115所形成(P-N接面110b)，且藉由第三摻雜區321及第四摻雜區323所形成(P-N接面320a)。沒有金屬接線連接於第二摻雜區113，第二摻雜區113是在浮接狀態。第三摻雜區321及第四摻雜區323可藉由金屬接線電性連接於地面。

當靜電放電應力施加於內部電路108時，第二摻雜區113維持在浮接狀態，靜電放電電流可由銲墊106通過第一摻雜區111及第五摻雜區115流入具有寄生矽控整流器的靜電放電保護裝置300。接著，靜電放電電流分別藉由穿過P-N接面110a及P-N接面110b由第一摻雜區111及第五摻雜區115穿隧至第二摻雜區113，再流至第三摻雜區321，並經由第三摻雜區321導入地面GND。

相較於不具有由摻雜區所形成之P-N接面的比較例而言，由於靜電放電保護裝置300之中形成有P+/N+接面(P-N接面110a與110b)，在陽極與陰極之間的有效電路路徑增長，使得靜電放電保護裝置中的寄生矽控整流器的保持電壓可顯著提高，因此可防止寄生矽控整流器發生電力過載或形成閂鎖的風險。

第4圖係根據本揭露的又一實施例所繪示之靜電放電保護裝置400的剖面圖。靜電放電保護裝置400的結構是類似於第1圖所示之靜電放電保護裝置100的結構，除了第一摻雜區411與第二摻雜區413藉由隔離體107所分離，且第三摻雜區421及第四摻雜區423是彼此連接且接觸，以形成一P-N接面420a。第三摻雜區421可能為浮接狀態，沒有藉由金屬接線連接地面。第一摻雜區411與第二摻雜區413皆可藉由金屬接線電性連接於銲墊106。第四摻雜區423可藉由金屬接線電性連接於地面GND。第一摻雜區411、第二摻雜區413、第三摻雜區421與第四摻雜區423分別類似於第一摻雜區111、第二摻雜區113、第三摻雜區121與第四摻雜區123。

在靜電放電保護裝置400中，具有1個P+/N+接面，藉由第三摻雜區421及第四摻雜區423所形成(P-N接面420a)。

當靜電放電應力施加於內部電路108時，靜電放電電流可由銲墊106通過第二摻雜區413流入具有寄生矽控整流器的靜電放電保護裝置400，並流至第三摻雜區421。第三摻雜區421可維持在浮接狀態。接著，靜電放電電流藉由穿過P-N接面420a由第三摻雜區421穿隧至第四摻雜區423，再經由第四摻雜區423導入地面GND。

相較於不具有由摻雜區所形成之P-N接面的比較例而言，由於靜電放電保護裝置400之中形成有1個P+/N+接面(P-N接面420a)，在陽極與陰極之間的有效電路路徑增長，使得靜電放電保護裝置中的寄生矽控整流器的保持電壓可顯著提高，因此可防止寄生矽控整流器發生電力過載或形成閂鎖的風險。

第5圖係根據本揭露的又一實施例所繪示之靜電放電保護裝置500的剖面圖。靜電放電保護裝置500的結構是類似於第1圖所示之靜電放電保護裝置100的結構，除了第三摻雜區221及第四摻雜區223彼此連接並接觸，以形成另一P-N接面220a。第一摻雜區511與第二摻雜區513皆可藉由金屬接線電性連接於銲墊106。沒有金屬接線連接於第三摻雜區521，且第三摻雜區521為浮接狀態。第四摻雜區523可藉由金屬接線電性連接於地面GND。第一摻雜區511、第二摻雜區513、第三摻雜區521與第四摻雜區523分別類似於第一摻雜區111、第二摻雜區113、第三摻雜區121與第四摻雜區123。

在靜電放電保護裝置500中，具有2個P+/N+接面，藉由第一摻雜區511及第二摻雜區513所形成(P-N接面510a)，且藉由第三摻雜區521及第四摻雜區523所形成(P-N接面520a)。

當靜電放電應力施加於內部電路108時，靜電放電電流可由銲墊106通過第二摻雜區513流入具有寄生矽控整流器的靜電放電保護裝置500，並流至第三摻雜區521。第三摻雜區521可維持在浮接狀態。接著，靜電放電電流藉由穿過P-N接面520a由第三摻雜區521穿隧至第四摻雜區523，再經由第四摻雜區523導入地面GND。

相較於不具有由摻雜區所形成之P-N接面的比較例而言，由於靜電放電保護裝置500之中形成有1個P+/N+接面(P-N接面520a)，在陽極與陰極之間的有效電路路徑增長，使得靜電放電保護裝置中的寄生矽控整流器的保持電壓可顯著提高，因此可防止寄生矽控整流器發生電力過載或形成閂鎖的風險。

第6圖係根據本揭露的又一實施例所繪示之靜電放電保護裝置600的剖面圖。靜電放電保護裝置600的結構是類似於第1圖所示之靜電放電保護裝置100的結構，除了第三摻雜區621及第四摻雜區623彼此直接連接並接觸，以形成一P-N接面620a；且第五摻雜區625配置於第二井區103中，並連接於第三摻雜區621，以形成P-N接面620b。第一摻雜區611與第二摻雜區613皆可藉由金屬接線電性連接於銲墊106。沒有金屬接線連接於第三摻雜區621，且第三摻雜區621為浮接狀態。第四摻雜區623與第五摻雜區625皆可藉由金屬接線電性連接於地面GND。第五摻雜區625具有P型電性，具有實值大於第二井區103的摻雜濃度(也以P+表示之)。例如，第五摻雜區625的摻雜濃度是10¹⁵/cm²。第一摻雜區611、第二摻雜區613、第三摻雜區621與第四摻雜區623分別類似於第一摻雜區111、第二摻雜區113、第三摻雜區121與第四摻雜區123。

在靜電放電保護裝置600中，具有3個P+/N+接面，藉由第一摻雜區611及第二摻雜區613所形成(P-N接面610a)，藉由第三摻雜區621及第四摻雜區623所形成(P-N接面620a)，且藉由第三摻雜區621及第五摻雜區625所形成(P-N接面620b)。

當靜電放電應力施加於內部電路108時，靜電放電電流可由銲墊106通過第二摻雜區613流入具有寄生矽控整流器的靜電放電保護裝置600，並流至第三摻雜區621。第三摻雜區621可維持在浮接狀態。接著，靜電放電電流分別藉由穿過P-N 接面620a及P-N接面620b由第三摻雜區621穿隧至第四摻雜區623及第五摻雜區625，再經由第四摻雜區623及第五摻雜區625導入地面GND。

相較於不具有由摻雜區所形成之P-N接面的比較例而言，由於靜電放電保護裝置(靜電放電保護裝置600)之中形成有2個P+/N+接面(P-N接面620a及620b)，在陽極與陰極之間的有效電路路徑增長，使得靜電放電保護裝置中的寄生矽控整流器的保持電壓可顯著提高，因此可防止寄生矽控整流器發生電力過載或形成閂鎖的風險。

第7圖係根據本揭露的又一實施例所繪示之靜電放電保護裝置700的剖面圖。靜電放電保護裝置700的結構是類似於第1圖所示之靜電放電保護裝置100的結構，除了包括MOS結構且第五摻雜區715配置於第二摻雜區713與第三摻雜區721之間。

第五摻雜區715具有P型電性，一部分的第五摻雜區715配置於第一井區102中，第五摻雜區715的另一部分配置於第二井區103中。第五摻雜區715具有實值大於第一井區102及第二井區103的摻雜濃度(也以P+表示之)。例如，第五摻雜區715可具有10¹⁵/cm²的摻雜濃度。第一摻雜區711、第二摻雜區713、第三摻雜區721與第四摻雜區723分別類似於第一摻雜區111、第二摻雜區113、第三摻雜區121與第四摻雜區123。

在靜電放電保護裝置700中，具有1個P+/N+接面，藉由第一摻雜區711及第二摻雜區713所形成(P-N接面710a)。第一摻雜區711及MOS結構的閘極109皆可藉由金屬接線電性連接於銲墊106。沒有金屬接線連接於第二摻雜區713，且第二摻雜區713為浮接狀態。第三摻雜區721與第四摻雜區723可藉由金屬接線電性連接於地面GND。

在本實施例中，靜電放電保護裝置700包括PMOS結構，且實施為PMOS低電壓觸發矽控整流器(PMOS Low Voltage Triggering SCR,PMOS LVTSCR)。

當靜電放電應力施加於內部電路108時，第二摻雜區713可維持在浮接狀態，靜電放電電流可由銲墊106通過第一摻雜區711流入具有寄生矽控整流器的靜電放電保護裝置700。接著，靜電放電電流藉由穿過P-N接面710a由第一摻雜區711穿隧至第二摻雜區713，再流至第三摻雜區721，並經由第三摻雜區721導入地面GND。

相較於不具有由摻雜區所形成之P-N接面的比較例而言，由於靜電放電保護裝置(靜電放電保護裝置700)之中形成有1個P+/N+接面(P-N接面710a)，在陽極與陰極之間的有效電路路徑增長，使得靜電放電保護裝置中的寄生矽控整流器的保持電壓可顯著提高，因此可防止寄生矽控整流器發生電力過載或形成閂鎖的風險。

根據上述實施例，本揭露是在提供一種靜電放電保護裝置及其應用。此靜電放電保護裝置包括至少四個摻雜區，分別設置於兩個電性相反的摻雜井區之中，以及不同電性所形成的至少一接面。此至少一接面藉由第一摻雜區與第二摻雜區所形成，或藉由第三摻雜區與第四摻雜區所形成。這些摻雜井及摻雜區分別形成一個PNP雙極電晶體寄生電路和一個NPN雙極電晶體寄生電路，進而構成一個寄生矽控整流器。其中，一摻雜區用作形成陽極(或陰極)。

相較於不具有由摻雜區所形成之P-N接面的比較例而言，由於在靜電放電保護裝置中的寄生矽控整流器具有至少一P+/N+接面形成於陰極與陽極之間，靜電放電電流需要藉由穿隧效應穿過此至少一接面，使得陽極與陰極之間的等效電路路徑增長。如此一來，靜電放電保護裝置中的寄生矽控整流器的保持電壓可顯著提高，可防止寄生矽控整流器發生電力過載或形成閂鎖的風險，且可改善靜電放電保護裝置的效能。

雖然本說明書已以較佳實施例揭露如上，然其並非用以限定本揭露。本揭露所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100:靜電放電保護裝置

101:半導體基材

102:第一井區

103:第二井區

105:電壓源

106:銲墊

107:隔離體

108:內部電路

110a:P-N接面

111:第一摻雜區

113:第二摻雜區

121:第三摻雜區

123:第四摻雜區

GND:地面

Claims

一種靜電放電(electrostatic discharge，ESD)保護裝置，包括：一半導體基材；一第一井區，具有一第一電性，且位於該半導體基材中；一第二井區，具有一第二電性，且位於該半導體基材中；一第一摻雜區，具有該第一電性，且位於該第一井區之中；一第二摻雜區，具有該第二電性，且位於該第一井區之中；一第三摻雜區，具有該第一電性，位於該第二井區之中；一第四摻雜區，具有該第二電性，位於該第二井區之中；以及；至少一接面，由不同電性所形成，該至少一接面是藉由該第一摻雜區與該第二摻雜區所鄰接形成，或藉由該第三摻雜區與該第四摻雜區所鄰接形成，其中靜電放電電流通過該至少一接面導入地面。
如申請專利範圍第1項所述之靜電放電保護裝置，其中該第二摻雜區為浮接狀態，且該第三摻雜區是接地。
如申請專利範圍第2項所述之靜電放電保護裝置，更包括一第五摻雜區，該第五摻雜區具有該第一電性，配置在該第一井區之中，且連接於該第二摻雜區。
如申請專利範圍第2項所述之靜電放電保護裝置，更包括一第五摻雜區，該第五摻雜區具有該第二電性，且配置在該第二摻雜區與該第三摻雜區之間。
如申請專利範圍第1項所述之靜電放電保護裝置，其中該第二摻雜區連接於一電壓源，且該第三摻雜區為浮接狀態。
如申請專利範圍第5項所述之靜電放電保護裝置，更包括一第五摻雜區，該第五摻雜區具有該第二電性，配置於該第二井區中，且連接於該第三摻雜區。
一種靜電放電保護裝置的操作方法，包括：提供一靜電放電保護裝置，該靜電放電保護裝置與一內部電路(internal circuit)電性連接，該靜電放電保護裝置包括：一半導體基材；一第一井區，具有一第一電性，且位於該半導體基材中；一第二井區，具有一第二電性，且位於該半導體基材中；一第一摻雜區，具有該第一電性，且位於該第一井區之中；一第二摻雜區，具有該第二電性，且位於該第一井區之中；一第三摻雜區，具有該第一電性，位於該第二井區之中；一第四摻雜區，具有該第二電性，位於該第二井區之中；以及；至少一接面，由不同電性所形成，該至少一接面是藉由該第一摻雜區與該第二摻雜區所形成，或藉由該第三摻雜區與該第四摻雜區所形成；以及當一靜電放電應力(ESD stress)施加於該內部電路時，藉由該靜電放電保護裝置將靜電放電電流通過該至少一接面導入地面。
如申請專利範圍第7項所述之靜電放電保護裝置的操作方法，當該靜電放電應力施加於該內部電路時，更包括將該第二摻雜區維持在浮接狀態。
如申請專利範圍第7項所述之靜電放電保護裝置的操作方法，更包括一第五摻雜區，該第五摻雜區具有該第二電性，且配置在該第二摻雜區與該第三摻雜區之間。
如申請專利範圍第7項所述之靜電放電保護裝置的操作方法，當該靜電放電應力施加於該內部電路時，更包括將該第三摻雜區維持在浮接狀態。