TWI496265B - 用於靜電放電保護之半導體裝置 - Google Patents

用於靜電放電保護之半導體裝置 Download PDF

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Description

用於靜電放電保護之半導體裝置
本發明有關於用於高耐電壓半導體積體電路的靜電放電保護之半導體裝置。
在半導體積體電路中，靜電放電保護電路一般形成在外部端子及內部電路之間，以防止內部電路受到從外部端子施加的過電流雜訊(例如靜電放電(ESD))或可由閉鎖測試(latch-up test)造成之過電流脈衝的破壞。例如，假設將過電流施加至I/O端子的情況，上述靜電放電保護電路設計成當施加至I/O端子之電壓變成超過半導體積體電路的最大操作電壓(此後稱為觸發電壓)數伏特之電壓時操作，並且讓過電流雜訊流到接地端子或電源供應端子。達成此目的最簡單的方法為在I/O端子與接地端子之間連接充當靜電放電保護之一元件，該元件具有不讓電流流過直到施加某電壓但在施加等於或多於該某電壓之電壓後讓電流迅速流過之特徵，如二極體(反向連結)、具有閘極在關閉狀態之金屬氧化物半導體(MOS)電晶體、或閘流體。可使用諸如ESD模擬器或閉鎖模擬器之模擬器來評估包括這類靜電放電保護元件之半導體積體電路對過電流雜訊的耐受性。
在製造具有較高耐電壓之半導體積體電路的情況中，需要用於保護之靜電放電保護元件以在較高觸發電壓讓過電流雜訊流至接地端子或電源供應端子中。因此，需要靜電放電保護元件為較能對抗焦耳熱所造成之破壞的元件。此外，針對過電流雜訊的脈衝寬度，當脈衝寬度在時間上變得更長，焦耳熱所造成之破壞情況變得更為嚴重。尤其，用於閉鎖測試中之過電流雜訊的脈衝寬度係在數毫秒的程度，其比其他雜訊在時間上更長。因此，需要注意靜電放電保護元件本身的破壞。
為了防止靜電放電保護元件本身受到焦耳熱的破壞，需要減少施加電流之一區域的每單位面積的電流密度以抑制熱的產生。然而，這增加元件的尺寸，且此尺寸因成本考量無法無上綱的增加。此外，保護方法隨當施加過電流時每一端子之狀態而有所不同。例如，在ESD的情況中，在除了施加雜訊之端子外的端子及接地端子處於打開狀態中的狀態下施加雜訊，因此接地端子係可釋放雜訊的唯一端子。然而，在閉鎖測試的過電流雜訊情況中，在電源供應端子及接電端子處於電性狀態中的狀態下施加過電流雜訊至其餘的端子，因此釋放過電流雜訊之端子可為兩個，亦即，電源供應端子及接地端子。
諸如在第一傳統範例(第4圖)及第二傳統範例(第5圖)中所述的電路之保護電路已被認為是能夠保護內部電路不受到具有在數毫秒程度的脈衝寬度之過電流雜訊(如ESD的過電流雜訊及閉鎖模擬器之測試脈衝)的方法，在如上述般保護具有較高耐電壓之內部電路的情況中，而不增加晶片尺寸(例如，參見日本專利申請案公開第2005-72607號)。
第一傳統範例(第4圖)描述一保護電路，包括連接在I/O端子2及接地端子3之間的保護二極體5，用以保護不受到ESD的過電流雜訊，及連接在電源供應端子1及I/O端子2之間的保護二極體4，用以保護不受到閉鎖測試的過電流雜訊。例如，當ESD之過電流雜訊施加至I/O端子2時，因為電源供應端子1並未連接，發生連接在I/O端子2及接地端子3之間的保護二極體5的崩潰，且因此釋放過電流雜訊至接地端子3。在閉鎖測試的情況中，電源供應端子1連接至電源來源且電位維持在最大操作電壓。例如，當在此狀態中施加過電流雜訊至I/O端子2時，當I/O端子2的電位變成等於或多於(電源供應端子1之電位+保護二極體4之擴散電位)時，過電流雜訊流經連接在電源供應端子1及I/O端子2之間的保護二極體4，並接著以正向方向流至電源供應端子1中。
第二傳統範例(第5圖)描述一保護電路，包括連接在I/O端子7及接地端子8之間的關閉MOS型場效電晶體10，用以保護不受到ESD的過電流雜訊，及連接在電源供應端子6及I/O端子7之間的保護二極體9，用以保護不受到閉鎖測試的過電流雜訊。例如，當ESD之過電流雜訊施加至I/O端子7時，因為電源供應端子6並未連接，發生具有閘極在關閉壯中且連接在I/O端子7及接地端子8之間的MOS型場效電晶體10的崩潰，且因此釋放過電流雜訊至接地端子8。在閉鎖測試的情況中，電源供應端子6連接至電源來源且電位維持在最大操作電壓。例如，當在此狀態中施加過電流雜訊至I/O端子7時，當I/O端子7的電位變成等於或多於(電源供應端子6之電位+保護二極體9之擴散電位)時，過電流雜訊流經連接在電源供應端子6及I/O端子7之間的保護二極體9，並接著以正向方向流至電源供應端子6中。
必須考慮到在實際製造傳統範例中所述之靜電放電保護電路的情況中，當施加過電流雜訊至靜電放電保護元件時，會因過電流雜訊而產生電子與電洞，且因而有可能會啟通形成於內部元件之間的一寄生雙極電晶體。作為吸收因過電流雜訊而產生電子與電洞並抑制其擴散至內部電路中以防止啟通形成於內部元件之間的寄生雙極電晶體的一種方法，已知可藉由兩個環圍繞保護元件的周圍，亦即，具有與基底相反導電類型的擴散區域(此後稱為守護環)，其係連接至電源供應端子並具有固定的電位，以及具有與基底相同導電類型的守護環，其係連接至接地端子並具有固定的電位。
當實際製造在傳統範例中所數之靜電放電保護電路時，在第6圖中描繪其之組態。保護元件100具有下列組態。例如，在p型半導體基底中，例如，形成具有閘極在關閉狀態中之n通道型MOS電晶體19作為用於保護不受到ESD的過電流雜訊之ESD保護元件。n通道型MOS電晶體19之汲極連接至電源供應端子，且其之源極、閘極、及背閘極之每一者連接至接地端子。在n通道型MOS電晶體19的周圍中，例如，形成具有與基底相同導電類型並充當守護環的p型井13，且進一步，例如，形成用以接觸至接地端子之p型高濃度區域14。此外，在其之外側，例如，形成具有與基底相反導電類型並充當守護環的n型井11，且進一步，例如，形成用以接觸至接地端子之n型高濃度區域12。另外，靜電放電保護電路裝置101具有下列組態。作為用於保護不受到閉鎖測試之過電流雜訊的閉鎖保護二極體，形成閉鎖保護二極體18，其具有例如相應於p型高濃度區域17的陽極，以及例如相應於n型井15與n型高濃度區域16的陰極。該陽極連接至I/O端子，且該陰極連接至電源供應端子。在閉鎖保護二極體18的周圍中，例如，形成具有與基底相同導電類型並充當守護環的p型井13，且進一步，例如，形成用以接觸至接地端子之p型高濃度區域14。此外，在其之外側，例如，形成具有與基底相反導電類型並充當守護環的n型井11，且進一步，例如，形成用以接觸至接地端子之n型高濃度區域12。
當製造在傳統範例中所述之靜電放電保護電路時，會需要兩個保護元件，亦即，用於保護不受到ESD的過電流雜訊之具有閘極在關閉狀態中的n通道型場效MOS電晶體19及用於保護不受到閉鎖測試之過電流雜訊的閉鎖保護二極體18。這些元件之每一者需要被具有與基底相同導電類型之p型井(守護環)13及具有與基底相反導電類型之n型井(守護環)11所圍繞，因而產生晶片尺寸增加的問題。
為了解決上述問題，根據本發明之用於靜電放電保護的半導體裝置包括一保護電路，包括：連接在I/O端子及接地端子之間的ESD保護元件及二極體，該二極體具有相應於ESD保護元件之守護環並連接至電源供應端子的陰極及連接至I/O端子之陽極，該二極體充當用於保護不受到閉鎖測試之過電流雜訊的閉鎖保護二極體。此外，在許多載子藉由通過陰極而從陽極流入基底中的情況中，藉由這些載子啟通在內部電路中之寄生雙極電晶體。因此，在ESD保護元件的守護環中額外地形成與守護環具有相同極性的嵌入式擴散區以約束載子流入基底中，並防止寄生雙極電晶體啟通，允許保護內部電路不受到ESD之過電流雜訊及閉鎖測試之過電流雜訊之雜訊兩者。
藉由與用於保護不受到閉鎖測試之過電流雜訊的閉鎖保護二極體之陰極共享ESD保護元件的守護環，可保護內部電路不受到ESD之過電流雜訊及閉鎖測試之過電流雜訊之雜訊兩者，並進一步，可縮減保護元件的尺寸。
此後，參照附圖說明進行本發明之較佳實施例。注意到在下列說明中，用語「I/O端子」及「輸入/輸出端子」不僅包括所謂的輸入/輸出端子，但亦包括僅輸入的端子及僅輸出的端子。
第一實施例
第1圖為根據本發明之第一實施例的用於靜電放電保護的半導體裝置102之平面圖。
用於靜電放電保護之半導體裝置102具有下列組態。例如，在具有20至30Ωm的電阻之p型矽基底之表面中，形成具有閘極在關閉狀態中之n通道金屬氧化物半導體(MOS)型場效電晶體19作為用於保護不受到靜電放電(ESD)的過電流雜訊之ESD保護元件。在n通道MOS型場效電晶體19的周圍中，例如，形成p型井區域13，含有硼作為雜質，並具有約1×1016 cm-3 之濃度及例如10μm至15μm的深度，作為第一導電類型守護環。在p型井區域13中，例如，形成用於接觸至守護環之p型高濃度擴散區14，含有硼作為雜質並具有約1×1020 cm-3 之濃度。
接著，在p型井區域13的周圍，形成n型井區域11，含有硼作為雜質，並具有約1×1016 cm-3 之濃度及例如10μm至15μm的深度，作為第二導電類型守護環。在n型井區域11中，例如，形成p型高濃度區17，含有硼作為雜質並具有約1×1020 cm-3 之濃度，作為用於保護不受到閉鎖測試的過電流雜訊之保護二極體的陽極。n型井區域11充當保護二極體的陰極與第二導電類型守護環兩者。
接著，在n型井區域11中，形成n型高濃度區12，含有磷作為雜質並具有約1×1020 cm-3 之濃度，以圍繞p型高濃度區17及p型井區域13，作為至例如電源供應端子之n型井區域11的接點。接著，具有閘極在關閉狀態中之n通道MOS型場效電晶體19之汲極和相應於保護二極體之陽極的p型高濃度區域17連接至一I/O端子、充當第一導電類型守護環之p型高濃度擴散區14連接至接地端子、且充當第二導電類型守護環之接點及保護二極體的陰極兩者之n型高濃度區12連接至電源供應端子。依此方式，提供具有與第二傳統範例(第5圖)相同電路組態之用於靜電放電保護之半導體裝置。
在此實施例中，說明使用具有閘極在關閉狀態中之n通道MOS型場效電晶體19作為ESD保護元件的情形。然而，除了具有閘極在關閉狀態中之n通道MOS型場效電晶體19外，可使用保護二極體或閘流體作為ESD保護元件。
p型高濃度區域17與圍繞p型高濃度區域17之n型高濃度區12之間的距離應設定在一長度，使得在施加閉鎖測試之過電流雜訊至I/O端子的情況中，過電流雜訊不會通過n型高濃度區12並流到基底中。過電流雜訊流到基底中的原因為在n型井區域11中阻止從p型高濃度區域17(相應於陽極)注入到n型井區域11中之少數載子的復合，且未復合之少數載子到達p型基底。p型高濃度區域17與n型高濃度區12的邊緣之間的距離20在橫向方向中設定在例如約10μm。
第二實施例
第2圖為沿著根據本發明之第一實施例的用於靜電放電保護之半導體裝置102的斷線AA所得之剖面圖。在閉鎖測試之過電流雜訊施加至I/O端子的情況中，允許通過n型高濃度區12並接著流入基底端子中之過電流雜訊的電流量經常受限於在垂直方向中用於保護不受到閉鎖測試之過電流雜訊的二極體之陽極與陰極間的距離21。作為此種情況的一較佳實施例，第3圖描繪根據本發明之第二實施例的用於靜電放電保護之半導體裝置104的剖面圖。在此實施例中，在第一實施例的n型井區域11之下方，例如，形成n型嵌入式區域22，含有磷作為雜質並具有約1×1016 cm-3 之濃度。由於在此結構中在此部分中之載子復合增加，減少通過n型高濃度區12並接著流入基底中之電流量，防止形成於內部元件間的寄生雙極電晶體被啟通，並同時允許保護內部電路不受到ESD之過電流雜訊及閉鎖測試的過電流雜訊兩者。此外，可縮減保護元件的尺寸。注意到在垂直方向中陽極與陰極間的距離23較佳為例如約20μm。
1．．．電源供應端子
2．．．I/O端子
3．．．接地端子
4、5．．．保護二極體
6．．．電源供應端子
7．．．I/O端子
8．．．接地端子
9．．．保護二極體
10．．．場效電晶體
11．．．n型井
12．．．n型高濃度區域
13．．．p型井
14．．．p型高濃度區域
15．．．n型井
16．．．n型高濃度區域
17．．．p型高濃度區域
18．．．閉鎖保護二極體
19．．．n通道型MOS電晶體
20、21、23．．．距離
22．．．n型嵌入式區域
100．．．保護元件
101．．．靜電放電保護電路裝置
102、104．．．半導體裝置
在附圖中：
第1圖為根據本發明之第一實施例的用於靜電放電保護之半導體裝置的平面圖；
第2圖為根據本發明之第一實施例的用於靜電放電保護之半導體裝置的剖面圖；
第3圖為根據本發明之第二實施例的用於靜電放電保護之半導體裝置的剖面圖；
第4圖為根據第一傳統範例之保護電路圖；
第5圖為根據第二傳統範例之保護電路圖；以及
第6圖為根據第二傳統範例之保護電路的平面圖。
11．．．n型井
12．．．n型高濃度區域
13．．．p型井
14．．．p型高濃度區域
17．．．p型高濃度區域
19．．．n通道型MOS電晶體
20．．．距離
102．．．半導體裝置

Claims (5)

  1. 一種用於靜電放電保護的半導體裝置，包含：半導體基底；設置在該半導體基底的表面中並連接於輸入/輸出端子及接地端子之間之靜電放電(ESD)保護元件；具有與該半導體基底相同的導電類型之第一井區域，並圍繞該ESD保護元件；具有與該半導體基底相同的導電類型之第一高濃度基底區域，並在該第一井區域中圍繞該ESD保護元件；具有與該半導體基底之導電類型相反的導電類型之第二井區域，並圍繞該第一井區域的外側；具有與該半導體基底相同的導電類型之高濃度陽極區域，設置在與該第一井區域分離的該第二井區域中；以及具有與該半導體基底之導電類型相反的導電類型且設置在該第二井區域中之第二高濃度擴散區域，該第二高濃度擴散區域係圍繞其設置在該第二井區域及該第一井區域中之該高濃度陽極區域而成為該ESD保護元件之守護環，該ESD保護元件之該守護環係相應於閉鎖保護二極體之陰極，其中：該高濃度陽極區域連接至該輸入/輸出端子；該第一高濃度基底區域連接至該接地端子；以及該第二高濃度擴散區域連接至電源供應端子。
  2. 如申請專利範圍第1項所述之用於靜電放電保護的半導體裝置，其中該ESD保護元件包含保護二極體，其 具有連接至該輸入/輸出端子的陽極和連接至該接地端子之陰極。
  3. 如申請專利範圍第1項所述之用於靜電放電保護的半導體裝置，其中該ESD保護元件包含金屬氧化物半導體(MOS)電晶體，其具有連接至該輸入/輸出端子的汲極及連接至該接地端子之源極、閘極、及背閘極。
  4. 一種用於靜電放電保護的半導體裝置，包含：半導體基底；設置在該半導體基底的表面中並連接於輸入/輸出端子及接地端子之間之靜電放電(ESD)保護元件；具有與該半導體基底相同的導電類型之第一井區域，並圍繞該ESD保護元件；具有與該半導體基底相同的導電類型之第一高濃度基底區域，並在該第一井區域中圍繞該ESD保護元件；具有與該半導體基底之導電類型相反的導電類型之第二井區域，並圍繞該第一井區域的外側；具有與該半導體基底相同的導電類型之高濃度陽極區域，設置在該第二井區域中；以及具有與該半導體基底之導電類型相反的導電類型之第二高濃度擴散區域，設置在該第二井區域中以圍繞該高濃度陽極區域及該第一井區域的每一者並共享其之一部分，其中：該高濃度陽極區域連接至該輸入/輸出端子；該第一高濃度基底區域連接至該接地端子；以及 該第二高濃度擴散區域連接至電源供應端子；其中該ESD保護元件包含閘流體，其具有連接至該輸入/輸出端子的陽極和連接至該接地端子之陰極。
  5. 一種用於靜電放電保護的半導體裝置，包含：半導體基底；設置在該半導體基底的表面中並連接於輸入/輸出端子及接地端子之間之靜電放電(ESD)保護元件；具有與該半導體基底相同的導電類型之第一井區域，並圍繞該ESD保護元件；具有與該半導體基底相同的導電類型之第一高濃度基底區域，並在該第一井區域中圍繞該ESD保護元件；具有與該半導體基底之導電類型相反的導電類型之第二井區域，並圍繞該第一井區域的外側；具有與該半導體基底相同的導電類型之高濃度陽極區域，設置在該第二井區域中；以及具有與該半導體基底之導電類型相反的導電類型之第二高濃度擴散區域，設置在該第二井區域中以圍繞該高濃度陽極區域及該第一井區域的每一者並共享其之一部分，其中：該高濃度陽極區域連接至該輸入/輸出端子；該第一高濃度基底區域連接至該接地端子；該第二高濃度擴散區域連接至電源供應端子；以及具有與該第二井區域相同的導電類型之嵌入式層，形成在該第二井區域下方以增加載子復合。
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