KR101715943B1

KR101715943B1 - 정전기 보호용 반도체 장치

Info

Publication number: KR101715943B1
Application number: KR1020100091414A
Authority: KR
Inventors: 신지로 가토
Original assignee: 에스아이아이 세미컨덕터 가부시키가이샤
Priority date: 2009-09-17
Filing date: 2010-09-17
Publication date: 2017-03-13
Also published as: TWI496265B; CN102024792A; TW201126691A; KR20110030406A; US20110062522A1; JP2011066246A; CN102024792B; US8237225B2

Abstract

정전기 보호용 반도체 장치에 있어서, ESD 보호 소자의 주위에 배치된 가드링과 래치업 시험의 과전류 노이즈로부터 내부 회로를 보호하기 위한 래치업 보호 다이오드의 캐소드를 공유함으로써, ESD 의 과전류 노이즈와 래치업 시험의 과전류 노이즈의 양방의 노이즈로부터 내부 회로를 보호하면서, 사이즈의 축소를 도모할 수 있다.

Description

정전기 보호용 반도체 장치{SEMICONDUCTOR DEVICE FOR ELECTROSTATIC PROTECTION}

본 발명은, 고내압의 반도체 집적 회로의 정전기 보호용 반도체 장치에 관한 것이다.

반도체 집적 회로는, 외부 단자로부터 인가되는 과전류 노이즈 (예를 들어 ESD (Electrostatic Discharge)) 나 래치업 시험이 상정하는 과전류 펄스에 의해, 내부 회로가 파괴되는 것을 방지하기 위해, 통상 외부 단자와 내부 회로 사이에 정전 보호 회로가 형성되어 있다. 상기 정전 보호 회로는, 예를 들어 I/O 단자에 과전류 노이즈가 인가된 경우, I/O 단자의 전압이 반도체 집적 회로의 최대 동작 전압보다 수 (數) 볼트 정도 높은 전압 (이하, 트리거 전압이라고 한다) 이 되었을 때 동작하고, 과전류 노이즈를 접지 단자 혹은 전원 단자로 흐르게 하도록 설계된다. 이 목적을 만족하는 가장 간단한 방법으로는, 다이오드 (역방향 접속), 게이트를 오프한 MOS 트랜지스터, 사이리스터 등, 어느 인가 전압까지는 전류를 흐르게 하지 않지만, 어느 인가 전압 이상이 되면 급격하게 전류가 흐르는 특성을 갖는 소자를 정전 보호 소자로서 I/O 단자와 접지 단자 사이에 접속함으로써 실현할 수 있다. 상기와 같은 정전 보호 소자를 구비한 반도체 집적 회로의 과전류 노이즈에 대한 내량 (耐量) 은, ESD 시뮬레이터나 래치업 시뮬레이터 등의 시뮬레이터를 이용하여 평가된다.

보다 내압이 높은 반도체 집적 회로를 제조하고자 하는 경우, 보호하기 위해 사용되는 정전 보호 소자는, 보다 높은 트리거 전압으로 과전류 노이즈를 접지 단자 혹은 전원 단자로 흐르게 할 수 있어야 하고, 줄열에 의한 파괴에 관해 보다 강한 소자여야 한다. 또한, 과전류 노이즈의 펄스폭에 관해서도, 시간적으로 긴 펄스폭이, 줄열에 의한 파괴에 관해 엄격한 조건이 된다. 특히 래치업 시험에 사용되는 과전류 노이즈의 펄스폭은, 수 ms 오더로 다른 노이즈에 비해 시간이 길기 때문에, 정전 보호 소자 자체의 파괴에 관해 특히 주의가 필요하다.

줄열에 의해 정전 보호 소자 자체가 파괴되지 않게 하기 위해서는, 전류가 흐르는 단면 (斷面) 의 단위 면적당 전류 밀도를 낮춰 발열을 억제하는 것이 필요한데, 소자 사이즈의 확대로 이어지므로, 비용의 관점에서 제한 없이 크게 할 수는 없다. 또, 과전류 노이즈가 인가될 때의 각 단자의 상태에 따라서도 보호 방법이 상이하다. 예를 들어, ESD 의 경우에는, 노이즈가 인가되는 단자와 접지 단자 이외의 단자는 오픈 상태로 노이즈가 인가되므로, 노이즈를 빠져 나가게 하는 단자는 접지 단자밖에 없지만, 래치업 시험의 과전류 노이즈의 경우에는, 전원 단자와 접지 단자를 각각 통전한 상태에서, 나머지 단자에 과전류 노이즈를 인가하므로, 과전류 노이즈를 빠져 나가게 할 수 있는 단자는, 전원 단자와 접지 단자의 2 개가 된다는 것이다.

일본 공개특허공보 2005-72607호

상기와 같이, 보다 내압 (耐壓) 이 높은 내부 회로를 보호하는 경우, 칩 사이즈를 크게 하지 않고, ESD 의 과전류 노이즈 및 래치업 시뮬레이터의 시험 펄스와 같은 수 ms 오더의 펄스폭의 과전류 노이즈로부터 보호하는 방법으로서, 제 1 종래예 (도 4) 혹은 제 2 종래예 (도 5) 와 같은 보호 회로를 생각할 수 있었다.

제 1 종래예 (도 4) 는, ESD 의 과전류 노이즈로부터 보호하기 위해 I/O 단자 (2) 와 접지 단자 (3) 사이에 접속된 보호 다이오드 (5) 와 래치업 시험의 과전류 노이즈를 보호하기 위해 전원 단자 (1) 와 I/O 단자 (2) 사이에 접속된 보호 다이오드 (4) 로 구성된 보호 회로이다. 예를 들어 I/O 단자 (2) 에 ESD 의 과전류 노이즈가 인가되는 경우, 전원 단자 (1) 는 접속되지 않기 때문에, I/O 단자 (2) 와 접지 단자 (3) 사이에 접속된 보호 다이오드 (5) 가 항복하여, 상기 과전류 노이즈를 접지 단자 (3) 로 빠져 나가게 할 수 있다. 래치업 시험의 경우에 있어서는, 전원 단자 (1) 에는 전원이 접속되고 최대 동작 전압으로 전위가 유지된다. 예를 들어 이 상태에서 I/O 단자 (2) 에 과전류 노이즈가 인가되면, 과전류 노이즈는, I/O 단자 (2) 의 전위가 (전원 단자 (1) 의 전위 + 보호 다이오드 (4) 의 확산 전위) 이상이 되었을 때, I/O 단자 (2) 와 전원 단자 (1) 사이에 접속된 보호 다이오드 (4) 를 통과하여, 순방향으로 전원 단자 (1) 로 흐르게 된다.

제 2 종래예 (도 5) 는, ESD 의 과전류 노이즈로부터 보호하기 위해 I/O 단자 (7) 와 접지 단자 (8) 사이에 접속된 오프 MOS 형 전계 효과 트랜지스터 (10) 와 래치업 시험의 과전류 노이즈를 보호하기 위해 전원 단자 (6) 와 I/O 단자 (7) 사이에 접속된 보호 다이오드 (9) 로 구성된 보호 회로이다. 예를 들어 I/O 단자 (7) 에 ESD 의 과전류 노이즈가 인가되는 경우, 전원 단자 (6) 는 접속되지 않기 때문에, I/O 단자 (7) 와 접지 단자 (8) 사이에 접속된 게이트가 오프된 MOS 형 전계 효과 트랜지스터 (10) 가 항복하여, 상기 과전류 노이즈를 접지 단자 (8) 로 빠져 나가게 할 수 있다. 래치업 시험의 경우에 있어서는, 전원 단자 (6) 에는 전원이 접속되고 최대 동작 전압으로 전위가 유지된다. 예를 들어 이 상태에서 I/O 단자 (7) 에 과전류 노이즈가 인가되면, 과전류 노이즈는, I/O 단자 (7) 의 전위가 (전원 단자 (6) 의 전위 + 보호 다이오드 (9) 의 확산 전위) 이상이 되었을 때, I/O 단자 (7) 와 전원 단자 (6) 사이에 접속된 보호 다이오드 (9) 를 통과하여, 순방향으로 전원 단자 (6) 로 흐르게 된다.

상기 종래예와 같은 정전 보호 회로를 실제로 제조하는 경우에 고려해야 할 것은, 정전 보호 소자에 과전류 노이즈가 인가된 경우, 과전류 노이즈에 의해 전자 및 정공이 발생하고, 내부 소자간의 기생 바이폴라 트랜지스터를 온할 가능성이 있다는 것이다. 과전류 노이즈에 의해 발생한 전자 및 정공을 흡수, 혹은 내부 회로에 대한 확산을 억제하고, 내부 소자간의 기생 바이폴라 트랜지스터가 온하는 것을 방지하는 방법으로서, 예를 들어 전원 단자에 접속되고 전위가 고정된 기판과 반대의 도전형의 확산 영역 (이하 가드링이라고 한다) 과 예를 들어 접지 단자에 접속되고 전위가 고정된 기판과 동일한 도전형의 가드링의 2 개의 링으로 보호 소자의 주위를 둘러싼다는 것을 들 수 있다.

종래예와 같은 정전 보호 회로를 실제로 제조하고자 한 경우, 도 6 에 나타내는 바와 같이, 예를 들어 P 형 반도체 기판 상에, ESD 의 과전류 노이즈로부터 보호하는 ESD 보호 소자로서 예를 들어 게이트를 오프한 N 채널형 MOS 트랜지스터 (19) 를 형성하고, 상기 N 채널형 MOS 트랜지스터 (19) 의 드레인을 전원 단자에, 소스 및 게이트 및 백 게이트를 접지 단자에 각각 접속하고, 그 주위에 기판과 동일한 도전형의 가드링으로서 예를 들어 P 형 웰 (13) 및 접지 단자와 컨택트를 취하기 위한 예를 들어 P 형 고농도 영역 (14) 을 형성하고, 또한 그 외주에 기판과 반대의 도전형의 가드링으로서 예를 들어 N 형 웰 (11) 및 접지 단자와 컨택트를 취하기 위한 예를 들어 N 형 고농도 영역 (12) 을 형성하여 구성되는 보호 소자 (100) 를 형성하고, 또한 래치업 시험의 과전류 노이즈로부터 보호하는 래치업 보호 다이오드로서, 예를 들어 P 형 고농도 영역 (17) 을 애노드, 예를 들어 N 형 웰 (15) 및 예를 들어 N 형 고농도 영역 (16) 을 캐소드로 한 래치업 보호 다이오드 (18) 를 형성하고, 상기 애노드를 I/O 단자, 상기 캐소드를 전원 단자에 각각 접속하고, 그 주위에 동일한 도전형의 가드링으로서 예를 들어 P 형 웰 (13) 및 접지 단자와 컨택트를 취하기 위한 예를 들어 P 형 고농도 영역 (14) 을 형성하고, 또한 그 외주에 기판과 반대의 도전형의 가드링으로서 예를 들어 N 형 웰 (11) 및 접지 단자와 컨택트를 취하기 위한 예를 들어 N 형 고농도 영역 (12) 을 형성하여 구성되는 정전 보호 회로 장치 (101) 를 형성하는 구성이 된다.

상기 종래예와 같은 정전 보호 회로 장치를 제조하는 경우의 문제점으로는, ESD 의 과전류 노이즈로부터 보호하는 N 채널형의 게이트가 오프된 MOS 형 전계 효과 트랜지스터 (19) 와 래치업 시험의 과전류 노이즈로부터 보호하는 래치업 보호 다이오드 (18) 의 2 개의 보호 소자가 필요하게 되고, 각각의 소자를 기판과 반대의 도전형의 가드링 (11) 과, 기판과 동일한 도전형의 가드링 (13) 으로 둘러싸야 해서, 칩 면적이 커진다는 것을 들 수 있다.

상기 과제를 해결하기 위해, 본 발명에 관련된 정전기 보호용 반도체 장치는, I/O 단자와 접지 단자 사이에 접속된 ESD 보호 소자와, 래치업 시험의 과전류 노이즈로부터 보호하는 래치업 보호 다이오드인, 상기 ESD 보호 소자의 가드링을 캐소드로서 전원 단자에 접속하고, I/O 단자를 애노드로서 접속한 다이오드를 갖는 보호 회로를 포함하도록 하였다. 또한, 애노드로부터 캐소드를 빠져 나가 기판으로 흐르는 캐리어가 많은 경우에는, 상기 캐리어가 내부 회로의 기생 바이폴라 트랜지스터를 온시키는 경우가 있으므로, 상기 ESD 보호 소자의 가드링에 상기 가드링과 동일한 극성을 갖는 매립 확산 영역을 추가함으로써, 기판으로 흐르는 캐리어를 억제하고, 상기 기생 바이폴라 트랜지스터를 온시키는 것을 방지하면서, ESD 의 과전류 노이즈와 래치업 시험의 과전류 노이즈의 양방의 노이즈로부터 내부 회로를 보호할 수 있도록 하였다.

ESD 보호 소자의 가드링과 래치업 시험의 과전류 노이즈로부터 보호하는 래치업 보호 다이오드의 캐소드를 공유함으로써, ESD 의 과전류 노이즈와 래치업 시험의 과전류 노이즈의 양방의 노이즈로부터 내부 회로를 보호하면서, 보호 소자의 사이즈 축소를 도모할 수 있다.

도 1 은 본 발명의 제 1 실시형태에 관련된 정전기 보호용 반도체 장치의 평면도.
도 2 는 본 발명의 제 1 실시형태에 관련된 정전기 보호용 반도체 장치의 단면도.
도 3 은 본 발명의 제 2 실시형태에 관련된 정전기 보호용 반도체 장치의 단면도.
도 4 는 제 1 종래예에 관련된 보호 회로도.
도 5 는 제 2 종래예에 관련된 보호 회로도.
도 6 은 제 2 종래예에 관련된 보호 회로의 평면도.

발명을 실시하기 위한 형태

이하, 본 발명을 실시하기 위한 최선의 형태에 대해, 도면에 기초하여 설명한다. 또한, 이하의 설명에 있어서는 I/O 단자 혹은 입출력 단자라는 어구는 이른바 입출력 단자뿐만 아니라, 입력만의 단자 및 출력만의 단자도 포함하는 것으로서 사용한다.

(실시예 1)

도 1 은, 본 발명의 제 1 실시형태에 관련된 정전기 보호용 반도체 장치 (102) 의 평면도이다.

정전기 보호용 반도체 장치 (102) 는 이하와 같은 구성이다. 예를 들어 저항이 20∼30 Ω㎝ 의 P 형 실리콘 기판 표면에, ESD 의 과전압 노이즈로부터 보호하는 ESD 보호 소자 (19) 로서, 예를 들어 게이트가 오프된 N 채널 MOS 형 전계 효과 트랜지스터를 형성하고, 상기 N 채널 MOS 형 전계 효과 트랜지스터 (19) 의 주위에 제 1 도전형 가드링으로서 예를 들어 불순물이 붕소로서 농도는 1 × 10¹⁶㎝^-3 정도이고 예를 들어 깊이 10 ㎛∼15 ㎛ 의 P 형 웰 영역 (13) 을 형성하고, 상기 P 형 웰 영역 (13) 상에 예를 들어 접지 단자와 컨택트를 취하기 위한 P 형 고농도 확산 영역 (14) 으로서 예를 들어 불순물이 붕소로서 농도는 1 × 10²⁰㎝^-3 정도인 영역을 형성한다.

이어서, 상기 P 형 웰 영역의 주위에 제 2 도전형 가드링으로서 예를 들어 불순물이 인으로서 농도는 1 × 10¹⁶ ㎝^-3 정도이고 예를 들어 깊이 10 ㎛∼15 ㎛ 의 N 형 웰 영역 (11) 을 형성하고, 상기 N 형 웰 영역 (11) 의 일부에 래치업 시험의 과전류 노이즈로부터 보호하는 보호 다이오드의 애노드로서 예를 들어 불순물이 붕소로서 농도는 1 × 10²⁰㎝^-3 정도인 P 형 고농도 영역 (17) 을 형성한다. 상기 N 형 웰 영역 (11) 은, 상기 보호 다이오드의 캐소드와 상기 2 도전형 가드링을 겸하게 된다.

이어서, 상기 N 형 웰 영역 (11) 의 예를 들어 전원 단자에 대한 컨택트로서, 상기 N 형 웰 영역 (11) 내에 상기 P 형 고농도 영역 (17) 과 상기 P 형 웰 영역 (13) 을 둘러싸도록, 예를 들어 불순물이 인으로서 농도는 1 × 10²⁰㎝^-3 정도의 N 형 고농도 영역 (12) 을 형성한다는 구성이다. 그리고, 상기 N 채널 오프 MOS 형 전계 효과 트랜지스터 (19) 의 드레인과 상기 보호 다이오드의 애노드인 P 형 고농도 영역 (17) 을 I/O 단자에 접속하고, 제 1 도전형 가드링의 P 형 고농도 확산 영역 (14) 을 접지 단자에 접속하고, 제 2 도전형 가드링의 컨택트와 상기 보호 다이오드의 캐소드를 겸한 N 형 고농도 영역 (12) 을 전원 단자에 접속함으로써, 제 2 종래예 (도 5) 와 동일한 회로 구성을 갖는 정전기 보호용 반도체 장치가 된다.

본 실시예에 있어서는, ESD 보호 소자 (19) 로서 게이트가 오프된 N 채널 MOS 형 전계 효과 트랜지스터를 사용한 경우에 대해 설명했지만, ESD 보호 소자 (19) 로는, 그 밖에 보호 다이오드, 사이리스터를 사용할 수도 있다.

P 형 고농도 영역 (17) 으로부터 P 형 고농도 영역 (17) 을 둘러싸는 N 형 고농도 영역 (12) 까지의 거리는, 래치업 시험의 과전류 노이즈가 I/O 단자에 인가된 경우의 상기 과전류 노이즈가 N 형 고농도 영역 (12) 을 통과하여, 기판으로 흐르지 않는 사이즈로 설정해야 한다. 상기 과전류 노이즈가 기판으로 흐르는 원인은, 애노드에 닿는 P 형 고농도 영역 (17) 으로부터 N 형 웰 영역 (11) 에 주입된 소수 캐리어가 N 형 웰 영역 (11) 내에서 재결합하지 않고, 재결합할 수 없었던 소수 캐리어가 P 형 기판에 도달하기 때문이다. 따라서, N 형 웰 영역 (11) 을 충분히 넓게 취할 필요가 있다. P 형 고농도 영역 (17) 과 N 형 고농도 영역 (12) 의 단 (端) 까지의 가로 방향의 거리 (20) 를 예를 들어 10 ㎛ 정도로 설정한다.

(실시예 2)

도 2 는, 본 발명의 제 1 실시형태에 관련된 정전기 보호용 반도체 장치 (102) 의 파선 AA 에 있어서의 단면도이다. 래치업 시험의 과전류 노이즈가 I/O 단자에 인가된 경우에 있어서, 상기 과전류 노이즈가 N 형 고농도 영역 (12) 을 통과하여, 기판 단자로 흐르는 전류량은, 래치업 시험의 과전류 노이즈로부터 보호하는 다이오드의 애노드와 캐소드간의 세로 방향의 거리 (21) 에서 율속 (律速) 되는 경우가 있다. 그래서, 이와 같은 경우에 바람직한 실시예로서, 본 발명의 제 2 실시형태에 관련된 정전기 보호용 반도체 장치 (104) 의 단면도를 도 3 에 나타낸다. 본 실시형태에서는, 실시예 1 의 N 형 웰 영역 (11) 아래에 예를 들어 불순물이 인으로서 농도는 1 × 10¹⁶㎝^-3 정도의 N 형 매립 영역 (22) 을 형성한다. 이와 같은 구성으로 함으로써, 이 부분에서의 재결합하는 캐리어가 증가하므로, N 형 고농도 영역 (12) 을 통과하여 기판으로 흐르는 전류가 줄고, 내부 소자간의 기생 바이폴라 트랜지스터가 온하는 것을 억제하면서, ESD 의 과전류 노이즈와 래치업 시험의 과전류 노이즈의 양방의 노이즈로부터 내부 회로를 보호하고, 또한 보호 소자의 사이즈 축소를 도모할 수 있다. 또한, 애노드와 캐소드간의 세로 방향의 거리 (23) 는, 예를 들어 20 ㎛ 정도가 바람직하다.

Claims

반도체 기판과,
상기 반도체 기판의 표면에 배치되고, 입출력 단자와 접지 단자 사이에 접속된 ESD 보호 소자와,
상기 ESD 보호 소자를 둘러싸는 상기 반도체 기판과 동 도전형의 제 1 웰 영역과,
상기 제 1 웰 영역 상에서 상기 ESD 보호 소자를 둘러싸도록 형성된 상기 반도체 기판과 동 도전형의 제 1 고농도 기판 영역과,
상기 제 1 웰 영역의 외측을 둘러싸는 상기 반도체 기판과 역 도전형의 제 2 웰 영역과,
상기 제 2 웰 영역 내에 형성된 기판과 동 도전형의 고농도 애노드 영역과,
상기 고농도 애노드 영역과 상기 제 1 웰 영역을 각각 둘러쌈과 함께 그 일부를 공용하도록 상기 제 2 웰 영역 내에 배치된 상기 반도체 기판과 역 도전형의 제 2 고농도 확산 영역을 구비하고,
상기 고농도 애노드 영역은 상기 입출력 단자에 접속되고,
상기 제 1 고농도 기판 영역은 상기 접지 단자에 접속되고,
상기 제 2 고농도 확산 영역은 전원 단자에 접속되어 있으며,
상기 ESD 보호 소자는 게이트가 오프된 N 채널 MOS 형 전계 효과 트랜지스터인, 정전기 보호용 반도체 장치.
삭제
제 1 항에 있어서,
상기 ESD 보호 소자는, 드레인이 상기 입출력 단자에 접속되고, 소스와 게이트와 백 게이트가 상기 접지 단자에 접속된 MOS 트랜지스터인, 정전기 보호용 반도체 장치.
삭제
제 1 항에 있어서,
재결합하는 캐리어를 늘리기 위해 상기 제 2 웰 영역 아래에 상기 제 2 웰 영역과 동일한 도전형의 매립층을 추가로 갖는, 정전기 보호용 반도체 장치.