CN110060997B - 一种静电放电保护结构及其制作方法 - Google Patents

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Abstract

本发明提供一种静电放电保护结构及其制作方法，该静电放电保护结构包括至少两个放电元件区域及至少两个衬底接触部，其中，各个放电元件区域之间并联连接，且每个放电元件区域中设有多个并联连接的NMOS晶体管，各个衬底接触部分别环绕各个放电元件区域四周。本发明的静电放电保护结构采用多个区块(block)的设计方案，每个独立的区块面积较小，因此区块中各个NMOS晶体管的衬底电阻差距较小，可以实现均匀导通放电。将放电能力较低的多个小区块并联，可以实现较高的静电放电保护能力。

Description

一种静电放电保护结构及其制作方法
技术领域
本发明属于半导体集成电路领域，涉及一种静电放电(Electro-Staticdischarge，简称ESD)保护结构及其制作方法。
背景技术
目前，高压器件的输入输出焊盘(IO PAD)通常由高压NMOS进行保护，采用栅极接地NMOS(Grounded-Gate NMOS，简称GGNMOS)或者栅极耦合NMOS(Gate-Couple NMOS，简称GCNMOS)结构。在现有的版图设计中，ESD器件的中间为高压NMOS器件，完全占满内部面积，外面首先为一圈P型衬底连接，最外面为一圈N型保护环(guard ring)。
ESD器件面积通常都非常大，现在普遍采用多指交叉并联结构(multi-finger)。随着插指数量(通常与NMOS管的数量对应)增多，会导致每个插指之间的均匀开启变得很困难。由于中心插指距离外面的衬底接触非常远，其他插指距离外面的衬底接触比较近，这导致内部中心插指具有最大的衬底电阻，而其他插指的衬底电阻较小，尤其是靠近衬底接触的插指的衬底电阻非常小。因为对于NMOS ESD器件，衬底电阻越大，越容易导通放电(根据V＝I*R，R越大，越容易达到开启电压)，结果造成只有中心的插指导通放电，而其他插指很难导通放电，最终中心插指被烧毁，导致ESD器件失效。
因此，如何提供一种新的静电放电保护结构及其制作方法，以克服上述问题，成为本领域技术人员亟待解决的一个技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种静电放电保护结构及其制作方法，用于解决现有技术中静电放电保护结构无法实现均匀导通放电的问题。
为实现上述目的及其他相关目的，本发明还提供一种静电放电保护结构，包括：
至少两个放电元件区域，各个所述放电元件区域之间并联连接，且每个所述放电元件区域中设有多个并联连接的NMOS晶体管；
至少两个衬底接触部，分别环绕各个所述放电元件区域四周。
可选地，所述放电元件区域的数量范围是2～10个。
可选地，每个所述放电元件区域的面积不大于250平方微米。
可选地，所述放电元件区域的长度范围是20～50微米，宽度范围是20～50微米。
可选地，所述静电放电保护结构还包括保护环，所述保护环环绕所述放电元件区域四周，并位于所述衬底接触部外围。
可选地，各个所述放电元件区域分别采用各自的所述保护环。
可选地，所述保护环位于相邻两个所述放电元件区域之间的部分被这两个所述放电元件区域共用。
可选地，至少有两个所述放电元件区域共用一个所述保护环。
可选地，所述NMOS晶体管包括栅极接地NMOS晶体管及栅极耦合NMOS晶体管中的至少一种。
可选地，同一所述放电元件区域中，多个所述NMOS晶体管采用多指交叉并联结构。
可选地，同一所述放电元件区域中，至少有两个所述NMOS晶体管共用源极，至少有两个所述NMOS晶体管共用漏极。
本发明还提供一种静电放电保护结构的制作方法，包括以下步骤：
提供一半导体衬底；
在所述半导体衬底中定义至少两个放电元件区域；
形成多个NMOS晶体管于各个所述放电元件区域中，其中，同一所述放电元件区域中的多个NMOS晶体管并联连接，且各个所述放电元件区域之间并联连接；
形成至少两个衬底接触部，各个所述衬底接触部分别环绕各个所述放电元件区域四周。
可选地，还包括形成保护环的步骤，所述保护环环绕所述放电元件区域四周，并位于所述衬底接触部外围。
可选地，各个所述放电元件区域分别采用各自的所述保护环。
可选地，所述保护环位于相邻两个所述放电元件区域之间的部分被这两个所述放电元件区域共用。
可选地，至少有两个所述放电元件区域共用一个所述保护环。
可选地，所述放电元件区域的数量范围是2～10个。
可选地，每个所述放电元件区域的面积不大于250平方微米。
可选地，所述NMOS晶体管包括栅极接地NMOS晶体管及栅极耦合NMOS晶体管中的至少一种。
可选地，多个所述NMOS晶体管采用多指交叉并联结构。
可选地，至少有两个所述NMOS晶体管共用源极，至少有两个所述NMOS晶体管共用漏极。
如上所述，本发明的静电放电保护结构包括至少两个放电元件区域及至少两个衬底接触部，其中，各个衬底接触部分别环绕各个所述放电元件区域四周，且各个所述放电元件区域之间并联连接。由于采用多个区块(block)的设计方案，每个独立的区块面积较小，因此区块中各个NMOS晶体管的衬底电阻差距较小，可以实现均匀导通放电。将放电能力较低的多个小区块并联，可以实现较高的静电放电保护能力。通过实验验证，采用本发明的方案，可以将人体模型(Human Body Model，简称HBM)放电水平从1000V提升到2000V，大大提高了静电放电保护结构的整体保护能力。
附图说明
图1显示为一种静电放电结构的平面布局图。
图2显示为本发明的静电放电结构于实施例一中的平面布局图。
图3显示为本发明的静电放电结构于实施例二中的平面布局图。
图4显示为本发明的静电放电结构的制作方法的工艺流程图。
元件标号说明
100、200、300 静电放电保护结构
101、201、301 放电元件区域
102、202、302 栅极
103、203、303 源极
104、204、304 漏级
105、205、305 衬底接触部
106、206、306 保护环
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，显示为一种静电放电保护结构100，用于保护高压器件的IO PAD，该静电放电保护结构100包括放电元件区域101，所述放电元件区域101的内部空间被多个高压NMOS器件完全占满，每个NMOS器件均包含栅极102及位于栅极102两侧的源极103、漏极104。放电元件区域101外面首先为一圈衬底接触部105，最外面一圈为N型保护环106。由于中心NMOS距离外面的衬底接触部非常远，其他NMOS距离外面的衬底接触部比较近，这导致内部中心NMOS具有最大的衬底电阻，而其他NMOS的衬底电阻较小，尤其是靠近衬底接触部的NMOS的衬底电阻非常小，结果容易造成只有中心的NMOS导通放电，而其他NMOS很难导通放电，最终中心NMOS烧毁，导致ESD器件失效。因此，通过下面新的设计方案来改善静电放电保护结构的衬底电阻均匀性。
实施例一
本实施例中提供一种静电放电保护结构，请参阅图2，显示为该静电放电保护结构200的平面布局图，包括至少两个放电元件区域201及至少两个衬底接触部205，其中，各个所述放电元件区域201之间并联连接，且每个所述放电元件区域201中设有多个并联连接的NMOS晶体管；各个所述衬底接触部205分别环绕各个所述放电元件区域201四周。
作为示例，所述放电元件区域201的数量范围是2～10个。本实施例中，所述放电元件区域201的数量以4个为例。
作为示例，所述放电元件区域201中设有多个并联连接的NMOS晶体管，所述NMOS晶体管包括栅极202及位于所述栅极202两侧的源极203、漏极204。本实施例中，至少有两个所述NMOS晶体管共用源极，至少有两个所述NMOS晶体管共用漏极，以节省布局空间。
作为示例，多个所述NMOS晶体管可采用多指交叉并联结构(未图示)以实现足够大的衬底电流，其中，多个NMOS晶体管的源极相连并呈插指状，多个NMOS晶体管的漏极相连并呈插指状，所述源极和所述漏极的插指相互隔离交叉设置，所述栅极位于所述源极和所述漏极的插指之间。
作为示例，所述NMOS晶体管可以是栅极接地NMOS晶体管(GGNMOS)，也可以是栅极耦合NMOS晶体管(GCNMOS)，其中，GGNMOS的漏端接至PAD，栅端接至电源地，ESD保护利用其寄生的NPN三极管，形成一个低阻抗的放电通路，以此来保护IC的内部电路。GCNMOS结构中利用电容和小电阻将静电荷快速耦合到NMOS管的栅端，迅速开启NMOS管进行电荷泻放。
作为示例，每个所述放电元件区域201的面积不大于250平方微米，以避免放电元件区域中心的NMOS晶体管衬底电阻过大。
作为示例，所述放电元件区域201的长度范围是20～50微米，宽度范围是20～50微米。
作为示例，所述静电放电保护结构200还包括保护环206，所述保护环206环绕所述放电元件区域四周，并位于所述衬底接触部205外围。本实施例中，各个所述放电元件区域201分别采用各自的所述保护环，且所述保护环206位于相邻两个所述放电元件区域之间的部分被这两个所述放电元件区域共用。
本实施例的静电放电保护结构采用多个区块(block)的设计方案，每个独立的区块面积较小，因此区块中各个NMOS晶体管的衬底电阻差距较小，可以实现均匀导通放电。将放电能力较低的多个小区块并联，可以实现较高的静电放电保护能力。通过实验验证，采用本发明的方案，可以将人体模型(Human Body Model，简称HBM)放电水平从1000V提升到2000V，大大提高了静电放电保护结构的整体保护能力。
实施例二
本实施例与实施例一采用基本相同的技术方案，不同之处在于，实施例一中，各个所述放电元件区域分别采用各自的所述保护环，而本实施例中，至少有两个所述放电元件区域共用一个所述保护环。
请参阅图3，显示为本实施例中的静电放电保护结构300的平面布局图，包括至少两个放电元件区域301及至少两个衬底接触部305，其中，各个所述放电元件区域301之间并联连接，且每个所述放电元件区域301中设有多个并联连接的NMOS晶体管；各个所述衬底接触部305分别环绕各个所述放电元件区域301四周。
作为示例，所述放电元件区域301的数量范围是2～10个。本实施例中，所述放电元件区域301的数量以4个为例。
作为示例，所述放电元件区域301中设有多个并联连接的NMOS晶体管，所述NMOS晶体管包括栅极302及位于所述栅极302两侧的源极303、漏极304。本实施例中，至少有两个所述NMOS晶体管共用源极，至少有两个所述NMOS晶体管共用漏极，以节省布局空间。
作为示例，多个所述NMOS晶体管可采用多指交叉并联结构(未图示)以实现足够大的衬底电流，其中，多个NMOS晶体管的源极相连并呈插指状，多个NMOS晶体管的漏极相连并呈插指状，所述源极和所述漏极的插指相互隔离交叉设置，所述栅极位于所述源极和所述漏极的插指之间。
作为示例，所述NMOS晶体管可以是栅极接地NMOS晶体管(GGNMOS)，也可以是栅极耦合NMOS晶体管(GCNMOS)，其中，GGNMOS的漏端接至PAD，栅端接至电源地，ESD保护利用其寄生的NPN三极管，形成一个低阻抗的放电通路，以此来保护IC的内部电路。GCNMOS结构中利用电容和小电阻将静电荷快速耦合到NMOS管的栅端，迅速开启NMOS管进行电荷泻放。
作为示例，每个所述放电元件区域301的面积不大于250平方微米，以避免放电元件区域中心的NMOS晶体管衬底电阻过大。
作为示例，所述放电元件区域301的长度范围是20～50微米，宽度范围是20～50微米。
作为示例，所述静电放电保护结构300还包括保护环406，所述保护环306环绕所述放电元件区域四周，并位于所述衬底接触部305外围。
作为示例，至少有两个所述放电元件区域301共用一个所述保护环406。本实施例中，所有所述放电元件区域301均共用一个所述保护环306，在其它实施例中，也可以其中两个两个所述放电元件区域共用一个保护环，另外两个所述放电元件区域共用另一个保护环。
本实施例中的静电放电保护结构采用多个区块(block)的设计方案，每个独立的区块面积较小，因此区块中各个NMOS晶体管的衬底电阻差距较小，可以实现均匀导通放电。将放电能力较低的多个小区块并联，可以实现较高的静电放电保护能力。通过实验验证，采用本发明的方案，可以将人体模型(Human Body Model，简称HBM)放电水平从1000V提升到2000V，大大提高了静电放电保护结构的整体保护能力。
实施例三
本实施例提供一种静电放电保护结构的制作方法，请参阅图4，显示为该制作方法的工艺流程图，包括以下步骤：
S1：提供一半导体衬底；
S2：在所述半导体衬底中定义至少两个放电元件区域；
S3：形成多个NMOS晶体管于各个所述放电元件区域中，其中，同一所述放电元件区域中的多个NMOS晶体管并联连接，且各个所述放电元件区域之间并联连接；
S4：形成至少两个衬底接触部，各个所述衬底接触部分别环绕各个所述放电元件区域四周。
作为示例，所述放电元件区域301的数量范围是2～10个。本实施例中，所述放电元件区域的数量以4个为例。
作为示例，所述放电元件区域中设有多个并联连接的NMOS晶体管，所述NMOS晶体管包括栅极及位于所述栅极两侧的源极、漏极。本实施例中，至少有两个所述NMOS晶体管共用源极，至少有两个所述NMOS晶体管共用漏极，以节省布局空间。
作为示例，多个所述NMOS晶体管可采用多指交叉并联结构(未图示)以实现足够大的衬底电流，其中，多个NMOS晶体管的源极相连并呈插指状，多个NMOS晶体管的漏极相连并呈插指状，所述源极和所述漏极的插指相互隔离交叉设置，所述栅极位于所述源极和所述漏极的插指之间。
作为示例，所述NMOS晶体管可以是栅极接地NMOS晶体管(GGNMOS)，也可以是栅极耦合NMOS晶体管(GCNMOS)，其中，GGNMOS的漏端接至PAD，栅端接至电源地，ESD保护利用其寄生的NPN三极管，形成一个低阻抗的放电通路，以此来保护IC的内部电路。GCNMOS结构中利用电容和小电阻将静电荷快速耦合到NMOS管的栅端，迅速开启NMOS管进行电荷泻放。
作为示例，每个所述放电元件区域的面积不大于250平方微米，以避免放电元件区域中心的NMOS晶体管衬底电阻过大。
作为示例，所述放电元件区域的长度范围是20～50微米，宽度范围是20～50微米。
作为示例，还包括形成保护环的步骤，所述保护环环绕所述放电元件区域四周，并位于所述衬底接触部外围。
作为示例，各个所述放电元件区域可以分别采用各自的所述保护环，且所述保护环位于相邻两个所述放电元件区域之间的部分可被这两个所述放电元件区域共用。也可以至少有两个所述放电元件区域共用一个所述保护环。
本实施例的静电放电保护结构的制作方法将ESD结构划分为多个区块(block)，每个独立的区块面积较小，因此区块中各个NMOS晶体管的衬底电阻差距较小，可以实现均匀导通放电。将放电能力较低的多个小区块并联，可以实现较高的静电放电保护能力。
综上所述，本发明的静电放电保护结构包括至少两个放电元件区域及至少两个衬底接触部，其中，各个衬底接触部分别环绕各个所述放电元件区域四周，且各个所述放电元件区域之间并联连接。由于采用多个区块(block)的设计方案，每个独立的区块面积较小，因此区块中各个NMOS晶体管的衬底电阻差距较小，可以实现均匀导通放电。将放电能力较低的多个小区块并联，可以实现较高的静电放电保护能力。通过实验验证，采用本发明的方案，可以将人体模型(Human Body Model，简称HBM)放电水平从1000V提升到2000V，大大提高了静电放电保护结构的整体保护能力。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (19)

1.一种静电放电保护结构，其特征在于，包括：
至少两个放电元件区域，各个所述放电元件区域之间并联连接，且每个所述放电元件区域中设有多个并联连接的NMOS晶体管；
至少两个衬底接触部，分别环绕各个所述放电元件区域四周；
其中，所述静电放电保护结构还包括保护环，所述保护环环绕所述放电元件区域四周，并位于所述衬底接触部外围，所述保护环为N型。
2.根据权利要求1所述的静电放电保护结构，其特征在于：所述放电元件区域的数量范围是2～10个。
3.根据权利要求1所述的静电放电保护结构，其特征在于：每个所述放电元件区域的面积不大于250平方微米。
4.根据权利要求1所述的静电放电保护结构，其特征在于：所述放电元件区域的长度范围是20～50微米，宽度范围是20～50微米。
5.根据权利要求1所述的静电放电保护结构，其特征在于：各个所述放电元件区域分别采用各自的所述保护环。
6.根据权利要求5所述的静电放电保护结构，其特征在于：所述保护环位于相邻两个所述放电元件区域之间的部分被这两个所述放电元件区域共用。
7.根据权利要求1所述的静电放电保护结构，其特征在于：至少有两个所述放电元件区域共用一个所述保护环。
8.根据权利要求1所述的静电放电保护结构，其特征在于：所述NMOS晶体管包括栅极接地NMOS晶体管及栅极耦合NMOS晶体管中的至少一种。
9.根据权利要求1所述的静电放电保护结构，其特征在于：同一所述放电元件区域中，多个所述NMOS晶体管采用多指交叉并联结构。
10.根据权利要求1所述的静电放电保护结构，其特征在于：同一所述放电元件区域中，至少有两个所述NMOS晶体管共用源极，至少有两个所述NMOS晶体管共用漏极。
11.一种静电放电保护结构的制作方法，其特征在于，包括以下步骤：
提供一半导体衬底；
在所述半导体衬底中定义至少两个放电元件区域；
形成多个NMOS晶体管于各个所述放电元件区域中，其中，同一所述放电元件区域中的多个NMOS晶体管并联连接，且各个所述放电元件区域之间并联连接；
形成至少两个衬底接触部，各个所述衬底接触部分别环绕各个所述放电元件区域四周；
形成保护环，所述保护环环绕所述放电元件区域四周，并位于所述衬底接触部外围，所述保护环为N型。
12.根据权利要求11所述的静电放电保护结构的制作方法，其特征在于：各个所述放电元件区域分别采用各自的所述保护环。
13.根据权利要求12所述的静电放电保护结构的制作方法，其特征在于：所述保护环位于相邻两个所述放电元件区域之间的部分被这两个所述放电元件区域共用。
14.根据权利要求11所述的静电放电保护结构的制作方法，其特征在于：至少有两个所述放电元件区域共用一个所述保护环。
15.根据权利要求11所述的静电放电保护结构的制作方法，其特征在于：所述放电元件区域的数量范围是2～10个。
16.根据权利要求11所述的静电放电保护结构的制作方法，其特征在于：每个所述放电元件区域的面积不大于250平方微米。
17.根据权利要求11所述的静电放电保护结构的制作方法，其特征在于：所述NMOS晶体管包括栅极接地NMOS晶体管及栅极耦合NMOS晶体管中的至少一种。
18.根据权利要求11所述的静电放电保护结构的制作方法，其特征在于：多个所述NMOS晶体管采用多指交叉并联结构。
19.根据权利要求12所述的静电放电保护结构的制作方法，其特征在于：至少有两个所述NMOS晶体管共用源极，至少有两个所述NMOS晶体管共用漏极。
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