TW201633492A - 半導體靜電放電保護元件 - Google Patents

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Abstract

一種半導體靜電放電保護元件，包含有一基底、一設置於該基底上之閘極組、分別設置於該閘極組兩側之該基底內之一源極區域與一汲極區域、至少一設置於該汲極區域內之第一摻雜區域、以及至少一設置於該基底內之第二摻雜區域。該源極區域與該汲極區域包含有一第一導電型態，而該第一摻雜區域與該第二摻雜區域則包含有一第二導電型態，且該第二導電型態與該第一導電型態互補。該第二摻雜區域與該第一摻雜區域彼此電性連接。

Description

半導體靜電放電保護元件
本發明有關於一種半導體靜電放電(electrostatic discharge protection，以下簡稱為ESD)保護元件，尤指一種具有自動觸發結構(self-triggered structure)之半導體ESD保護元件。
隨著科技進步，積體電路製程技術也隨之不斷精進，因此各種電子電路可積集/形成於單一晶片上。目前積體電路晶片可區分為核心電路與輸入/輸出電路，並且核心電路與輸入/輸出電路分別使用不同大小之電壓源來驅動。為了要使核心電路與輸入/輸出電路能接收外界的電壓源，積體電路晶片上會設有導電的電源連接墊以及輸入/輸出連接墊。
然而，晶片在封裝、測試、運輸、加工、等過程中，這些連接墊也很容易因為與外界的靜電電源接觸，其所帶來的過量電荷會在極短時間內進入傳導至晶片內部，並進而導致晶片內部電路的損毀，這種現象即為所謂的靜電放電。為了解決此一問題，業界通常會在內部電路與I/O接腳之間設置一ESD保護裝置，其必須在靜電放電的脈衝(pulse)未到達內部電路之前先行啟動，以迅速地消除 過高的電壓，進而減少靜電放電現象所導致的破壞。而隨著積體電路製程之進步，業界對於用來保護積體電路晶片免受靜電放電損害之ESD保護元件/電路之要求益發嚴格。舉例來說，為了提昇導通速度(turn on speed)，ESD保護元件的啟始電壓(threshold voltage，Vt)必須降低。另外，ESD保護元件的元件穩定性(device robustness)要求，也越來越提昇。
是以，本發明之一目的係在於提供一種具低啟始電壓與高元件穩定性的半導體ESD保護元件。
根據本發明之申請專利範圍，係提供一種半導體ESD保護元件，該半導體ESD保護元件包含有一基底、一設置於該基底上之閘極組(gate set)、分別設置於該閘極組兩側之該基底內之一源極區域與一汲極區域、至少一設置於該汲極區域內之第一摻雜區域、以及至少一設置於該基底內之第二摻雜區域。該源極區域與該汲極區域包含有一第一導電型態(conductivity type)，而該第一摻雜區域與該第二摻雜區域則包含有一第二導電型態，且該第二導電型態與該第一導電型態互補(complementary)。更重要的是，該第二摻雜區域與該第一摻雜區域彼此電性連接。
根據本發明所提供之半導體ESD保護元件，設置於汲極區域內的第一摻雜區域與設置於基底內之第二摻雜區域可在半導體ESD保護元件係作為一自動觸發結構，因此可以降低臨界電壓、提昇半導體ESD保護元件的導通速度以及半導體ESD保護元件的元 件穩定性。另外，本發明所提供之半導體ESD保護元件係包含閘極組，閘極組內可包含單一閘極、多閘極、或多重閘極組合，故本發明所提供之半導體ESD保護元件可成功整合於單一閘極金氧半導體(metal-oxide-semiconductor，以下簡稱為MOS)電晶體元件、疊置電晶體(cascode transistor)元件、多閘極(multi-gate)MOS電晶體元件。另外，藉由基底其他井區的組合，本發明所提供之半導體ESD保護元件更可與橫向擴散金氧半導體(lateral-diffusion metal-oxide-semiconductor，以下簡稱為LDMOS)電晶體元件整合。換句話說，本發明所提供之半導體ESD保護元件係可依需求與多種電晶體元件整合，更提昇了ESD保護元件的產品彈性及實用性。
100、200、200a、200b、200c、300、400、500、600‧‧‧半導體ESD保護元件
102、202、302、502、602‧‧‧井區
402‧‧‧基底
402a‧‧‧第一井區
402b‧‧‧第二井區
104、204、304、404、504、604‧‧‧隔離結構
106、206、306、406、506、606‧‧‧防護環
110、210、310、410、510、610‧‧‧閘極組
112、412、514、612‧‧‧單一閘極結構
512、612‧‧‧第一組閘極結構
212、312、512a、614a‧‧‧第一閘極結構
514、614‧‧‧第二組閘極結構
214、314、512b、614b‧‧‧第二閘極結構
316‧‧‧第三閘極結構
218、318、518、618‧‧‧第三摻雜區域
120D、220D、320D、420D、520D、620D‧‧‧汲極區域
120S、220S、320S、420S、520S、620S‧‧‧源極區域
222C‧‧‧汲極區域接觸插塞
130、230、230a、230b、230’、230a’、230b’、330、430、530、630‧‧‧第一摻雜區域
132、232、232a、232b、232’、232a’、232b’、332、432、532、632‧‧‧第二摻雜區域
534、634‧‧‧第四摻雜區域
140、240、340、440、540、640‧‧‧第一阻擋結構
142、242、342、442、542、642‧‧‧第二阻擋結構
GND‧‧‧接地連接墊
I/O‧‧‧輸入/輸出連接墊
VDD‧‧‧電源連接墊
VDD1‧‧‧第一電源連接墊
VDD2‧‧‧第二電源連接墊
IN‧‧‧訊號輸入連接墊
a、b‧‧‧電荷流動方向
A-A’、B-B’‧‧‧剖線
第1A圖為本發明所提供之半導體ESD保護元件之一第一較佳實施例之佈局結構示意圖。
第1B圖為該第一較佳實施例所提供之半導體ESD保護元件之示意圖，且為第1A圖中沿A-A’切線之剖面圖。
第1C圖為該第一較佳實施例所提供之半導體ESD保護元件之電路圖。
第2A圖為本發明所提供之半導體ESD保護元件之一第二較佳實施例之佈局結構示意圖。
第2B圖為該第二較佳實施例所提供之半導體ESD保護元件之示意圖，且為第2A圖中沿B-B’切線之剖面圖。
第2C圖為該第二較佳實施例所提供之半導體ESD保護元件之電 路圖。
第3圖為本發明所提供之半導體ESD保護元件之一變化型之佈局結構圖。
第4圖為本發明所提供之半導體ESD保護元件之另一變化型之佈局結構圖。
第5圖為本發明所提供之半導體ESD保護元件之又一變化型之佈局結構圖。
第6A圖為本發明所提供之半導體ESD保護元件之一第三較佳實施例之剖面示意圖。
第6B圖為該第三較佳實施例所提供之半導體ESD保護元件之電路圖。
第7圖為本發明所提供之半導體ESD保護元件之一第四較佳實施例之剖面示意圖。
第8A圖為本發明所提供之半導體ESD保護元件之一第五較佳實施例之剖面示意圖。
第8B圖為該第五較佳實施例所提供之半導體ESD保護元件之電路圖。
第9A圖為本發明所提供之半導體ESD保護元件之一第六較佳實施例之剖面示意圖。
第9B圖為該第五較佳實施例所提供之半導體ESD保護元件之電路圖。
請參閱第1A圖至第1C圖，其中第1A圖為本發明所提供之半導體ESD保護元件之一第一較佳實施例之佈局結構示意圖，第1B圖為該第一較佳實施例所提供之半導體ESD保護元件之示意圖，且為第1A圖中沿A-A’切線之剖面圖，第1C圖則為該第一較佳實施例所提供之半導體ESD保護元件之電路圖。如第1A圖與第1B圖所示，本較佳實施例所提供之半導體ESD保護元件100包含有一基底，且基底包含一井區102。基底與井區102上設置有一閘極組(gate set)110，在本較佳實施例中，閘極組110包含一單一閘極結構112。如熟習該項技藝之人士所知，單一閘極結構112包含有一閘極導電層與一閘極介電層，由於閘極導電層與閘極介電層之材料組合係為熟習該項技藝之人士應知者，故於此將不加以贅述。本較佳實施例所提供之半導體ESD保護元件100更包含一源極區域120S與一汲極區域120D，分別設置於閘極組110(即單一閘極結構112)兩側之基底/井區102內。在本較佳實施例中，源極區域120S與汲極區域120D包含有一第一導電型態(conductivity type)，井區102包含有一第二導電型態，且第一導電型態與第二導電型態彼此互補(complementary)。舉例來說，本較佳實施例中第一導電型態為n型，而第二導電型態為p型。然而熟悉該項技藝之人士應知，本較佳實施例中之第一導電型態亦可為p型，而第二導電型態則為n型。因此，本較佳實施例係提供設置於p型井區102內的n型源極區域120S與n型汲極區域120D。另外，半導體ESD保護元件100更包含一隔離結構104與一包含第二導電型態的防護環(guard ring)106，隔離結構104與防護環106係環繞半導體ESD保護元件100，以提供半導體ESD保護元件100與其他元件之間的電性隔離。在本較佳實施例中，隔離結構104較佳為淺溝隔離(shallow trench isolation，以下簡稱為STI)，但不限於此。
請繼續參閱第1A圖與第1B圖。本較佳實施例所提供之半導體ESD保護元件100更包含至少一設置於汲極區域120D內的第一摻雜區域130，以及至少一設置於基底內，尤其是設置於源極區域120D內的第二摻雜區域132。另外，在本較佳實施例中，第一摻雜區域130係如第1A圖所示設置於汲極區域120D的中央，而第二摻雜區域132係設置於源極區域120S的中央，但不限於此。關於第一摻雜區域130與汲極區域120D的佈局配置關係，以及第二摻雜區域132與源極區域120D的佈局配置關係的其他變化型可參閱第3圖至第5圖以及後續說明，此處先不贅述。值得注意的是，雖然第一摻雜區域130設置於汲極區域120D內，而第二摻雜區域132設置於源極區域120S內，但第一摻雜區域130係藉由一第一阻擋結構140而與汲極區域120D分離而不接觸，同理第二摻雜區域132係藉由一第二阻擋結構142而與源極區域120S分離而不接觸。如第1圖所示，第一阻擋結構140包圍第一摻雜區130而隔離了第一摻雜區130與汲極區域120D，而第二阻擋結構142包圍第二摻雜區132而隔離了第二摻雜區132與源極區域120S。在本較佳實施例中，第一阻擋結構140與第二阻擋結構142係包含STI，但第一阻擋結構140與第二阻擋結構142亦可包含虛設閘極結構(dummy gate)、或金屬矽化物阻擋(salicide block，以下簡稱為SAB)結構。另外，第一摻雜區域130與第二摻雜區域132皆包含有第二導電型態，故本較佳實施例係提供一p型第一摻雜區域130與一p型第二摻雜區域132。
更重要的是，設置於汲極區域120D內的第一摻雜區域 130與設置於源極區域120S內的第二摻雜區域132係如第1B圖所示彼此電性連接。另外，閘極組110(即單一閘極結構112)、源極區域120S與防護環106皆電性連接至一接地連接墊(ground pad)GND，而汲極區域120D則電性連接至一輸入/輸出(input/output，以下簡稱為I/O)連接墊I/O。如第1B圖與第1C圖所示，當靜電灌注進入半導體ESD保護元件100時，除可藉由接地的閘極組110/112快速的導通排除之外，n型汲極區域120D、p型井區102與p型第一摻雜區域130可作為一二極體，且此二極體係在靜電放電時自動觸發，是以灌注進汲極區域120D的電荷可如箭頭a所示流向第一摻雜區域130，以及與第一摻雜區域130電性連接的第二摻雜區域132。另外，n型汲極區域120D、p型井區102與n型源極區域120S可作為一npn雙載子接面電晶體(bipolar junction transistor，以下簡稱為BJT)，且此BJT亦在靜電放電時自動觸發，是以灌注進汲極區域120D的電荷可如箭頭b所示流向接地的源極區域120S，而藉以排除。換句話說，本較佳實施例所提供之自動觸發結構(包含二極體與BJT)係可作為電流的分流管道。
根據上述說明，可知本較佳實施例所提供之半導體ESD保護元件100可以是一單一閘極MOS電晶體元件，其藉由分別設置於汲極區域120D與源極區域120S，且彼此電性連接的第一摻雜區域130與第二摻雜區域132與汲極區域120D組成的二極體作為一自動觸發結構，使得電流得到分流的管道。因此，半導體ESD保護元件100的啟始電壓可有效地降低，以提昇導通速度，並作為突然灌注進入半導體ESD保護元件100的靜電的分流管道，故可避免半導體ESD保護元件100本身被靜電脈衝燒毀，而提昇半導體ESD保護元件100的元件穩定性。更重要的是，由於此一分流管道係為 一自動觸發結構，因此在半導體ESD保護元件100未導通時不產生任何作用，故可有效降低漏電流。另外，第一摻雜區域130與第二摻雜區域132之設置可與現有製程整合，而不增加製程複雜度與製程成本。
請參閱第2A圖至第2C圖，其中第2A圖為本發明所提供之半導體ESD保護元件之一第二較佳實施例之佈局結構示意圖，第2B圖為該第二較佳實施例所提供之半導體ESD保護元件之示意圖，且為第2A圖中沿B-B’切線之剖面圖，第2C圖則為該第二較佳實施例所提供之半導體ESD保護元件之電路圖。如第2A圖與第2B圖所示，本較佳實施例所提供之半導體ESD保護元件200包含有一基底，且基底包含一井區202。基底與井區202上設置有一閘極組210，在本較佳實施例中，閘極組210包含一第一閘極結構212、一第二閘極結構214以及一第三摻雜區域218。如第2A圖與第2B圖所示，第三摻雜區域218設置於第一閘極結構212與第二閘極結構214之間，用以在空間上分離第一閘極結構212與第二閘極結構214，並電性連接第一閘極結構212與第二閘極結構214。如熟習該項技藝之人士所知，第一閘極結構212與第二閘極結構214分別包含有一閘極導電層與一閘極介電層，閘極導電層與閘極介電層之材料組合係為熟習該項技藝之人士應知者，故於此不加以贅述。本較佳實施例所提供之半導體ESD保護元件200更包含一源極區域220S與一汲極區域220D，分別設置於閘極組210兩側之基底/井區202內。因此，第一閘極結構212係如第2A圖與第2B圖所示，設置於第三摻雜區域218與汲極區域220D之間，而第二閘極結構214係如第2A圖與第2B圖所示，設置於第三摻雜區域218與源極區域220S之間。在本較佳實施例中，源極區域220S、汲極區域220D與第三 摻雜區域218包含有一第一導電型態，井區202包含有一第二導電型態，且第一導電型態與第二導電型態彼此互補。舉例來說，本較佳實施例中第一導電型態為n型，而第二導電型態為p型。如前所述，本較佳實施例中之第一導電型態亦可為p型，而第二導電型態則為n型。另外，半導體ESD保護元件200更包含一隔離結構204與一包含第二導電型態的防護環206，隔離結構204與防護環206係環繞半導體ESD保護元件200，以提供半導體ESD保護元件200與其他元件之間的電性隔離。在本較佳實施例中，隔離結構204較佳為STI，但不限於此。
請繼續參閱第2A圖與第2B圖。本較佳實施例所提供之半導體ESD保護元件200更包含至少一設置於汲極區域220D內的第一摻雜區域230，以及至少一設置於基底內，尤其是設置於源極區域220S內的第二摻雜區域232。另外，第一摻雜區域230係設置於汲極區域220D的中央，而第二摻雜區域232係設置於源極區域220S的中央，但不限於此。關於第一摻雜區域230與汲極區域220D的佈局配置關係，以及第二摻雜區域232與源極區域220D的佈局配置關係的其他變化型可參閱第3圖至第5圖以及後續說明。值得注意的是，雖然第一摻雜區域230設置於汲極區域220D內，而第二摻雜區域232設置於源極區域220S內，但第一摻雜區域230係藉由一第一阻擋結構240而與汲極區域220D分離而不接觸，同理第二摻雜區域232係藉由一第二阻擋結構242而與源極區域220S分離而不接觸。如第2A圖與第2B圖所示，第一阻擋結構240包圍第一摻雜區230而隔離了第一摻雜區230與汲極區域220D，而第二阻擋結構242包圍第二摻雜區232而隔離了第二摻雜區232與源極區域220S。在本較佳實施例中，第一阻擋結構240與第二阻擋結構242 係包含STI，但第一阻擋結構240與第二阻擋結構242亦可包含虛設閘極結構、或SAB結構。另外，第一摻雜區域230與第二摻雜區域232皆包含有第二導電型態。
更重要的是，設置於汲極區域220D內的第一摻雜區域230與設置於源極區域220S內的第二摻雜區域232係如第2B圖所示彼此電性連接。另外，閘極組210中，第一閘極結構212電性連接至一電源連接墊(Vdd pad)VDD，第二閘極結構214電性連接至一接地連接墊GND或一訊號輸入連接墊IN、源極區域220S與防護環206電性連接至一接地連接墊GND，而汲極區域220D則電性連接至一I/O連接墊。如第2B圖與第2C圖所示，當靜電灌注進入半導體ESD保護元件200時，除可藉由接地的第二閘極結構214快速的導通排除之外，n型汲極區域220D、p型井區202與p型第一摻雜區域230可作為一二極體，且此二極體係在靜電放電時自動觸發，是以灌注進汲極區域220D的電荷可如箭頭a所示流向第一摻雜區域230，以及與第一摻雜區域230電性連接的第二摻雜區域232。另外，n型汲極區域220D、p型井區202與n型源極區域220S可作為一npn型BJT，且此BJT亦在靜電放電時自動觸發，是以灌注進汲極區域220D的電荷可如箭頭b所示流向接地的源極區域220S，而藉以排除。換句話說，本較佳實施例所提供之自動觸發結構(包含二極體與BJT)係可作為電流的分流管道。
根據上述說明，可知本較佳實施例所提供之半導體ESD保護元件200可以是一疊置電晶體元件，其藉由分別設置於汲極區域220D與源極區域220S，且彼此電性連接的第一摻雜區域230與 第二摻雜區域232與汲極區域220D組成的二極體作為一自動觸發結構，使得電流得到分流的管道。因此，半導體ESD保護元件200之啟始電壓可有效地降低，以提昇導通速度，並作為突然灌注進入半導體ESD保護元件200的靜電的分流管道，故可避免半導體ESD保護元件200本身被靜電脈衝燒毀，而提昇半導體ESD保護元件200的元件穩定性。是以本較佳實施例所提供之半導體ESD保護元件200於人體放電模式(Human-Body Model，HBM)下所能承受之脈衝電壓可由1.4kV提昇至2.4kV，即提昇71%。更重要的是，由於此一分流管道係為一自動觸發結構，因此在半導體ESD保護元件200未導通時不產生任何作用，故可降低漏電流。另外，第一摻雜區域230與第二摻雜區域232之設置可與現有製程整合，而不增加製程複雜度與製程成本。
請參閱第3圖，第3圖係為本發明所提供之半導體ESD保護元件之一變化型之佈局結構圖。首先須注意的是，本變化型中與第二較佳實施例相同之元件係包含相同的符號說明，並具有相同的材料選擇與電性關係，因此相同之處將不再贅述。另外更需注意的是，本變化型不僅可以是第二較佳實施例的變化型，亦可以是前述第一較佳實施例以及後續所述之各較佳實施例的變化型。請參閱第3圖，本變化型與前述/後續實施例不同之處在於，前述/後續實施例所提供的半導體ESD保護元件中，第一摻雜區域係設置於汲極區域的中央，而第二摻雜區域係設置於源極區域的中央。本變化型所提供之半導體ESD保護元件200a中，第一摻雜區域230更包含一對次第一摻雜區域(sub-first doped region)230a/230b，且次第一摻雜區域230a/230b如第3圖所示，分別設置於汲極區域220D之兩端。同理，第二摻雜區域232更包含一對次第二摻雜區域(sub-second doped region)232a/232b，且次第二摻雜區域232a/232b如第3圖所示，分別設置於源極區域220S之兩端。
在本變化型中，可與汲極區域220D構成自動觸發結構的第一摻雜區域232a/232b之數量增多了，故可提供更多自動觸發結構，即更多的分流管道，故更有利於半導體ESD保護元件200a之表現。
請參閱第4圖，第4圖係為本發明所提供之半導體ESD保護元件之另一變化型之佈局結構圖。首先須注意的是，本變化型中與第二較佳實施例相同之元件係包含相同的符號說明，並具有相同的材料選擇與電性關係，因此相同之處將不再贅述。另外更需注意的是，本變化型不僅可以是第二較佳實施例的變化型，亦可以是前述第一較佳實施例以及後續所述之各較佳實施例之變化型。請參閱第4圖，本變化型與前述/後續實施例不同之處在於，前述/後續實施例所提供的半導體ESD保護元件中，第一摻雜區域係為設置於汲極區域中央的島狀圖案，而第二摻雜區域亦為設置於源極區域中央的島狀圖案。而本變化型所提供之半導體ESD保護元件200b中，第一摻雜區域230’係為設置於汲極區域220D內，但是在汲極接觸插塞222C與閘極組210之間的條狀圖案。而第二摻雜區域232’係為設置於源極區域220S中央的條狀圖案。
在本變化型中，可與汲極區域230D構成自動觸發結構的第一摻雜區域230’之數量增多了，故可提供更多自動觸發結構，即更多的分流管道，故更有利於半導體ESD保護元件200b之表現。 另外，由於條狀第一摻雜區域230’設置於汲極接觸插塞222C與閘極組210之間，且如第4圖所示，條狀第一摻雜區域230’的上下兩端都不再設置汲極接觸插塞222C，因此第一摻雜區域230’的佈線不再需要跳過或繞過該等汲極接觸插塞222C，故可更簡化產品與製程設計。
請參閱第5圖，第5圖係為本發明所提供之半導體ESD保護元件之又一變化型之佈局結構圖。首先須注意的是，本變化型中與第二較佳實施例相同之元件係包含相同的符號說明，並具有相同的材料選擇與電性關係，因此相同之處將不再贅述。另外更需注意的是，本變化型不僅可以是第二較佳實施例的變化型，亦可以是前述第一較佳實施例以及後續所述之各較佳實施例之變化型。請參閱第5圖，本變化型與前述/後續實施例不同之處在於，前述/後續實施例所提供的半導體ESD保護元件中，第一摻雜區域係為設置於汲極區域中央的島狀圖案，而第二摻雜區域亦為設置於源極區域中央的島狀圖案。而本變化型所提供之半導體ESD保護元件200c中，第一摻雜區域更包含一對次第一摻雜區域230a’/230b’，且次第一摻雜區域230a’/230b’如第5圖所示，分別設置於汲極區域220D之兩端。另外，次第一摻雜區域230a’/230b’係為設置於汲極區域220D內，但是是在汲極接觸插塞222C與閘極組210之間的條狀圖案。在本變化型中，第二摻雜區域亦包含一對條狀的次第二摻雜區域232a’/232b’，且次第二摻雜區域232a’/232b’如第5圖所示，分別設置於源極區域220S之兩端。
在本變化型中，第一摻雜區域230a’/230b’的型態由一個 島狀圖案增加為二個條狀圖案。由於可與汲極區域220D構成自動觸發結構的第一摻雜區域230a’/230b’數量增多了，故可提供更多自動觸發結構，即更多的分流管道，而更有利於半導體ESD保護元件200c之表現。另外，由於條狀第一摻雜區域230a’/230b’設置於汲極接觸插塞222C與閘極組210之間，且如第5圖所示，條狀第一摻雜區域230a’/230b’的上下兩端都不再設置汲極接觸插塞222C，因此第一摻雜區域230a’/230b’的佈線不再需要跳過或繞過該等汲極接觸插塞222C，故可更簡化產品與製程設計。
請參閱第6A圖與第6B圖，第6A圖為本發明所提供之半導體ESD保護元件之一第三較佳實施例之剖面示意圖，第6b圖則為第三較佳實施例所提供之半導體ESD保護元件之電路圖。如第6A圖所示，本較佳實施例所提供之半導體ESD保護元件300包含有一基底，且基底包含一井區302。基底與井區302上設置有一閘極組310，在本較佳實施例中，閘極組310包含一第一閘極結構312、一第二閘極結構314、一第三閘極結構316及二個第三摻雜區域318。如第6A圖所示，第三摻雜區域318分別設置於第一閘極結構312與第二閘極結構314之間，以及第二閘極結構314與第三閘極結構316之間，用以在空間上分離第一閘極結構312、第二閘極結構314與第三閘極結構316，並電性連接第一閘極結構312、第二閘極結構314與第三閘極結構316。如熟習該項技藝之人士所知，第一閘極結構312、第二閘極結構314與第三閘極結構316分別包含有一閘極導電層與一閘極介電層，閘極導電層與閘極介電層之材料組合係為熟習該項技藝之人士應知者，故於此不再加以贅述。本較佳實施例所提供之半導體ESD保護元件300更包含一源極區域320S與一汲極區域320D，分別設置於閘極組310兩側之基底/井區302內。如 第6A圖所示，閘極組310係設置於源極區域320S與汲極區域320D之間，且閘極組310內之第一閘極結構312、第二閘極結構314與第三閘極結構316係由汲極區域320D向源極區域320S方向依序排列於基底/井區302上。在本較佳實施例中，源極區域320S、汲極區域320D與第三摻雜區域318包含有一第一導電型態，井區302包含有一第二導電型態，且第一導電型態與第二導電型態彼此互補。舉例來說，本較佳實施例中第一導電型態為n型，而第二導電型態為p型。另外，半導體ESD保護元件300更包含一隔離結構304與一包含第二導電型態的防護環306，隔離結構304與防護環306係環繞半導體ESD保護元件300，以提供半導體ESD保護元件300與其他元件之間的電性隔離。在本較佳實施例中，隔離結構304較佳為STI，但不限於此。
請繼續參閱第6A圖。本較佳實施例所提供之半導體ESD保護元件300更包含至少一設置於汲極區域320D內的第一摻雜區域330，以及至少一設置於源極區域320S內的第二摻雜區域332。另外，第一摻雜區域330係設置於汲極區域320D的中央，而第二摻雜區域332係設置於源極區域320S的中央，但不限於此。關於第一摻雜區域330與汲極區域320D的佈局配置關係，以及第二摻雜區域332與源極區域320D的佈局配置關係的其他變化型可參閱第3圖至第5圖以及上述的變化型說明，故於此係不再贅述。值得注意的是，雖然第一摻雜區域330設置於汲極區域320D內，而第二摻雜區域332設置於源極區域320S內，但第一摻雜區域330係藉由一第一阻擋結構340而與汲極區域320D分離而不接觸，同理第二摻雜區域332係藉由一第二阻擋結構342而與源極區域320S分離而不接觸。如第6A圖所示，第一阻擋結構340包圍第一摻雜區330而 隔離了第一摻雜區330與汲極區域320D，而第二阻擋結構342包圍第二摻雜區332而隔離了第二摻雜區332與源極區域320S。在本較佳實施例中，第一阻擋結構340與第二阻擋結構342係包含STI，但第一阻擋結構340與第二阻擋結構342亦可包含虛設閘極結構、或SAB結構。另外，第一摻雜區域330與第二摻雜區域332皆包含有第二導電型態。
更重要的是，設置於汲極區域320D內的第一摻雜區域330與設置於源極區域320S內的第二摻雜區域332係如第6A圖所示彼此電性連接。另外，汲極區域320D與閘極組310中的第一閘極結構312電性連接至一電源連接墊VDD1，閘極組310中的第二閘極結構314電性連接至另一電源連接墊VDD2或一訊號輸入連接墊IN，而第三閘極結構316電性連接至一訊號輸入連接墊IN或一接地連接墊GND，源極區域320S與防護環306則電性連接至一接地連接墊GND。如第6A圖與第6B圖所示，當靜電灌注進入半導體ESD保護元件300時，n型汲極區域320D、p型井區302與p型第一摻雜區域330可作為一二極體，且此二極體係在靜電放電時自動觸發，是以灌注進汲極區域320D的電荷可如箭頭a所示流向第一摻雜區域330，以及與第一摻雜區域330電性連接的第二摻雜區域332。另外，n型汲極區域320D、p型井區302與n型源極區域320S可作為一npn型BJT，且此BJT亦在靜電放電時自動觸發，是以灌注進汲極區域320D的電荷可如箭頭b所示流向接地的源極區域320S，而藉以排除。換句話說，本較佳實施例所提供之自動觸發結構(包含二極體與BJT)係可作為電流的分流管道。但熟習該技藝之人士應知，上述閘極結構與電源連接墊、訊號輸入連接墊以及接地連接墊的電性連接關係可依不同的產品需要而調整，故不限於 此。
根據上述說明，可知本較佳實施例所提供之半導體ESD保護元件300可以是一多閘極電晶體元件，且閘極組310內的閘極結構數量可依半導體ESD保護元件300之電壓需求增加。本較佳實施例所提供之半導體ESD保護元件300係其藉由分別設置於汲極區域320D與源極區域320S，且彼此電性連接的第一摻雜區域330與第二摻雜區域332與汲極區域320D組成的二極體作為一自動觸發結構，使得電流得到分流的管道。因此，半導體ESD保護元件300之啟始電壓可有效地降低，以提昇導通速度，並作為突然灌注進入半導體ESD保護元件300的靜電的分流管道，故可避免半導體ESD保護元件300本身被靜電脈衝燒毀，而提昇半導體ESD保護元件300的元件穩定性。更重要的是，由於此一分流管道係為一自動觸發結構，因此在半導體ESD保護元件300未導通時不產生任何作用，故可降低漏電流。另外，第一摻雜區域330與第二摻雜區域332之設置可與現有製程整合，而不增加製程複雜度與製程成本。
請參閱第7圖，第7圖為本發明所提供之半導體ESD保護元件之一第四較佳實施例之佈局結構示意圖。如第7圖所示，本較佳實施例所提供之半導體ESD保護元件400包含有一p型的基底402，且基底包含一第一井區402a與一第二井區402b，且第一井區402a與第二井區402b係藉由基底402彼此分離。第一井區402a包含一第一導電型態，而基底402與第二井區402b包含一第二導電型態，且第一導電型態與第二導電型態彼此互補。在本較佳實施例中，第一導電型態為n型，而第二導電型態為p型，但不以此為限。如 前所述，本較佳實施例中之第一導電型態亦可為p型，而第二導電型態則為n型。基底402上設置有一閘極組410，在本較佳實施例中，閘極組410包含一單一閘極結構412。如第7圖所示，單一閘極結構412設置於第一井區402a與第二井區402b之間，且分別與部份第一井區402a以及部份第二井區402b重疊。如熟習該項技藝之人士所知，單一閘極結構412包含有一閘極導電層與一閘極介電層，且閘極導電層閘極介電層之材料組合係為熟習該項技藝之人士應知者，故於此不加以贅述。另外，半導體ESD保護元件400更包含一隔離結構422，設置於第一井區402a內，且閘極組410(即單一閘極結構412)係覆蓋至少部份隔離結構422。本較佳實施例所提供之半導體ESD保護元件400更包含一源極區域420S與一汲極區域420D，分別設置於閘極組410兩側之基底402內。詳細地說，汲極區域420D係設置於第一井區402a內，而源極區域420S係設置於第二井區402b內。在本較佳實施例中，源極區域420S與汲極區域420D包含有第一導電型態。另外，半導體ESD保護元件400更包含一隔離結構404與一包含第二導電型態的防護環406，隔離結構404與防護環406係環繞半導體ESD保護元件400，以提供半導體ESD保護元件400與其他元件之間的電性隔離。在本較佳實施例中，隔離結構404較佳為STI，但不限於此。
請繼續參閱第7圖。本較佳實施例所提供之半導體ESD保護元件400更包含至少一設置於汲極區域420D內的第一摻雜區域430，以及至少一設置於源極區域420S內的第二摻雜區域432。由於汲極區域420D設置於第一井區402a內，而源極區域420S設置於第二井區402b內，因此第一摻雜區域430亦設置於第一井區402a內，而第二摻雜區域432亦設置於第二井區402b內。另外， 第一摻雜區域430係設置於汲極區域420D的中央，而第二摻雜區域432係設置於源極區域420S的中央，但不限於此。關於第一摻雜區域430與汲極區域420D的佈局配置關係，以及第二摻雜區域432與源極區域420S的佈局配置關係的其他變化型可參閱第3圖至第5圖以及前述之變化型說明，於此不再贅述。值得注意的是，雖然第一摻雜區域430設置於汲極區域420D內，而第二摻雜區域432設置於源極區域432內，但第一摻雜區域430係藉由一第一阻擋結構440而與汲極區域420D分離而不接觸，同理第二摻雜區域432係藉由一第二阻擋結構442而與源極區域420S分離而不接觸。如第7圖所示，第一阻擋結構440包圍第一摻雜區430而隔離了第一摻雜區430與汲極區域420D，而第二阻擋結構442包圍第二摻雜區432而隔離了第二摻雜區432與源極區域420S。在本較佳實施例中，第一阻擋結構440與第二阻擋結構442係包含STI，但第一阻擋結構440與第二阻擋結構442亦可包含虛設閘極結構、或SAB結構。另外，第一摻雜區域430與第二摻雜區域432皆包含有第二導電型態。
更重要的是，設置於汲極區域420D內的第一摻雜區域430與設置於源極區域420S內的第二摻雜區域432係如第7圖所示彼此電性連接。另外，閘極組410(即單一閘極結構412)、源極區域420S與防護環406電性連接至一接地連接墊GND，而汲極區域420D則電性連接至一I/O連接墊I/O。如第7圖所示，當靜電灌注進入半導體ESD保護元件400時，除可藉由接地的閘極組410(即單一閘極結構412)快速的導通排除之外，n型汲極區域420D、n型第一井區402a與p型第一摻雜區域430可作為一二極體，且此二極體係在靜電放電時自動觸發，是以灌注進汲極區域420D的電荷可如箭頭a所示流向第一摻雜區域430，以及與第一摻雜區域430電性連接的 第二摻雜區域432。另外，n型汲極區域420D、n型第一井區402a、p型基底402、p型第二井區402b與n型源極區域420S可作為一npn型BJT，且此BJT亦在靜電放電時自動觸發，是以灌注進汲極區域420D的電荷可如箭頭b所示流向接地的源極區域420S，而藉以排除。換句話說，本較佳實施例所提供之自動觸發結構(包含二極體與BJT)係可作為電流的分流管道。
根據上述說明，可知本較佳實施例所提供之半導體ESD保護元件400可以是一LDMOS電晶體元件，其藉由分別設置於汲極區域420D與源極區域420S，且彼此電性連接的第一摻雜區域430與第二摻雜區域432與汲極區域420D以及第一井區402a組成的二極體作為一自動觸發結構，使得電流得到分流的管道。因此，半導體ESD保護元件400的啟始電壓可有效地降低，以提昇導通速度，並作為突然灌注進入半導體ESD保護元件400的靜電的分流管道，故可避免半導體ESD保護元件400本身被靜電脈衝燒毀，提昇半導體ESD保護元件400的元件穩定性。更重要的是，由於此一分流管道係為一自動觸發結構，因此在半導體ESD保護元件400未導通時不產生任何作用，故可有效降低漏電流。另外，第一摻雜區域430與第二摻雜區域432之設置可與現有製程整合，而不增加製程複雜度與製程成本。
請參閱第8A圖與第8B圖，第8A圖為本發明所提供之半導體ESD保護元件之一第五較佳實施例之剖面示意圖，第8B圖則為第五較佳實施例所提供之半導體ESD保護元件之電路圖。如第8A圖所示，本較佳實施例所提供之半導體ESD保護元件500包含 有一基底，且基底包含一井區502，基底與井區502上設置有一閘極組510。本較佳實施例所提供之半導體ESD保護元件500更包含一源極區域520S與一汲極區域520D，分別設置於閘極組510兩側之基底/井區502內，而在汲極區域520D內，更設置有一第一摻雜區域530。源極區域520S與汲極區域520D包含一第一導電型態，而基底或井區502包含一第二導電型態，且第一導電型態與第二導電型態彼此互補。舉例來說，在本較佳實施例中第一導電型態為n型，而第二導電型態為p型，但不限於此。在本較佳實施例中，設置於汲極區域520D與源極區域520S之間的閘極組510包含一第一組閘極結構512以及一第二組閘極結構514，且第一組閘極結構512與第二組閘極結構514彼此分離，如第8A圖所示。第一組閘極結構512與第二組閘極結構514之間，更設置有一第四摻雜區域534，以及一設置於第四摻雜區域534內的第二摻雜區域532。換句話說，第一組閘極結構512設置於汲極區域520D與第四摻雜區域534之間，而第二組閘極結構514設置於第四摻雜區域534與源極區域520S之間。第四摻雜區域534包含第一導電型態，而第二摻雜區域532包含第二導電型態。另外，本較佳實施例中的第一組閘極結構512包含至少一第一閘極結構512a與一第二閘極結構512b，且而第二組閘極結構514則包含單一閘極結構514。第一組閘極結構512內的第一閘極結構512a與第二閘極結構512b之間，更設置有一包含第一導電型態的第三摻雜區域518，用以在空間上分離第一閘極結構512a與第二閘極結構512b，並電性連接第一閘極結構512a與第二閘極結構512b。詳細地說，第一閘極結構512a設置於第三摻雜區域518與汲極區域520D之間，而第二閘極結構512b設置於第三摻雜區域518與第四摻雜區域534之間。如熟習該項技藝之人士所知，第一閘極結構512a、第二閘極結構512b與單一閘極結構514 分別包含有一閘極導電層與一閘極介電層，閘極導電層與閘極介電層之材料組合係為熟習該項技藝之人士應知者，故於此不加以贅述。另外，半導體ESD保護元件500更包含一隔離結構504與一包含第二導電型態的防護環506，隔離結構504與防護環506係環繞半導體ESD保護元件500，以提供半導體ESD保護元件500與其他元件之間的電性隔離。在本較佳實施例中，隔離結構504較佳為STI，但不限於此。
請繼續參閱第8A圖。本較佳實施例所提供之半導體ESD保護元件500中，第一摻雜區域530係設置於汲極區域520D的中央，而第二摻雜區域532係設置於基底，尤其是第四摻雜區域534的中央，但不限於此。關於第一摻雜區域530與汲極區域520D的佈局配置關係，以及第二摻雜區域532與第四摻雜區域534的佈局配置關係的其他變化型可參閱上述的變化型說明，故於此係不再贅述。值得注意的是，雖然第一摻雜區域530設置於汲極區域520D內，而第二摻雜區域532設置於第四摻雜區域534內，但第一摻雜區域530係藉由一第一阻擋結構540而與汲極區域520D分離而不接觸，同理第二摻雜區域532係藉由一第二阻擋結構542而與第四摻雜區域534分離而不接觸。如第8A圖所示，第一阻擋結構540包圍第一摻雜區530而隔離了第一摻雜區530與汲極區域520D，而第二阻擋結構542包圍第二摻雜區域532而隔離了第二摻雜區域532與第四摻雜區域534。在本較佳實施例中，第一阻擋結構540與第二阻擋結構542係包含STI，但第一阻擋結構540與第二阻擋結構542亦可包含虛設閘極結構、或SAB結構。
更重要的是，設置於汲極區域520D內的第一摻雜區域530與設置於第四摻雜區域534內的第二摻雜區域532係如第8A圖所示彼此電性連接。另外，第一組閘極結構512中，第一閘極結構512a電性連接至一第一電源連接墊VDD1，第二閘極結構512b電性連接至一第二電源連接墊VDD2或一訊號輸入連接墊IN，而第二組閘極結構(即單一閘極結構)514則電性連接至訊號輸入連接墊IN或一接地連接墊GND。源極區域520S與防護環506電性連接至一接地連接墊GND，而汲極區域520D則電性連接至一I/O連接墊。如第8A圖與第8B圖所示，當靜電灌注進入半導體ESD保護元件500時，n型汲極區域520D、p型井區502與p型第一摻雜區域530可作為一二極體，且此二極體係在靜電放電時自動觸發，是以灌注進汲極區域520D的電荷可如箭頭a所示流向第一摻雜區域530，以及與第一摻雜區域530電性連接的第二摻雜區域532。換句話說，本較佳實施例所提供之自動觸發結構(包含二極體)係可作為電流的分流管道。但熟習該技藝之人士應知，上述閘極結構與電源連接墊、訊號輸入連接墊以及接地連接墊的電性連接關係可依不同的產品需要而調整，故不限於此。
根據上述說明，可知本較佳實施例所提供之半導體ESD保護元件500可以是一多閘極電晶體元件，且可依據不同的產品需求將閘極分組。本較佳實施例所提供之半導體ESD保護元件500係其藉由彼此電性連接的第一摻雜區域530與第二摻雜區域532與汲極區域520D組成的二極體作為一自動觸發結構，使得湧入的靜電得到分流的管道。因此，半導體ESD保護元件500之啟始電壓可有效地降低，以提昇導通速度，並作為突然灌注進入半導體ESD保護元件500的靜電的分流管道，故可避免半導體ESD保護元件500本 身被靜電脈衝燒毀，提昇半導體ESD保護元件500的元件穩定性。更重要的是，由於此一分流管道係為一自動觸發結構，因此在半導體ESD保護元件500未導通時不產生任何作用，故可降低漏電流。另外，第一摻雜區域530與第二摻雜區域532之設置可與現有製程整合，而不增加製程複雜度與製程成本。
請參閱第9A圖與第9B圖，第9A圖為本發明所提供之半導體ESD保護元件之一第六較佳實施例之剖面示意圖，而第9B圖則為第六較佳實施例所提供之半導體ESD保護元件之電路圖。如第9A圖所示，本較佳實施例所提供之半導體ESD保護元件600包含有一基底，且基底包含一井區602。基底與井區602上設置有一閘極組610。本較佳實施例所提供之半導體ESD保護元件600更包含一源極區域620S與一汲極區域620D，分別設置於閘極組610兩側之基底/井區602內，而在汲極區域620D內，更設置有一第一摻雜區域630。源極區域620S與汲極區域620D包含一第一導電型態，而基底或井區602包含一第二導電型態，且第一導電型態與第二導電型態彼此互補。舉例來說，在本較佳實施例中第一導電型態為n型，而第二導電型態為p型，但不限於此。在本較佳實施例中，設置於汲極區域620D與源極區域620S之間的閘極組610包含一第一組閘極結構612以及一第二組閘極結構614，且第一組閘極結構612與第二組閘極結構614彼此分離，如第9A圖所示。第一組閘極結構612與第二組閘極結構614之間，更設置有一第四摻雜區域634，以及一設置於第四摻雜區域634內的第二摻雜區域632。換句話說，第一組閘極結構612設置於汲極區域620D與第四摻雜區域634之間，而第二組閘極結構614設置於第四摻雜區域634與源極區域620S之間。第四摻雜區域634包含第一導電型態，而第二摻雜區域 632包含第二導電型態。另外，本較佳實施例中的第一組閘極結構612包含單一閘極結構612，而第二組閘極結構614則包含至少一第一閘極結構614a與一第二閘極結構614b。第二組閘極結構614內的第一閘極結構614a與第二閘極結構614b之間，更設置有一包含第一導電型態的第三摻雜區域618，用以在空間上分離第一閘極結構614a與第二閘極結構614b，並電性連接第一閘極結構614a與第二閘極結構614b。詳細地說，第一閘極結構614a設置於第四摻雜區域634與第三摻雜區域618之間，而第二閘極結構614b設置於第三摻雜區域618與源極區域620S之間。如熟習該項技藝之人士所知，單一閘極結構612與第一閘極結構614a、第二閘極結構614b分別包含有一閘極導電層與一閘極介電層，閘極導電層與閘極介電層之材料組合係為熟習該項技藝之人士應知者，故於此不加以贅述。另外，半導體ESD保護元件600更包含一隔離結構604與一包含第二導電型態的防護環606，隔離結構604與防護環606係環繞半導體ESD保護元件600，以提供半導體ESD保護元件600與其他元件之間的電性隔離。在本較佳實施例中，隔離結構604較佳為STI，但不限於此。
請繼續參閱第9A圖。本較佳實施例所提供之半導體ESD保護元件600中，第一摻雜區域630係設置於汲極區域620D的中央，而第二摻雜區域632係設置於第四摻雜區域634的中央，但不限於此。關於第一摻雜區域630與汲極區域620D的佈局配置關係，以及第二摻雜區域632與第四摻雜區域634的佈局配置關係的其他變化型可參閱上述的變化型說明，故於此係不再贅述。值得注意的是，雖然第一摻雜區域630設置於汲極區域620D內，而第二摻雜區域632設置於第四摻雜區域634內，但第一摻雜區域630係藉由 一第一阻擋結構640而與汲極區域620D分離而不接觸，同理第二摻雜區域632係藉由一第二阻擋結構642而與第四摻雜區域634分離而不接觸。如第9A圖所示，第一阻擋結構640包圍第一摻雜區630而隔離了第一摻雜區630與汲極區域620D，而第二阻擋結構642包圍第二摻雜區域632而隔離了第二摻雜區域632與第四摻雜區域634。在本較佳實施例中，第一阻擋結構640與第二阻擋結構642係包含STI，但第一阻擋結構640與第二阻擋結構642亦可包含虛設閘極結構、或SAB結構。
更重要的是，設置於汲極區域620D內的第一摻雜區域630與設置於第四摻雜區域634內的第二摻雜區域632係如第9A圖所示彼此電性連接。另外，第一組閘極結構612中，單一閘極結構612電性連接至一第一電源連接墊VDD1，第二組閘極結構614的第一閘極結構614a電性連接至一第二電源連接VDD2，而第二閘極結構614b則電性連接至一訊號輸入連接墊IN。源極區域620S與防護環606電性連接至一接地連接墊GND，而汲極區域620D則電性連接至一I/O連接墊。如第9A圖與第9B圖所示，當靜電灌注進入半導體ESD保護元件600時，n型汲極區域620D、p型井區602與p型第一摻雜區域630可作為一二極體，且此二極體係在靜電放電時自動觸發，是以灌注進汲極區域620D的電荷可如箭頭a所示流向第一摻雜區域630，以及與第一摻雜區域630電性連接的第二摻雜區域632。換句話說，本較佳實施例所提供之自動觸發結構(包含二極體)係可作為電流的分流管道。但熟習該技藝之人士應知，上述閘極結構與電源連接墊、訊號輸入連接墊以及接地連接墊的電性連接關係可依不同的產品需要而調整，故不限於此。
根據上述說明，可知本較佳實施例所提供之半導體ESD保護元件600可以是一多閘極電晶體元件，且可依據不同的產品需求將閘極分組。本較佳實施例所提供之半導體ESD保護元件600係其藉由彼此電性連接的第一摻雜區域630與第二摻雜區域632與汲極區域620D組成的二極體作為一自動觸發結構，使得電流得到分流的管道。因此，半導體ESD保護元件600之啟始電壓可有效地降低，以提昇導通速度，並作為突然灌注進入半導體ESD保護元件600的靜電的分流管道，故可避免半導體ESD保護元件600本身被靜電脈衝燒毀，提昇半導體ESD保護元件600的元件穩定性。更重要的是，由於此一分流管道係為一自動觸發結構，因此在半導體ESD保護元件600未導通時不產生任何作用，故可降低漏電流。另外，第一摻雜區域630與第二摻雜區域632之設置可與現有製程整合，而不增加製程複雜度與製程成本。
綜上所述，根據本發明所提供之半導體ESD保護元件，設置於汲極區域內的第一摻雜區域與設置於源極區域或第四摻雜區域內之第二摻雜區域可在半導體ESD保護元件係作為一自動觸發結構，因此可以降低啟始電壓、提昇半導體ESD保護元件的導通速度以及半導體ESD保護元件的元件穩定性。另外，本發明所提供之半導體ESD保護元件係包含閘極組，閘極組內可包含單一閘極、多閘極、或多重閘極組合，故本發明所提供之半導體ESD保護元件可成功整合於單一閘極MOS電晶體元件、疊置電晶體元件、多閘極MOS電晶體元件。另外，藉由基底其他井區的組合，本發明所提供之半導體ESD保護元件更可與LDMOS電晶體元件整合。換句話說， 本發明所提供之半導體ESD保護元件係可依需求與多種電晶體元件整合，更提昇了ESD保護元件的產品彈性及實用性。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
200‧‧‧半導體ESD保護元件
202‧‧‧井區
204‧‧‧隔離結構
206‧‧‧防護環
210‧‧‧閘極組
212‧‧‧第一閘極結構
214‧‧‧第二閘極結構
218‧‧‧第三摻雜區域
220D‧‧‧汲極區域
220S‧‧‧源極區域
230‧‧‧第一摻雜區域
232‧‧‧第二摻雜區域
240‧‧‧第一阻擋結構
242‧‧‧第二阻擋結構
I/O‧‧‧輸入/輸出連接墊
VDD‧‧‧電源連接墊
IN‧‧‧訊號輸入連接墊
GND‧‧‧接地連接墊
a、b‧‧‧電荷流動方向
B-B’‧‧‧剖線

Claims (20)

  1. 一種靜電放電(electrostatic discharge protection，ESD)保護半導體元件，包含有：一基底；一閘極組(gate set)，設置於該基底上；一源極區域與一汲極區域，分別設置於該閘極組兩側之該基底內，且該源極區域與該汲極區域包含有一第一導電型態(conductivity type)；至少一第一摻雜區域，設置於該汲極區域內，該第一摻雜區域包含有一第二導電型態，且該第二導電型態與該第一導電型態互補(complementary)；以及至少一第二摻雜區域，設置於該基底內，該第二摻雜區域包含有該第二導電型態，且該第二摻雜區域與該第一摻雜區域彼此電性連接。
  2. 如申請專利範圍第1項所述之半導體ESD保護元件，更包含：一第一阻擋結構，包圍該第一摻雜區以隔離該第一摻雜區域與該汲極區域；以及一第二阻擋結構，包圍該第二摻雜區以隔離該第二摻雜區域。
  3. 如申請專利範圍第2項所述之半導體ESD保護元件，其中該第一阻擋結構與該第二阻擋結構包含淺溝隔離(shallow trench isolation，STI)結構、虛設閘極結構、或金屬矽化物阻擋結構。
  4. 如申請專利範圍第1項所述之半導體ESD保護元件，其中該第一摻雜區域係設置於該汲極區域的中央。
  5. 如申請專利範圍第1項所述之半導體ESD保護元件，其中該第一摻雜區域更包含至少一對次第一摻雜區域(sub-first doped region)。
  6. 如申請專利範圍第5項所述之半導體ESD保護元件，其中該等次第一摻雜區域分別設置於該汲極區域之兩端。
  7. 如申請專利範圍第1項所述之半導體ESD保護元件，其中該第二摻雜區域係設置於該源極區域內。
  8. 如申請專利範圍第7項所述之半導體ESD保護元件，其中該閘極組包含有一單一閘極結構，該單一閘極結構與該源極區域電性連接至一接地連接墊(ground pad)，該汲極區域電性連接至一輸入/輸出連接墊(I/O pad)。
  9. 如申請專利範圍第7項所述之半導體ESD保護元件，其中該閘極組包含有：一第三摻雜區域，包含有該第一導電型態；一第一閘極結構，設置於該基底上，且設置於該第三摻雜區域與 該汲極區域之間；以及一第二閘極結構，設置於該基底上，且設置於該第三摻雜區域與該源極區域之間。
  10. 如申請專利範圍第9項所述之半導體ESD保護元件，其中該第一閘極結構與該第二閘極結構係藉由該第三摻雜區域在空間上彼此分離，且第一閘極結構與該第二閘極結構係藉由該第三摻雜區域電性連接。
  11. 如申請專利範圍第9項所述之半導體ESD保護元件，其中該第一閘極結構電性連接至一電源連接墊(Vdd pad)，該第二閘極結構與該源極區域電性連接至一接地連接墊，該汲極區域電性連接至一I/O連接墊。
  12. 如申請專利範圍第7項所述之半導體ESD保護元件，其中該閘極組包含有：一第一閘極結構，設置於該基底上；一第二閘極結構，設置於該基底上；一第三閘極結構，設置於該基底上；以及二個第三摻雜區域，分別設置於該第一閘極結構與該第二閘極結構之間，以及該第二閘極結構與該第三閘極結構之間，且該等第三摻雜區域包含有該第一導電型態；其中該第一閘極結構、該第二閘極結構與該第三閘極結構係藉由該等第三摻雜區域在空間上彼此分離，且第一閘極結構、該第二閘 極結構與該第三閘極結構係藉由該等第三摻雜區域電性連接。
  13. 如申請專利範圍第12項所述之半導體ESD保護元件，其中該汲極區域與該第一閘極結構電性連接至一電源連接墊，該第二閘極結構電性連接至另一電源連接墊或一訊號輸入連接墊，該第三閘極結構電性連接至一訊號輸入連接墊或一接地連接墊，該源極區域係電性連接至一接地連接墊。
  14. 如申請專利範圍第7項所述之半導體ESD保護元件，其中該基底包含該第二導電型態。
  15. 如申請專利範圍第14項所述之半導體ESD保護元件，更包含：一第一井區，形成於該基底內，該第一井區包含該第一導電型態；以及一第二井區，形成於該基底內，該第二井區包含該第二導電型態，且該第一井區與該第二井區係藉由該基底彼此分離。
  16. 如申請專利範圍第15項所述之半導體ESD保護元件，其中該汲極區域與該第一摻雜區域係形成於該第一井區內，該源極區域與該第二摻雜區域係形成於該第二井區內。
  17. 如申請專利範圍第1項所述之半導體ESD保護元件，其中該閘極組包含有： 一第一組閘極(gate group)，設置於該基底上；一第二組閘極，設置於該基底上，且該第一組閘極與該第二組閘極彼此分離；以及一第三摻雜區域，包含該第一導電型態，該第三摻雜區域二者擇一地設置於該第一閘極組內或該第二閘極組內；以及一第四摻雜區域，包含該第一導電型態，且設置於該第一組閘極與該第二組閘極之間，該第二摻雜區域係設置於該第四摻雜區域內。
  18. 如申請專利範圍第17項所述之半導體ESD保護元件，其中，該第二摻雜區域係與該第四摻雜區域彼此分離。
  19. 如申請專利範圍第17項所述之半導體ESD保護元件，其中該第三摻雜區域係設置於該第一閘極組內，而該第一閘極組包含一第一閘極結構與一第二閘極結構，該第一閘極結構與該第二閘極結構係藉由該第三摻雜區域在空間上彼此分離，且第一閘極結構與該第二閘極結構係藉由該第三摻雜區域電性連接。
  20. 如申請專利範圍第18項所述之半導體ESD保護元件，其中該第三摻雜區域係設置於該第二閘極組內，而該第二閘極組包含一第一閘極結構與一第二閘極結構，該第一閘極結構與該第二閘極結構係藉由該第三摻雜區域在空間上彼此分離，且第一閘極結構與該第二閘極結構係藉由該第三摻雜區域電性連接。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI645534B (zh) * 2015-03-06 2018-12-21 聯華電子股份有限公司 半導體靜電放電保護元件
US9882020B2 (en) * 2015-07-24 2018-01-30 Semiconductor Components Industries, Llc Cascode configured semiconductor component
TWI664709B (zh) * 2015-09-22 2019-07-01 聯華電子股份有限公司 半導體靜電放電保護元件
US10347621B2 (en) 2016-10-12 2019-07-09 Texas Instruments Incorporated Electrostatic discharge guard ring with snapback protection
TWI682518B (zh) 2016-10-24 2020-01-11 聯華電子股份有限公司 靜電放電防護元件
JP6707439B2 (ja) * 2016-11-21 2020-06-10 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US10170459B1 (en) * 2017-06-12 2019-01-01 Globalfoundries Singapore Pte. Ltd. Methods for an ESD protection circuit including a floating ESD node
US10453836B2 (en) * 2017-08-17 2019-10-22 Globalfoundries Singapore Pte. Ltd. High holding high voltage (HHHV) FET for ESD protection with modified source and method for producing the same
CN110350018B (zh) * 2018-04-02 2023-05-26 世界先进积体电路股份有限公司 半导体结构及其制造方法

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5475335A (en) * 1994-04-01 1995-12-12 National Semiconductor Corporation High voltage cascaded charge pump
US5719733A (en) * 1995-11-13 1998-02-17 Lsi Logic Corporation ESD protection for deep submicron CMOS devices with minimum tradeoff for latchup behavior
JP4256544B2 (ja) * 1998-08-25 2009-04-22 シャープ株式会社 半導体集積回路の静電気保護装置、その製造方法および静電気保護装置を用いた静電気保護回路
US20020149067A1 (en) * 2001-04-12 2002-10-17 Mitros Jozef C. Isolated high voltage MOS transistor
US6465768B1 (en) * 2001-08-22 2002-10-15 United Microelectronics Corp. MOS structure with improved substrate-triggered effect for on-chip ESD protection
JP4915040B2 (ja) * 2001-09-17 2012-04-11 ヤマハ株式会社 入力保護回路
US6788507B2 (en) * 2002-03-17 2004-09-07 United Microelectronics Corp. Electrostatic discharge protection circuit
TW536801B (en) * 2002-04-22 2003-06-11 United Microelectronics Corp Structure and fabrication method of electrostatic discharge protection circuit
US6621133B1 (en) * 2002-05-09 2003-09-16 United Microelectronics Corp. Electrostatic discharge protection device
JP4262933B2 (ja) * 2002-05-30 2009-05-13 Ｎｅｃエレクトロニクス株式会社 高周波回路素子
TW548824B (en) * 2002-09-16 2003-08-21 Taiwan Semiconductor Mfg Electrostatic discharge protection circuit having high substrate triggering efficiency and the related MOS transistor structure thereof
US7394630B2 (en) * 2002-10-11 2008-07-01 Ming-Dou Ker Electrostatic discharge protection device for mixed voltage interface
US7244992B2 (en) * 2003-07-17 2007-07-17 Ming-Dou Ker Turn-on-efficient bipolar structures with deep N-well for on-chip ESD protection
TWI223432B (en) * 2003-12-18 2004-11-01 Univ Nat Chiao Tung Double-triggered silicon controller rectifier and relevant circuitry
US7202114B2 (en) * 2004-01-13 2007-04-10 Intersil Americas Inc. On-chip structure for electrostatic discharge (ESD) protection
US7176539B2 (en) * 2004-10-29 2007-02-13 United Microelectronics Corp. Layout of semiconductor device with substrate-triggered ESD protection
TWI274419B (en) * 2005-06-14 2007-02-21 United Microelectronics Corp High-voltage MOS device
US7626243B2 (en) * 2006-08-04 2009-12-01 Advanced Analogic Technologies, Inc. ESD protection for bipolar-CMOS-DMOS integrated circuit devices
US7679870B2 (en) 2006-10-02 2010-03-16 Win Semiconductors Corp. On-chip ESD protection circuit using enhancement-mode HEMT/MESFET technology
US7705404B2 (en) * 2006-12-20 2010-04-27 Amazing Microelectronic Corporation Electrostatic discharge protection device and layout thereof
US7379283B1 (en) * 2007-03-15 2008-05-27 National Semiconductor Corporation ESD protection circuit with a low snapback voltage that is protected from fast non-ESD voltage spikes and ripples
KR20090097687A (ko) * 2008-03-12 2009-09-16 삼성전자주식회사 반도체 소자 및 그 형성 방법
TWI361485B (en) * 2008-04-30 2012-04-01 Macronix Int Co Ltd Transistor layout for electrostatic discharge protective circuit
US7655980B1 (en) * 2008-07-23 2010-02-02 United Microelectronics Corp. Device for ESD protection circuit
JP2010080622A (ja) * 2008-09-25 2010-04-08 Panasonic Corp 半導体集積回路
US8299532B2 (en) * 2009-08-20 2012-10-30 United Microelectronics Corp. ESD protection device structure
US8009399B2 (en) * 2009-08-27 2011-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. ESD improvement with dynamic substrate resistance
KR101057746B1 (ko) * 2010-04-12 2011-08-19 매그나칩 반도체 유한회사 비휘발성 메모리 장치 및 그 제조방법
US8879220B2 (en) 2011-04-20 2014-11-04 United Microelectronics Corp. Electrostatic discharge protection circuit
US8354722B2 (en) * 2011-05-31 2013-01-15 International Business Machines Corporation SCR/MOS clamp for ESD protection of integrated circuits
TWM424608U (en) 2011-11-04 2012-03-11 Richtek Technology Corp Fuse circuit for final test trimming of integrated circuit chip
TWI506784B (zh) * 2012-02-09 2015-11-01 United Microelectronics Corp 半導體元件
US8946822B2 (en) * 2012-03-19 2015-02-03 Analog Devices, Inc. Apparatus and method for protection of precision mixed-signal electronic circuits
US8836067B2 (en) * 2012-06-18 2014-09-16 United Microelectronics Corp. Transistor device and manufacturing method thereof
KR101883010B1 (ko) * 2012-08-06 2018-07-30 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
US8921943B2 (en) * 2012-12-10 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for ESD structures
US9006781B2 (en) * 2012-12-19 2015-04-14 Analog Devices, Inc. Devices for monolithic data conversion interface protection and methods of forming the same
US8860080B2 (en) * 2012-12-19 2014-10-14 Analog Devices, Inc. Interface protection device with integrated supply clamp and method of forming the same
US9583603B2 (en) * 2013-02-11 2017-02-28 Nxp Usa, Inc. ESD protection with integrated LDMOS triggering junction
US9041110B2 (en) * 2013-03-21 2015-05-26 United Microelectronics Corp. Semiconductor device for electrostatic discharge protection
CN203659860U (zh) * 2013-12-13 2014-06-18 江南大学 一种双重抗闩锁的环形ldmos-scr结构的高压esd保护器件
CN104752423B (zh) * 2013-12-31 2018-08-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US9082620B1 (en) * 2014-01-08 2015-07-14 Macronix International Co., Ltd. Semiconductor device
CN105206665A (zh) * 2014-05-27 2015-12-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN105448983B (zh) * 2014-07-30 2020-07-07 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
TWI645534B (zh) * 2015-03-06 2018-12-21 聯華電子股份有限公司 半導體靜電放電保護元件
TWI664709B (zh) * 2015-09-22 2019-07-01 聯華電子股份有限公司 半導體靜電放電保護元件
TWI667765B (zh) * 2015-10-15 2019-08-01 聯華電子股份有限公司 半導體靜電放電保護元件
US9673189B2 (en) * 2015-10-28 2017-06-06 United Microelectronics Corp. ESD unit
US9691752B1 (en) * 2016-04-11 2017-06-27 United Microelectronics Corp. Semiconductor device for electrostatic discharge protection and method of forming the same
TWI697092B (zh) * 2016-08-08 2020-06-21 聯華電子股份有限公司 半導體靜電放電保護電路、半導體靜電放電保護元件及其佈局結構

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