JP4262933B2 - 高周波回路素子 - Google Patents
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Description
【発明の属する技術分野】
本発明は、高周波回路素子に関し、特に、SOI構造の表面シリコン層に形成される高周波スイッチング用途の半導体スイッチに関する。
【0002】
【従来の技術】
近年、携帯電話等の移動体通信機器ではGHz帯のマイクロ波が使用されるようになってきており、アンテナの切替回路や送受信の切替回路には高周波信号を切り替えるための半導体スイッチが用いられている。この半導体スイッチとして、高周波特性に優れ、信号経路間の高アイソレーション化を実現することができるGaAs電界効果トランジスタ(FET:Field Effect Transistor)を用いた化合物半導体スイッチがある。
【0003】
このGaAsFETを用いた化合物半導体スイッチ回路について図11を参照して説明する。図11(a)は1入力1出力型のSPST(Single Pole Single Throw)半導体スイッチの等価回路を示す図であり、(b)は1入力2出力型のSPDT(Single Pole Double Throw)半導体スイッチの等価回路を示す図である。
【0004】
図11(a)に示すように、SPST半導体スイッチ1aは、シリーズFET2とシャントFET3の2つのFETからなり、シリーズFET2のソース/ドレインは入力端子5と出力端子6とに接続され、シャントFET3のドレイン/ソースは入力端子5又は出力端子6(図では出力端子6)とAC−GND10とに接続され、各々のFETのゲートはゲート電極を保護するための抵抗8を介して制御端子7a、7bに接続されている。
【0005】
このような構成の半導体スイッチ1aの動作について、各々のFETをノーマリ・オフ型として説明する。例えば、制御端子7a(シリーズFET2のゲート)に0V、制御端子7b(シャントFET3のゲート)に3Vを印加することによって、シリーズFET2がオフ状態、シャントFET3がオン状態となり、シリーズFET2のオフ動作により入力端子5と出力端子6との接続が絶たれると共に、シャントFET3のオン動作により出力端子6とAC−GNDとが短絡される。これにより、入出力端子間の高周波信号の漏洩が抑制されてアイソレーションを向上させることができる。
【0006】
また、図11(b)に示すように、SPDT半導体スイッチ1bは、2つのシリーズFET2a、2bと、2つのシャントFET3a、3bとからなり、シリーズFET2a、2bのソース/ドレインは入力端子5と出力端子6とに接続され、シャントFET3a、3bのドレイン/ソースは入力端子5又は出力端子6a、6b(図では出力端子)とAC−GND10とに接続されている。また、シリーズFET2a及びシャントFET3bのゲートは各々ゲート保護抵抗8を介して制御端子7aに接続され、シリーズFET2b及びシャントFET3aのゲートはゲート保護抵抗8を介して制御端子7bに接続されている。
【0007】
このような構成の半導体スイッチ1bの場合は、例えば、制御端子7a(シリーズFET2a及びシャントFET3bのゲート)に3V、制御端子7b(シリーズFET2bとシャントFET3aのゲート)に0Vを印加することによって、シリーズFET2a及びシャントFET3bがオン状態、シリーズFET2bとシャントFET3aがオフ状態となり、出力端子6a側に信号が伝わると共に、SPSTスイッチの場合と同様に、入出力端子間の高周波信号の漏洩が抑制されてアイソレーションが向上する。このようなシリーズFETとシャントFETによって構成された半導体スイッチの消費電力は本質的に非常に小さい。
【0008】
【発明が解決しようとする課題】
このGaAsFETを用いる半導体スイッチは、同一の半導体基板上にFETと受動素子を形成するモノリシックマイクロ波集積回路(MMIC:Monolithic Microwave IC)の形で構成されることが多いが、GaAs等の化合物半導体はシリコン半導体に比べて基板の単価が高いためICを廉価に製造することができず、より低価格化が求められている携帯電話等の移動体通信機器にとって大きな問題となる。
【0009】
そこで、この問題を解決するために、シリコン基板上に半導体スイッチを作り込む方法が検討されているが、シリコン基板はGaAs基板に比べて抵抗が小さいために高周波信号が基板等を介して漏洩してしまい、FETの挿入損失を低減することができないという問題がある。
【0010】
例えば、半導体スイッチをシリコン基板上に形成する場合、図12に示すように、p型シリコン基板11にn型不純物とp型不純物とを注入してpウェル14aとnウェル14cとを形成し、pウェル14aにFETのソース/ドレインとなるn+拡散層15と、ゲート絶縁膜17を介してゲート電極18とを形成し、各々のウェルに接地のための引き出し拡散層16を形成する構造となるが、この構造では、ソース/ドレイン間に流れる高周波信号は抵抗の小さいシリコン基板11を通って漏洩してしまう。
【0011】
一方、特開2000−294786号公報には、半導体層の下にシリコン酸化膜12等の絶縁層を設けてシリコン基板と絶縁するSOI構造において、図13に示すように、シリコン基板として抵抗率が500Ωm以上の高抵抗シリコン基板11aを用いる方法が開示されている。
【0012】
この方法は、シリコン基板に発生する誘導電流により線路の伝送損失(誘電体損)が増加するという課題に対するものであり、高抵抗シリコン基板11aを用いることにより、FETチャネル層の信号通過特性の低損失化と伝送線路の低損失化を同時に図ることができ、また、FETの寄生容量が低減するため、スイッチがオン状態時の低損失化とオフ状態時の高アイソレーション化を同時に実現することができる。それと同時に、この方法は高周波信号の漏洩を抑制する機能も有し、高抵抗シリコン基板11aに流れる電流を減らすことにより、図12に示した▲1▼の経路の漏洩を抑制することもできる。
【0013】
このように、上記構造を利用することにより、シリコン基板を通って漏洩する経路を遮断することはでき一応の効果は奏するが、SPST、SPDT等の半導体スイッチの場合は上記公報の構成と異なり、複数のFETが組み合わさって構成されるものであり、また、半導体スイッチに入力する信号はGHz帯の高周波信号であるために、FET間や意図しない経路で漏洩が生じてしまうことが懸念され、GaAsFETと同等の挿入損失を得ることができる構造の提案が求められている。
【0014】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、SOI構造の表面シリコン層に半導体スイッチを形成する構造における信号の漏洩経路を明確にし、各々の信号の漏洩経路を遮断もしくは抑制する構造を提案し、これによりFETの挿入損失を低減する半導体スイッチを提供することにある。
【0015】
また、本発明の他の目的は、大電力の信号が入力した場合であっても、FETのオフ状態を維持することができる半導体スイッチを提供することにある。
【0016】
【問題を解決するための手段】
上記目的を達成するため、本発明の高周波回路素子は、基板上に絶縁層を介して表面シリコン層が形成されるSOI構造の前記表面シリコン層に、複数のFETを含む高周波回路素子において、前記複数のFETは、各々、前記表面シリコン層に形成したトレンチによって分離されたウェル領域に形成され、各々の前記ウェル領域は、前記表面シリコン層に配設した抵抗体を介して直流GNDに接地されているものである。
【0017】
また、本発明の高周波回路素子は、基板上に絶縁層を介して表面シリコン層が形成されるSOI構造の前記表面シリコン層に、少なくとも、ソース/ドレインが入力端子と出力端子とに接続される第1のFETと、ドレイン/ソースが前記入力端子又は前記出力端子と交流GNDとに接続される第2のFETとが形成されてなる半導体スイッチにおいて、前記第1のFET及び前記第2のFETは、各々、前記表面シリコン層に形成したトレンチによって分離されたウェル領域に形成され、各々の前記ウェル領域は、前記表面シリコン層に配設した抵抗体を介して直流GNDに接地されているものである。
【0018】
本発明においては、前記抵抗体として、前記ウェル領域外側の、前記FETのゲート電極と同層に形成されたポリシリコン、又は、前記ウェル領域外側の、前記FETのソース/ドレイン拡散層と同層に形成された拡散抵抗、又は、前記ウェル領域内の、抵抗値が調整された引き出しコンタクト部構造の少なくとも一を備える構成とすることができる。
【0019】
また、本発明においては、前記引き出しコンタクト部構造は、前記ウェル領域内に形成される引き出し拡散層下層に、前記ウェル領域形成時のイオン注入量を減らして高抵抗化したウェル高抵抗部を備える構造、又は、前記ウェル領域内の前記引き出し拡散層と前記FETとの距離を離して高抵抗化した構造の少なくとも一を備える構成とすることもできる。
【0020】
また、本発明においては、前記抵抗体の抵抗値が、500Ω以上に設定されることが好ましい。
【0021】
また、本発明においては、前記表面シリコン層の前記半導体スイッチ形成領域に、負電圧生成型、又は、昇圧型のDC−DCコンバータを含む制御電圧生成回路が形成され、該制御電圧生成回路により生成された負電圧又は昇圧電圧を用いて、前記FETのゲートが制御される構成とすることができ、前記負電圧生成型のDC−DCコンバータで生成される前記負電圧の絶対値、又は、前記昇圧型のDC−DCコンバータで生成される前記昇圧電圧の値は、入力信号の電圧降下によるゲート電位の上昇を補償可能な値に設定されることが好ましい。
【0022】
また、本発明においては、前記高周波回路素子は、1組の前記第1のFET及び前記第2のFETで構成される1入力1出力型のSPSTスイッチ、又は、2組の前記第1のFET及び前記第2のFETで構成される1入力2出力型のSPDTスイッチからなる構成とすることができる。
【0023】
また、本発明においては、前記スイッチは、前記第1のFET及び前記第2のFETの各々が、直列に接続された複数のFETで構成される多段のスイッチとすることができる。
【0024】
また、本発明においては、前記第1のFETのソース/ドレインと前記入力端子又は前記出力端子との間、又は、前記第2のFETのソース又はドレインと交流GNDとの間の少なくとも一方に、容量が接続されている構成とすることもできる。
【0025】
このように、本発明は、高抵抗シリコン基板等の抵抗値の高い基板上にシリコン酸化膜等の絶縁膜を介して表面シリコン層を形成するSOI構造の表面シリコン層に、SPST、SPDT等の高周波用半導体スイッチを作り込む構成において、半導体スイッチを構成する各々のFETをトレンチに埋設した絶縁部材によって分離し、かつ、DC−GNDに接続されるラインに500Ω以上の抵抗値のポリシリコンや拡散抵抗、抵抗値が調整された引き出しコンタクト部を配設することにより、基板を通って漏洩する経路、FET間の素子分離構造を貫通して漏洩する経路を確実に遮断し、また、DC−GNDラインを通る経路の漏洩を抑制し、これにより挿入損失の低減を図ることができる。
【0026】
又、上記構造に加えて、半導体スイッチと同一素子内に、負電圧生成型又は昇圧型等のDC−DCコンバータや切替回路等からなる制御電圧生成回路を形成し、例えば、−3Vの負電圧や+6Vに昇圧した電圧をFETのゲート制御電圧として利用することによって、高周波入力信号の電圧降下によりゲート電圧が上昇した場合であってもFETのオフ状態を維持することができ、これにより半導体スイッチの高出力化を図ることができる。
【0027】
【発明の実施の形態】
本発明に係る高周波回路素子、特に、半導体スイッチは、その好ましい一実施の形態において、シリコン基板上にシリコン酸化膜を介して表面シリコン層が形成されるSOI構造の表面シリコン層に、入力端子と出力端子とがソース/ドレインの各々と接続されるシリーズFET及び出力端子とACGNDとがドレイン/ソースの各々と接続されるシャントFETのセットを1組以上備え、各々のFETのpウェルはトレンチ絶縁体によって分離形成され、かつ、各々のpウェルとDC−GNDとを接続するラインには500Ω以上の抵抗値のポリシリコン、拡散抵抗等の抵抗体や抵抗値が調整された引き出しコンタクト部が配設されているものであり、SOI構造によって基板を介して漏洩する経路を遮断し、素子分離構造によってpウェル間を貫通して漏洩する経路を遮断し、抵抗体によってDC−GNDラインの漏洩を抑制することができ、その結果、挿入損失特性に優れた半導体スイッチをシリコン基板上に実現することができる。また、上記構造に加えて、半導体スイッチと同一素子内に、負電圧や昇圧した電圧を生成するDC−DCコンバータや切替回路等からなる制御電圧生成回路を形成し、この制御電圧生成回路で生成した電圧を用いてゲートを制御することにより、高周波入力信号の電圧降下によりゲート電位が上昇した場合であってもゲートのオフ状態を確実に維持することができる。
【0028】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【0029】
[実施例1]
まず、本発明の第1の実施例に係る半導体スイッチについて、図1乃至図7を参照して説明する。図1及び図7は、本発明の半導体スイッチの基本構成を示す等価回路図であり、図2は、その基本構造を模式的に示す断面図である。また、図3乃至図5は、第1の実施例に係る半導体スイッチ(1段SPSTスイッチ)の具体的構造を示す平面図及び断面図であり、図6は、DC−GNDラインに挿入する抵抗体の抵抗値と挿入損失との相関を示すシミュレーション結果である。
【0030】
なお、以下の各実施例では、半導体スイッチとしてSPSTスイッチを例にして説明するが、本発明の構造はSPSTに限らず、SPDT、DPDT(Double Pole Double Throw)等の全ての多入力多出力の高周波用の半導体スイッチに適用することができる。
【0031】
従来技術において説明したように、半導体スイッチをシリコン基板上に製作すると、p型シリコン基板11を通る経路等で高周波信号が漏洩し、FETの挿入損失が増加してしまう。この漏洩の問題に対して、特開2000−294786号公報では、図13に示すように、基板として高抵抗のシリコン基板11aを用いることにより基板を通って漏洩する経路を遮断している。
【0032】
そこで、本願発明者は上記公報に基づいて高抵抗のSOI基板を用いて実際に半導体スイッチを製作して挿入損失を測定したところ、p型シリコン基板11上に直接FETを製作する図12の構造に比べて挿入損失の低減効果が認められるものの、依然としてGaAsFETに比べて挿入損失が大きいことを確認した。この原因は、単独のトランジスタの場合はシリコン基板11を通る経路のみを考慮すれば十分であるが、半導体スイッチの場合は複数のFETを組み合わせて使用するものであり、また、半導体スイッチに入力する信号は通常の半導体装置に入力する信号に比べて周波数の高い信号であるため、▲1▼の経路以外にも信号が漏洩する経路が生じるためと考えられる。
【0033】
このような信号の漏洩は回路上で判断することは難しく、試行錯誤で実験的に特定する必要があるため、今度は、高抵抗SOI基板を用いる構造に、更に各々のFETをトレンチ分離してFET間の漏洩経路を遮断した素子を製作して、再度挿入損失の測定を行った。しかしながら、SOI構造単独の場合に比べて挿入損失は低減しているものの、信号漏洩を有効に抑制するには至らなかった。
【0034】
そこで、本願発明者の経験的な考察に基づいて各配線経路を調査し、挿入損失を評価したところ、各々のFETを形成するウェル領域を接地するためのDC−GNDライン9に高周波信号が漏洩することを突き止めた。このDC−GNDライン9を通って高周波信号が漏洩するという事実は、本願発明者の知見によって得られた新規な着想に基づくものである。
【0035】
上記各種実験により、p型シリコン基板11上に半導体スイッチを形成する場合には、図12に示すように、オン状態のFETのソース/ドレイン間の高周波信号がp型シリコン基板11を通って隣接するFETに漏洩する経路▲1▼、pウェル14aを分離するnウェル14cを貫通して隣接するFETに漏洩する経路▲2▼の他に、各々のFETからDC−GND9に漏洩する経路の3つの経路が存在することが明確になり、特にDC−GNDライン9の経路の信号漏洩が最も大きく、この経路を有効に抑制することが半導体スイッチ製作上重要であることを確認した。
【0036】
そこで、本実施例では、図2に示すように、高抵抗のシリコン基板11上にシリコン酸化膜12等の絶縁膜を介して表面シリコン層を形成するSOI構造において、表面シリコン層にシリコン酸化膜12まで貫通するトレンチを形成し、トレンチ内部をシリコン酸化膜等の絶縁部材で埋設することによって、トレンチ絶縁体13で各々のFETを分離して経路▲2▼を遮断すると共に、各々のFETとDC−GND9とを結ぶ経路に所定の抵抗値の抵抗体4を挿入し、DC−GNDラインを通る経路の信号漏洩を抑制することを特徴としている。
【0037】
図2の構造の半導体スイッチを等価回路で示すと図1のようになる。すなわち、本実施例のSPST半導体スイッチ1aは、シリーズFET2とシャントFET3の2つのFETからなり、シリーズFET2のソース/ドレインは入力端子5と出力端子6とに接続され、シャントFET3のドレイン/ソースは出力端子6とAC−GND10とに接続され、各々のFETのゲートはゲート保護抵抗8を介して制御端子7a、7bに接続されている。また、各々のFETは抵抗体4を介してDC−GND9に接地されている。
【0038】
上記抵抗体4により、各々のFETのpウェル14aからDC−GND9に漏洩する信号が抑制されるが、この抵抗体4の抵抗値は、小さすぎると信号の漏洩を有効に抑制することができず、また、大きすぎると各々のFETが浮遊した状態になりDC的に不安定になってしまう。従って、抵抗体4を挿入するにあたってその抵抗値を好ましい値に設定する必要がある。そこで、1段SPSTスイッチ1aの挿入損失のウェル接地抵抗依存性をシミュレーションにより求めた。その結果を図6に示す。
【0039】
図6の横軸は抵抗体4の抵抗値(Ω)を示し、縦軸は入力電圧に対する出力電圧の比率、すなわち挿入損失(dB)を示している。図6より、DC−GNDラインに挿入する抵抗体4の抵抗値が大きくなるほど漏洩電流が減少し、挿入損失が減少していることがわかる。この挿入損失の許容範囲は半導体スイッチに求められる特性に応じて適宜定められるが、一般的には挿入損失が1dB以下であれば半導体スイッチの性能上問題ないと考えられるため、DC−GNDラインに挿入する抵抗としては500Ω以上であればよいと言える。また、半導体スイッチ1aが安定して動作する範囲は、半導体スイッチに接続される他の回路要素や接地方法によって異なるが、一般には10MΩ以上となるとDC的に不安定になると言える。従ってDC−GNDラインに挿入する抵抗体4の抵抗値は500Ω以上、好ましくは500Ω〜10MΩの範囲とすればよい。
【0040】
このように、SOI構造のシリコン層に半導体スイッチを形成する構造において、各々のFET形成領域をトレンチ絶縁体13で分離、かつ、各々のFETのDC−GNDラインに500Ω以上の抵抗値の抵抗体を挿入することにより、シリコン基板11を介して漏洩する経路、FET間のp−Sub14bを貫通して漏洩する経路を遮断し、DC−GNDラインを通る経路の漏洩を有効に抑制することができ、これにより挿入損失の低い半導体スイッチをシリコン基板上に製作することができる。
【0041】
上記構成の半導体スイッチ1aの具体的な構造について、図3乃至図5を参照して説明する。図3は、本実施例の1段SPSTスイッチの具体的な構造を示す図であり、(a)は、平面レイアウト図、(b)は(a)のA−A′線における断面図である。また、図4及び図5は、本実施例の1段SPSTスイッチの他の構成を示す断面図である。
【0042】
図3に示すように、本実施例の半導体スイッチ1aは、トレンチ絶縁体13で分離された各々のpウェル14aに、ソース/ドレインとなるn+拡散層15とDC−GND9と接続するための引き出し拡散層16とが形成され、ソース/ドレインの間にはゲート酸化膜17を介してゲート電極18が形成されている。また、各々のpウェル14aに隣接する領域には抵抗体4が配設され、図示しないコンタクトホール及び配線によって引き出し拡散層16と接続されている。
【0043】
この抵抗体4としては、上述したように500Ω以上の抵抗値を有する抵抗体であればよいが、シリコンプロセスで容易に形成することができ、かつ、抵抗値の調整が容易な構造であることが好ましい。例えば、図3(b)に示すように、フィールド酸化膜等の絶縁膜上にポリシリコン4aをライン状に形成し、その一端を引き出し拡散層16に、他端をDC−GNDラインに接続する構造により実現することができる。
【0044】
ポリシリコン4aからなる抵抗体を形成する方法としては、例えば、ゲート電極18となるポリシリコンを堆積する際に、トレンチ絶縁体13を挟んでpウェル14aと隣接する領域にもポリシリコンを堆積して、公知のリソグラフィー技術及びエッチング技術を用いてこのポリシリコンをライン状に加工し、その上層に形成する層間絶縁膜、コンタクト、メタル配線等(図示せず)を用いて引き出し拡散層16と接続すればよい。その際、堆積するポリシリコンの膜厚、幅、長さ等を調整することによってポリシリコン4aの抵抗を所望の値(500Ω以上)に調整することができる。
【0045】
また、図4に示すように、トレンチ絶縁体13を挟んでpウェル14aに隣接する領域に不純物を注入して所望の抵抗値の拡散抵抗4bを形成する構成としてもよい。拡散抵抗4bを形成する方法としては、例えば、FETのソース/ドレインや引き出し拡散層16を形成する際又はその前後に、所定の寸法の開口を設けたレジストパターンをマスクとして、p−Sub14bに加速電圧30keV、ドーズ量1E+15/cm2程度の条件でボロンを注入して拡散抵抗層を形成すればよい。その際、注入する不純物のドーズ量、拡散層の深さ、レジストパターンの開口の幅、長さ等を調整することによって、拡散抵抗4bの抵抗を所望の値(500Ω以上)に調整することができる。
【0046】
上記2つの方法は、pウェル14aとは別の領域に抵抗体4を形成する構造であるが、レイアウト上、抵抗体4を形成する領域を確保することが困難な場合は、図5に示すように、ウェルの抵抗率を部分的に変化させる、もしくは、FETから引き出しコンタクトに至る経路でウェルの平面レイアウトを工夫することによっても抵抗値を調整することができる。具体的には、pウェル作成時のイオン注入量を部分的に減らしウェル内部に高抵抗部16aを設ける、もしくは、引き出しコンタクトをFETから遠くに採る、あるいは、引き出しコンタクト近傍でウェルの平面形状を狭める等の処置を施すことにより、コンタクトから引き出された時点でFET直下からの抵抗が所望の値(500Ω以上)になるように調整することができる。
【0047】
なお、図3乃至図5に示すレイアウトは例示であり、図3及び図4ではDC−GNDラインに挿入する抵抗体4をpウェル14aに隣接する領域に設けているが、本発明の構造は一般的なシリコンプロセスを用いて形成することができ、レイアウトの自由度が高いという特徴があり、抵抗体4を形成する領域は図の構成に限定されず、半導体装置全体のレイアウトやプロセス適合性等を勘案して適宜設定することができる。ただし、各々のpウェル14aの引き出し拡散層16と外部の抵抗体4との間の配線に高周波信号が重畳しないようにするためには、抵抗体4を各々のpウェル14a近傍に設けることが好ましい。
【0048】
また、図1の等価回路図には、半導体スイッチ1aの主な構成要素のみを示しているが、図1の構成に抵抗や容量等を接続しても良い。例えば、図7(a)に示すように、シャントFET3のソース又はドレインとAC−GND10との間にシャント容量19aを接続したり、図7(b)に示すように、シリーズFET2のソース/ドレインと入力端子5又は出力端子6との間の少なくとも一方にシリーズ容量19bを接続したり、シャント容量19aとシリーズ容量19bの両方を接続する構成としてもよい。このシャント容量19a又はシリーズ容量19bは、MIM容量(メタル容量)やポリシリコンとゲート酸化膜と拡散層とで構成されるMOS容量等で実現することができる。
【0049】
[実施例2]
次に、本発明の第2の実施例に係る半導体スイッチについて、図8及び図9を参照して説明する。図8は、第2の実施例に係る半導体スイッチの構成を示す等価回路図であり、図9は、その具体的なレイアウトを示す平面図である。
【0050】
前記した第1の実施例の構造によって高周波信号の漏洩による挿入損失を低減することができるが、半導体スイッチには、移動体通信機器の大電力化に伴ってより大きな電力が入力できる構造が求められており、大きな入力電力に対してもFETのオン/オフ動作を保証する必要がある。
【0051】
上述したSPST、SPDT等の高周波用半導体スイッチでは、シリーズFET2及びシャントFET3の一方がオン、他方がオフとなって動作するが、入力電力が大きい場合にはオン状態のシリーズFET2を通過する高周波信号自身の振幅電圧がもたらす電圧降下によって、オフ状態にあるべきシャントFET3のゲート電位がそのしきい値電圧を超えてしまい、オフ状態を維持できなくなる場合がある。
【0052】
例えば、図11(b)に示す従来の構造のSPDTスイッチ1bにおいて、シリーズFET2aとシャントFET3bのゲートに制御端子7aから3Vを印加してオン状態とし、シリーズFET2bとシャントFET3aのゲートに制御端子7bから0Vを印加しオフ状態として用いた時、すなわち出力端子6a側に信号を伝えようとする場合、入力高周波信号の電圧振幅をVinとすると、シャントFET3aのゲートにはVin/2の電圧が電圧降下によって掛かる。この電圧降下によるゲート電圧がシャントFET3aのしきい値電圧(Vth)を超える場合、すなわち、Vin/2>Vthとなる場合にシャントFET3aはオフ状態を維持できなくなり、オン状態となってしまう。
【0053】
通常、半導体スイッチは、2つの制御端子7a、7bの各々からFETのゲートに0V/3Vの電圧を印加して駆動する2端子制御方式(図1参照)や、インバータ20を用いて0Vと3Vとを切り替える1端子制御方式(図8(a)参照)が用いられるが、いずれの場合もゲート制御電圧は0Vと3Vとを切り替えるのみであり、大きな高周波信号が入力し、その電圧降下によりゲート電位に変動が生じた場合にオフ状態を維持することが困難となる。
【0054】
一般にFETの誤動作を防止するためには、FETに様々な周辺回路を付加して動作を安定させる方法があるが、従来の半導体スイッチはGaAs基板をベースにしたものであり、周辺回路を作り込むことは容易ではなかった。これに対して、本発明ではシリコン基板をベースにした構造においても挿入損失を低減した半導体スイッチを提供することができるため、このようなFETの誤動作等の問題に対しても、通常のシリコンプロセスを用いて周辺回路を作り込むことによって容易に解決することができるという大きな特徴がある。
【0055】
具体的には、本実施例では、ゲート制御電圧を0Vと3Vとの間で切り替えるのではなく、図8(b)に示すように、制御電圧生成回路21を用いて負電圧を生成し、負電圧をゲート制御電圧として利用することにより、オフ状態のゲート電位の上昇を相殺してFETの誤動作を防止している。具体的には、制御電圧生成回路21は、負電圧(例えば、−3V)を生成するジェネレータ(DC−DCコンバータ)21aと、正負の電圧(例えば、+3Vと−3V)を切り替える切替回路21bとから構成され、切替回路21bは、インバータと、ロジック用MOS(例えば、しきい値電圧〜0.5VのPMOSFET、Q1及びQ3としきい値電圧〜3.5VのNMOSFET、Q2及びQ4)とで構成されるロジックによって形成される。
【0056】
なお、このDC−DCコンバータ21aや切替回路21b自体は一般的な構成の回路であるが、本実施例では、これらの制御電圧生成回路21を半導体スイッチと同一素子内に形成する構成が新規であり、従来のGaAs基板をベースとする半導体スイッチでは困難であった他の周辺回路との結合が、本発明の半導体スイッチでは同一素子内で容易に実現することができる。これは、SOI基板上でトレンチと抵抗とを用いて高周波動作を可能とした本手法によって初めて実現されるものである。
【0057】
なお、上記説明では、DC−DCコンバータ21aと切替回路21bとによって−3Vと+3Vの制御電圧を生成する負電圧生成型としたが、高周波信号の電圧降下によるゲート電位の変動を考慮して、その分大きな電圧でゲートを制御することもできる。例えば、昇圧型のDC−DCコンバータ21aを用いて入力電圧を昇圧して+6Vの制御電圧を生成し、しきい値電圧(Vth)の大きいFETを用いて0V/6Vで制御することによりFETのオフ状態を維持する構成とすることもできる。
【0058】
このような構造を実現するレイアウトの例を図9に示す。例えば、トレンチ絶縁体13により、半導体スイッチを形成する領域22と、DC−DCコンバータ21aを形成する領域23aと、切替回路21b等のCMOSロジックを形成する領域23bとを分離して形成し、その上層に設けるコンタクトや配線によってこれらを接続すればよく、これらの領域は半導体装置全体のレイアウトやプロセス適合性等を勘案して適宜設定することができる。
【0059】
このように、半導体スイッチと負電圧生成型又は昇圧型のDC−DCコンバータ21a及び切替回路21bとからなる制御電圧生成回路21を同一素子内に形成することにより、シリーズFETに流れる高周波信号によってシャントFETのゲート電位が変動する場合であっても、確実にシャントFETのオフ状態を維持することができ、これにより、入力電力の大きい使用形態においても本発明の半導体スイッチを用いることができる。
【0060】
本実施例の効果をシミュレーションしたところ、例えば、しきい値電圧0.7VのFETを4個使用してSPDTスイッチを構成する場合、0.1dB利得圧縮時入力電力は、+3Vの制御電圧を用いる従来構造では12.9dBmであるのに対し、−3Vの負電圧を利用する本実施例の構造では27.3dBmと大幅に改善され、パワー特性が向上できることが確認された。
【0061】
なお、上記説明では、ゲート制御電圧を−3V/+3V、0V/+6Vとしたが、この電圧値は例示であり、FETの性能や高周波信号による電圧降下の大きさを勘案して適宜設定することができる。
【0062】
[実施例3]
次に、本発明の第3の実施例に係る半導体スイッチについて、図10を参照して説明する。図10は、第3の実施例に係る半導体スイッチの構成を示すレイアウト図及びその等価回路図である。なお、本実施例は、半導体スイッチとして2段のSPSTスイッチを用いた場合について記載するものである。
【0063】
第2の実施例において、オン状態のシリーズFET2を通過する高周波信号自身の振幅電圧(Vin)がもたらす電圧降下によって、オフ状態にあるべきシャントFET3のゲートにVin/2の電圧が掛かり、ゲート電位がそのしきい値電圧を超えた場合にオフ状態を維持できなくなるという問題を示した。
【0064】
この問題に対して、第2の実施例では、負電圧生成型又は昇圧型のDC−DCコンバータ21a及び切替回路21bとからなる制御電圧生成回路21を半導体スイッチと同一素子内に形成し、負電圧又は昇圧した電圧をゲート制御電圧として利用することにより、高周波信号の電圧降下によるシャントFET3の誤動作を防止する方法について記載したが、例えば、FETの2段直列接続を用いると、FET1個あたりの電圧降下が1/2になるため、しきい値上昇によるゲートオープンは約2倍の因子分だけ緩和される。従って、多段の直列接続構造によってもFETの誤動作を防止することは可能である。
【0065】
図10(b)に、シリーズFET2及びシャントFET3の各々を2段の直列接続とした場合の等価回路を示す。図に示すように、2段SPSTスイッチでは、直列に接続した2つのシリーズFET2の一方のFETのソースと他方のFETのドレインは、各々入力端子5と出力端子6とに接続され、同様に、直列に接続した2つのシャントFET3の一方のFETのドレインと他方のFETのソースは、各々出力端子6とAC−GND10とに接続される。また、ゲート電極は、各々ゲート電極保護抵抗8を介して制御端子7a、7bに接続され、各々のFETは抵抗体4を介してDC−GND9に接続される。
【0066】
この2段のSPSTスイッチを基板上に実現する場合、等価回路上で直列に接続される2つのFETを同じウェル領域に形成すると、この2つのFET間で信号の漏洩が生じてしまう。そのため、2段のスイッチを構成する場合には、図10(a)に示すように、シリーズFET2とシャントFET3とを2つの領域に分離するのみならず、直列に接続される2つのFETもトレンチ絶縁体13で分離して、計4つのpウェル領域を設けることになる。
【0067】
そして、4つのpウェル領域の各々に、ソース/ドレインとなるn+拡散層15と、DC−GND9と接続するための引き出し拡散層16とが形成され、ソース/ドレインの間にはゲート酸化膜を介してゲート電極18が形成される。また、各々のpウェルに隣接する領域には抵抗体4が配設され、図示しないコンタクトホール及び配線によって引き出し拡散層16及びDC−GND9と接続される構造となる。
【0068】
このように2段のスイッチとすることにより、高周波信号の電圧降下によるゲート電位の上昇を1/2に低減することができるが、このスイッチに信号の漏洩を防止可能な本発明の構造を適用するには、各々のFETのウェル領域を別々に設ける必要があり、その分半導体スイッチの面積が大きくなるという問題がある。従って、何段のスイッチとするかは、高周波信号の振幅電圧、ゲートのしきい値電圧やレイアウト上の制限等を考慮して総合的に判断することが好ましい。また、本実施例の多段直列接続構造と、第2の実施例で示した制御電圧生成回路21を作り込む構造とを併用することも可能であり、この2種類の構造を組み合わせることによって、更に、高周波信号自身の電圧降下の影響を低減することもできる。
【0069】
なお、抵抗体4としては、第1の実施例と同様に500Ω以上の抵抗値を有する抵抗体であればよく、例えば、図3乃至図5に示すように、ポリシリコン4aや拡散抵抗4b、抵抗値が調整された引き出しコンタクト部構造等で実現することができる。これらの抵抗体4は第1の実施例で示した方法で形成することができ、ポリシリコン4aの膜厚、形状、拡散抵抗4bや高抵抗引き出し拡散層16aに注入する不純物のドーズ量、拡散層の深さ、形状等を調整することによって所望の抵抗値に調整することができる。また、抵抗体4の配設位置は図の構成に限らず、半導体装置全体のレイアウトやプロセス適合性等を勘案して適宜設定することができ、図10(b)の基本構成にシャント容量19aやシリーズ容量19b等を追加してもよい。
【0070】
また、上記各実施例では、本発明の構造を半導体スイッチに適用する場合について記載したが、本発明は上記実施例に限定されるものではなく、SOI基板上にトレンチで分離形成されたウェルを同一素子内に設けた抵抗体を介してDC固定GNDに接地する構造を含む任意の高周波回路素子に適用することができる。また、上記各実施例では、半導体スイッチ単独の構成について記載しているが、該スイッチを他の回路やIC等と組み合わせて使用できることは明らかである。
【0071】
【発明の効果】
以上説明したように、本発明の半導体スイッチによれば下記記載の効果を奏する。
【0072】
本発明の第1の効果は、シリコン基板上に半導体スイッチを形成する場合であっても、信号の漏洩を遮断又は抑制し、挿入損失を低減することができるということである。
【0073】
その理由は、高抵抗シリコン基板上にシリコン酸化膜等の絶縁層を介して表面シリコン層を形成するSOI構造において、半導体スイッチを構成する各々のFETを形成するpウェル領域をトレンチに埋設した絶縁体で包囲して分離し、かつ、各々のpウェル領域とDC−GNDとを接続するラインにポリシリコンや拡散抵抗、抵抗値が調整された引き出しコンタクト部構造を設けることによって、基板を通って漏洩する経路、素子分離構造を貫通して漏洩する経路を遮断し、また、DC−GNDラインを通る経路の漏洩を抑制することができるからである。
【0074】
また、本発明の第2の効果は、シリーズFETを流れる高周波信号の電圧降下によってシャントFETのゲート電位が変動した場合であっても、シャントFETのオフ状態を確実に維持することができ、これにより入力信号の大電力化が可能となり、パワー特性を向上させることができるということである。
【0075】
その理由は、DC−DCコンバータにより生成した負電圧(例えば−3V)や昇圧した電圧(例えば、+6V)をゲート制御電圧として用いることによって、従来大信号化を妨げていた、入力信号自身の電圧降下によるゲート電位上昇の影響を大幅に緩和することができるため、大電力信号入力に対してもFETのオフ状態を維持することができるからである。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係る半導体スイッチの基本構成を示す等価回路図である。
【図2】本発明の第1の実施例に係る半導体スイッチの基本構造を模式的に示す断面図である。
【図3】本発明の第1の実施例に係る半導体スイッチの具体的構造を示す図であり、(a)はレイアウト平面図、(b)はその断面図である。
【図4】本発明の第1の実施例に係る半導体スイッチの他の構造を示す断面図である。
【図5】本発明の第1の実施例に係る半導体スイッチの他の構造を示す断面図である。
【図6】本発明の第1の実施例に係る半導体スイッチに挿入される抵抗体の抵抗値と挿入損失との相関を示す図である。
【図7】本発明の第1の実施例に係る半導体スイッチの他の基本構成を示す等価回路図である。
【図8】本発明の第2の実施例に係る半導体スイッチの構成を示す回路図である。
【図9】本発明の第2の実施例に係る半導体スイッチの具体的構成を示すレイアウト平面図である。
【図10】本発明の第3の実施例に係る半導体スイッチの具体的構造を示す図であり、(a)はレイアウト平面図、(b)はその等価回路図である。
【図11】従来の半導体スイッチの構成を示す等価回路図であり、(a)はSPSTスイッチ、(b)はSPDTスイッチを示す図である。
【図12】従来の半導体スイッチにおける信号漏洩経路を示す図である。
【図13】従来のSOI構造に形成した半導体スイッチの構造を示す図である。
【符号の説明】
1a SPST半導体スイッチ
1b SPDT半導体スイッチ
2、2a、2b シリーズFET
3、3a、3b シャントFET
4 抵抗体
4a 抵抗体(ポリシリコン)
4b 抵抗体(拡散抵抗)
5 入力端子
6、6a、6b 出力端子
7、7a、7b 制御端子
8 ゲート保護抵抗
9 DC−GND
10 AC−GND
11 p型シリコン基板
11a 高抵抗p型シリコン基板
12 シリコン酸化膜
13 トレンチ絶縁体
14a pウェル
14b p−Sub
14c nウェル
15 n+拡散層
15a ソースコンタクト層
15b ドレインコンタクト層
16 引き出し拡散層
16a pウェル高抵抗部
17 ゲート酸化膜
18 ゲート電極
19a シャント容量
19b シリーズ容量
20 インバータ
21 制御電圧生成回路
21a 負電圧ジェネレータ(DC−DCコンバータ)
21b 切替回路
22 スイッチ形成領域
23a DC−DCコンバータ形成領域
23b CMOSロジック形成領域
24 VDD端子
25 チャネル層
26 ビアホール
27 ソース/ドレイン電極
Claims (10)
- 基板上に絶縁層を介して表面シリコン層が形成されるSOI構造の前記表面シリコン層に、複数のFETを含む高周波回路素子において、
前記複数のFETは、各々、前記表面シリコン層に形成したトレンチによって分離されたウェル領域に形成され、各々の前記ウェル領域は、前記表面シリコン層に配設した抵抗体を介して直流GNDに接地されていることを特徴とする高周波回路素子。 - 基板上に絶縁層を介して表面シリコン層が形成されるSOI構造の前記表面シリコン層に、少なくとも、ソース/ドレインが入力端子と出力端子とに接続される第1のFETと、ドレイン/ソースが前記入力端子又は前記出力端子と交流GNDとに接続される第2のFETとが形成されてなる高周波回路素子において、前記第1のFET及び前記第2のFETは、各々、前記表面シリコン層に形成したトレンチによって分離されたウェル領域に形成され、各々の前記ウェル領域は、前記表面シリコン層に配設した抵抗体を介して直流GNDに接地されていることを特徴とする高周波回路素子。
- 前記抵抗体として、前記ウェル領域外側の、前記FETのゲート電極と同層に形成されたポリシリコン、前記ウェル領域外側の、前記FETのソース/ドレイン拡散層と同層に形成された拡散抵抗、又は、前記ウェル領域内の、抵抗値が調整された引き出しコンタクト部構造の少なくとも一を備えることを特徴とする請求項1又は2に記載の高周波回路素子。
- 前記引き出しコンタクト部構造として、前記ウェル領域内に形成される引き出し拡散層下層に、前記ウェル領域形成時のイオン注入量を減らして高抵抗化したウェル高抵抗部を備える構造、又は、前記ウェル領域内の前記引き出し拡散層と前記FETとの距離を離して高抵抗化した構造の少なくとも一を備えることを特徴とする請求項3記載の高周波回路素子。
- 前記抵抗体の抵抗値が、500Ω以上に設定されることを特徴とする請求項1乃至4のいずれか一に記載の高周波回路素子。
- 前記表面シリコン層の前記半導体スイッチ形成領域に、負電圧生成型、又は、昇圧型のDC−DCコンバータを含む制御電圧生成回路が形成され、該制御電圧生成回路により生成された負電圧又は昇圧電圧を用いて、前記FETのゲートが制御されることを特徴とする請求項1乃至5のいずれか一に記載の高周波回路素子。
- 前記負電圧生成型のDC−DCコンバータで生成される前記負電圧の絶対値、又は、前記昇圧型のDC−DCコンバータで生成される前記昇圧電圧の値は、入力信号の電圧降下によるゲート電位の上昇を補償可能な値に設定されることを特徴とする請求項6記載の高周波回路素子。
- 前記高周波回路素子は、1組の前記第1のFET及び前記第2のFETで構成される1入力1出力型のSPSTスイッチ、又は、2組の前記第1のFET及び前記第2のFETで構成される1入力2出力型のSPDTスイッチであることを特徴とする請求項2乃至7のいずれか一に記載の高周波回路素子。
- 前記スイッチは、前記第1のFET及び前記第2のFETの各々が、直列に接続された複数のFETで構成される多段のスイッチであることを特徴とする請求項8記載の高周波回路素子。
- 前記第1のFETのソース/ドレインと前記入力端子又は前記出力端子との間、又は、前記第2のFETのソース又はドレインと交流GNDとの間の少なくとも一方に、容量が接続されていることを特徴とする請求項8又は9に記載の高周波回路素子。
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