JP3344598B2 - 半導体不揮発メモリ装置 - Google Patents
半導体不揮発メモリ装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 88
- 239000000758 substrate Substances 0.000 claims description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 29
- 229920005591 polysilicon Polymers 0.000 claims description 28
- 239000003990 capacitor Substances 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 230000008859 change Effects 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims 2
- 238000009421 internal insulation Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 19
- 230000008569 process Effects 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 239000010410 layer Substances 0.000 description 14
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 238000000926 separation method Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000005192 partition Methods 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【0001】
【産業上の利用分野】本発明は、電気的に書き込み可能
な半導体不揮発メモリ装置に関する。
な半導体不揮発メモリ装置に関する。
【0002】
【従来の技術】従来のEEPROMやEPROMすなわ
ち電気的書き込み可能不揮発メモリセル(以下、単にメ
モリセルという)において、二層ゲート方式のものが知
られている。この二層ゲート方式のメモリセルでは、浮
遊電極の電荷保存のために重なる浮遊電極と制御電極と
の間の電極間絶縁膜(例えばポリシリコン浮遊電極の酸
化により形成される)の電流リーク防止が重要であり、
膜厚増加(例えば0.6μm以上)やSi3 N4 膜の追
加などの対策が要望される。しかしこのような電極間絶
縁膜の膜厚増加は両電極間の容量(電極間容量)の低下
を招き、浮遊電極に電子注入する場合に制御電極に印加
する書き込み時制御電圧を高電圧とする必要がある。そ
してこのことは、制御電極の電位を制御するトランジス
タの高耐圧化、又は、浮遊電極及び制御電極の面積増大
による電極間容量の増加を必要とする。
ち電気的書き込み可能不揮発メモリセル(以下、単にメ
モリセルという)において、二層ゲート方式のものが知
られている。この二層ゲート方式のメモリセルでは、浮
遊電極の電荷保存のために重なる浮遊電極と制御電極と
の間の電極間絶縁膜(例えばポリシリコン浮遊電極の酸
化により形成される)の電流リーク防止が重要であり、
膜厚増加(例えば0.6μm以上)やSi3 N4 膜の追
加などの対策が要望される。しかしこのような電極間絶
縁膜の膜厚増加は両電極間の容量(電極間容量)の低下
を招き、浮遊電極に電子注入する場合に制御電極に印加
する書き込み時制御電圧を高電圧とする必要がある。そ
してこのことは、制御電極の電位を制御するトランジス
タの高耐圧化、又は、浮遊電極及び制御電極の面積増大
による電極間容量の増加を必要とする。
【0003】一方、単層ゲート方式のメモリセルも知ら
れている。この単層ゲート方式のメモリセルは、例えば
図20に示すように、半導体基板100の表面部に形成
されたMOSトランジスタ101のゲート電極部102
aとこのゲート電極部102aを延設して形成された容
量電極部102bとからなる浮遊電極102と、容量電
極部102bの直下に絶縁膜を挟んで配設されるととも
に上記MOSトランジスタ101のチャンネル領域及び
半導体基板100から接合分離された半導体領域からな
る制御電極103とを備え、高電位がこの制御電極10
3に印加される場合に、浮遊電極102に電子が注入さ
れて書き込みが行われる。
れている。この単層ゲート方式のメモリセルは、例えば
図20に示すように、半導体基板100の表面部に形成
されたMOSトランジスタ101のゲート電極部102
aとこのゲート電極部102aを延設して形成された容
量電極部102bとからなる浮遊電極102と、容量電
極部102bの直下に絶縁膜を挟んで配設されるととも
に上記MOSトランジスタ101のチャンネル領域及び
半導体基板100から接合分離された半導体領域からな
る制御電極103とを備え、高電位がこの制御電極10
3に印加される場合に、浮遊電極102に電子が注入さ
れて書き込みが行われる。
【0004】すなわち、この方式のメモリセルでは、二
層ゲート方式のメモリセルに比べてセル面積は増加する
ものの、2層ポリシリコン電極配線構造を必要としない
ので電極配線構造が著しく簡単となる。更に、制御電極
と浮遊電極との間の電極間絶縁膜として基板を熱酸化し
て作る高絶縁抵抗、高耐圧の熱酸化膜を用いるので、二
層ゲート方式の上記電極間絶縁膜に比較して格段に薄く
でき、それに比例して電極間容量を増加できる。
層ゲート方式のメモリセルに比べてセル面積は増加する
ものの、2層ポリシリコン電極配線構造を必要としない
ので電極配線構造が著しく簡単となる。更に、制御電極
と浮遊電極との間の電極間絶縁膜として基板を熱酸化し
て作る高絶縁抵抗、高耐圧の熱酸化膜を用いるので、二
層ゲート方式の上記電極間絶縁膜に比較して格段に薄く
でき、それに比例して電極間容量を増加できる。
【0005】
【発明が解決しようとする課題】しかしながら、上記し
た単層ゲート方式のメモリセルでは、浮遊電極の面積が
二層ゲート方式に比較して大幅に増加するので、それに
つれて寄生容量Csも増加する。制御電極103の電位
変化は、制御電極103とフローティングゲート部10
2bとの間の容量Cfと、ゲート電極部102aとチャ
ンネルとの間の容量Cgと、寄生容量Csとからなる直
並列コンデンサ回路により容量分割されるので、浮遊電
極102に電子を注入するために、制御電極103に高
い書き込み時制御電圧を印加するか、制御電極103を
大型とする必要がある。
た単層ゲート方式のメモリセルでは、浮遊電極の面積が
二層ゲート方式に比較して大幅に増加するので、それに
つれて寄生容量Csも増加する。制御電極103の電位
変化は、制御電極103とフローティングゲート部10
2bとの間の容量Cfと、ゲート電極部102aとチャ
ンネルとの間の容量Cgと、寄生容量Csとからなる直
並列コンデンサ回路により容量分割されるので、浮遊電
極102に電子を注入するために、制御電極103に高
い書き込み時制御電圧を印加するか、制御電極103を
大型とする必要がある。
【0006】しかしながら、制御電極103に上記高電
圧を印加すると、制御電極103であるN+ 領域とP-
基板(又はCMOS形式ではPウエル)との間のPN接
合のアバランェ降伏が生じるので、書き込み時制御電圧
はこの降伏電圧より低い電圧に設定する他はなく、結
局、N+ 領域である制御電極を大型化せざるを得ない。
しかしながら、制御電極103の大型化は、それに比例
して集積度の低下を招くので集積可能なビット数が減少
してしまう。この種の半導体メモリにおいて集積度の向
上は最重要課題であり、この問題が単層ゲート方式の書
き込み可能不揮発メモリセルの実用化を妨げていた。
圧を印加すると、制御電極103であるN+ 領域とP-
基板(又はCMOS形式ではPウエル)との間のPN接
合のアバランェ降伏が生じるので、書き込み時制御電圧
はこの降伏電圧より低い電圧に設定する他はなく、結
局、N+ 領域である制御電極を大型化せざるを得ない。
しかしながら、制御電極103の大型化は、それに比例
して集積度の低下を招くので集積可能なビット数が減少
してしまう。この種の半導体メモリにおいて集積度の向
上は最重要課題であり、この問題が単層ゲート方式の書
き込み可能不揮発メモリセルの実用化を妨げていた。
【0007】更に、制御電極103にこのような高い書
き込み時制御電圧を印加すると、上記PN接合の空乏層
が周囲に大きく張り出す。その結果、隣接する他の高濃
度領域(例えばメモリセルのソース領域やドレイン領域
など)との間のパンチスルーを防止するために制御電極
103であるN+ 領域の周囲に幅広いフィールド酸化膜
領域を配設する必要があり、これによっても大幅な集積
度の低下が生じてしまう。
き込み時制御電圧を印加すると、上記PN接合の空乏層
が周囲に大きく張り出す。その結果、隣接する他の高濃
度領域(例えばメモリセルのソース領域やドレイン領域
など)との間のパンチスルーを防止するために制御電極
103であるN+ 領域の周囲に幅広いフィールド酸化膜
領域を配設する必要があり、これによっても大幅な集積
度の低下が生じてしまう。
【0008】本発明は上記問題点に鑑みなされたもので
あり、集積度の向上と電極配線構造の簡単化を共に実現
可能な構造を有する半導体不揮発メモリ装置を提供する
ことを、その目的としている。
あり、集積度の向上と電極配線構造の簡単化を共に実現
可能な構造を有する半導体不揮発メモリ装置を提供する
ことを、その目的としている。
【0009】
【課題を解決するための手段】第一発明の半導体不揮発
メモリ装置は、半導体基板の表面部に形成されたMOS
トランジスタのゲート電極をなすゲート電極部と前記ゲ
ート電極部を延設して形成された容量電極部とからなる
浮遊電極と、前記容量電極部の直下に絶縁膜を挟んで配
設されるとともに前記MOSトランジスタのチャンネル
領域及び前記半導体基板から絶縁される所定導電型の半
導体領域からなる制御電極とを備える書き込み可能不揮
発メモリセルと、前記半導体基板に集積されて前記制御
電極の電位を変更して前記書き込み可能不揮発メモリセ
ルへの記憶データ書き込みを行うラインドライバ回路
と、を備え、前記ラインドライバ回路は、NMOSトラ
ンジスタ、PMOSトランジスタからなるCMOSイン
バータ及び前記CMOSインバータの出力電圧を電力増
幅して前記制御電極に印加するnpnバイポーラトランジ
スタを備える半導体不揮発メモリ装置において、前記書
き込み可能不揮発メモリセル、前記NMOSトランジス
タ、前記PMOSトランジスタ、前記npnバイポーラト
ランジスタ及び前記制御電極は、ポリシリコンが充填さ
れた溝の側面に形成された絶縁被膜により側面が絶縁さ
れ、内部絶縁膜により底面が絶縁分離された多数の半導
体島領域に個別に形成され、前記書き込み可能不揮発メ
モリセルを構成する前記半導体島領域は、前記制御電極
をなす前記半導体島領域に隣接して配置され、前記制御
電極をなす前記半導体島領域は、互いに異なる不純物濃
度と同一の導電型を有してそれぞれ他の前記半導体島領
域内の領域とともに形成される複数の同一導電型領域の
みから構成されてワードラインを構成し、前記容量電極
部は、前記複数の同一導電型領域のうちで最低不純物濃
度をもつ前記同一導電型領域よりも高濃度形成された前
記同一導電型領域に前記絶縁膜を挟んで対面しているこ
とを特徴としている。
メモリ装置は、半導体基板の表面部に形成されたMOS
トランジスタのゲート電極をなすゲート電極部と前記ゲ
ート電極部を延設して形成された容量電極部とからなる
浮遊電極と、前記容量電極部の直下に絶縁膜を挟んで配
設されるとともに前記MOSトランジスタのチャンネル
領域及び前記半導体基板から絶縁される所定導電型の半
導体領域からなる制御電極とを備える書き込み可能不揮
発メモリセルと、前記半導体基板に集積されて前記制御
電極の電位を変更して前記書き込み可能不揮発メモリセ
ルへの記憶データ書き込みを行うラインドライバ回路
と、を備え、前記ラインドライバ回路は、NMOSトラ
ンジスタ、PMOSトランジスタからなるCMOSイン
バータ及び前記CMOSインバータの出力電圧を電力増
幅して前記制御電極に印加するnpnバイポーラトランジ
スタを備える半導体不揮発メモリ装置において、前記書
き込み可能不揮発メモリセル、前記NMOSトランジス
タ、前記PMOSトランジスタ、前記npnバイポーラト
ランジスタ及び前記制御電極は、ポリシリコンが充填さ
れた溝の側面に形成された絶縁被膜により側面が絶縁さ
れ、内部絶縁膜により底面が絶縁分離された多数の半導
体島領域に個別に形成され、前記書き込み可能不揮発メ
モリセルを構成する前記半導体島領域は、前記制御電極
をなす前記半導体島領域に隣接して配置され、前記制御
電極をなす前記半導体島領域は、互いに異なる不純物濃
度と同一の導電型を有してそれぞれ他の前記半導体島領
域内の領域とともに形成される複数の同一導電型領域の
みから構成されてワードラインを構成し、前記容量電極
部は、前記複数の同一導電型領域のうちで最低不純物濃
度をもつ前記同一導電型領域よりも高濃度形成された前
記同一導電型領域に前記絶縁膜を挟んで対面しているこ
とを特徴としている。
【0010】第二発明の半導体不揮発メモリ装置は、半
導体基板の表面部に形成されたMOSトランジスタのゲ
ート電極をなすゲート電極部と前記ゲート電極部を延設
して形成された容量電極部とからなる浮遊電極と、前記
容量電極部に対して絶縁膜を挟んで配設されるとともに
前記MOSトランジスタのチャンネル領域及び前記半導
体基板から絶縁される制御電極とを備える書き込み可能
不揮発メモリセルを備える半導体不揮発メモリ装置にお
いて、前記MOSトランジスタは、ポリシリコンが充填
された溝の側面に形成された絶縁被膜により側面が絶縁
され、内部絶縁膜により底面が絶縁分離された多数の半
導体島領域のうちの一部に形成され、前記容量電極部
は、前記MOSトランジスタが形成された前記半導体島
領域とは別に形成されて前記制御電極をなす前記半導体
島領域に周囲を完全に囲まれた前記溝内の前記ポリシリ
コンからなることを特徴としている。第三発明の半導体
不揮発メモリ装置は、半導体基板の表面部に形成された
MOSトランジスタのゲート電極をなすゲート電極部と
前記ゲート電極部を延設して形成された容量電極部とか
らなる浮遊電極と、前記容量電極部に対して絶縁膜を挟
んで配設されるとともに前記MOSトランジスタのチャ
ンネル領域及び前記半導体基板から絶縁される制御電極
とを備える書き込み可能不揮発メモリセルを備える半導
体不揮発メモリ装置において、前記MOSトランジスタ
は、ポリシリコンが充填された溝の側面に形成された絶
縁被膜により側面が絶縁され、内部絶縁膜により底面が
絶縁分離された多数の半導体島領域のうちの一部に形成
され、前記容量電極部は、前記MOSトランジスタが形
成された前記半導体島領域とは別に形成されて前記制御
電極をなす前記半導体島領域の側面に前記絶縁被膜を介
して対向配置された前記溝内の前記ポリシリコンにより
構成されていることを特徴としている。第三発明の好適
な態様において、前記容量電極部は、前記制御電極をな
す前記半導体島領域の表面に前記絶縁膜を挟んで配設さ
れる第1の部分と、前記ポリシリコンにより前記溝内に
形成されて前記内部絶縁膜を挟んで前記制御電極をなす
前記半導体島領域の側面に面する第2の部分とを有する
ことを特徴としている。
導体基板の表面部に形成されたMOSトランジスタのゲ
ート電極をなすゲート電極部と前記ゲート電極部を延設
して形成された容量電極部とからなる浮遊電極と、前記
容量電極部に対して絶縁膜を挟んで配設されるとともに
前記MOSトランジスタのチャンネル領域及び前記半導
体基板から絶縁される制御電極とを備える書き込み可能
不揮発メモリセルを備える半導体不揮発メモリ装置にお
いて、前記MOSトランジスタは、ポリシリコンが充填
された溝の側面に形成された絶縁被膜により側面が絶縁
され、内部絶縁膜により底面が絶縁分離された多数の半
導体島領域のうちの一部に形成され、前記容量電極部
は、前記MOSトランジスタが形成された前記半導体島
領域とは別に形成されて前記制御電極をなす前記半導体
島領域に周囲を完全に囲まれた前記溝内の前記ポリシリ
コンからなることを特徴としている。第三発明の半導体
不揮発メモリ装置は、半導体基板の表面部に形成された
MOSトランジスタのゲート電極をなすゲート電極部と
前記ゲート電極部を延設して形成された容量電極部とか
らなる浮遊電極と、前記容量電極部に対して絶縁膜を挟
んで配設されるとともに前記MOSトランジスタのチャ
ンネル領域及び前記半導体基板から絶縁される制御電極
とを備える書き込み可能不揮発メモリセルを備える半導
体不揮発メモリ装置において、前記MOSトランジスタ
は、ポリシリコンが充填された溝の側面に形成された絶
縁被膜により側面が絶縁され、内部絶縁膜により底面が
絶縁分離された多数の半導体島領域のうちの一部に形成
され、前記容量電極部は、前記MOSトランジスタが形
成された前記半導体島領域とは別に形成されて前記制御
電極をなす前記半導体島領域の側面に前記絶縁被膜を介
して対向配置された前記溝内の前記ポリシリコンにより
構成されていることを特徴としている。第三発明の好適
な態様において、前記容量電極部は、前記制御電極をな
す前記半導体島領域の表面に前記絶縁膜を挟んで配設さ
れる第1の部分と、前記ポリシリコンにより前記溝内に
形成されて前記内部絶縁膜を挟んで前記制御電極をなす
前記半導体島領域の側面に面する第2の部分とを有する
ことを特徴としている。
【0011】
【作用及び発明の効果】本発明の書き込み可能不揮発メ
モリセルによると、容量電極部の直下に絶縁膜を挟んで
配設されて制御電極を構成する半導体領域(制御電極用
半導体領域)の側面および底面が絶縁膜により他の半導
体領域及び半導体基板から分離されるので、制御電極用
半導体基板と半導体基板との間の接合降伏電圧により制
限されない高い書き込み時制御電圧を印加することがで
き、このため、浮遊電極の容量電極部及び制御電極用半
導体領域の間の面積を格段に縮小することができ、集積
度の向上及び寄生容量の削減による印加電圧利用率の向
上を実現することができる。
モリセルによると、容量電極部の直下に絶縁膜を挟んで
配設されて制御電極を構成する半導体領域(制御電極用
半導体領域)の側面および底面が絶縁膜により他の半導
体領域及び半導体基板から分離されるので、制御電極用
半導体基板と半導体基板との間の接合降伏電圧により制
限されない高い書き込み時制御電圧を印加することがで
き、このため、浮遊電極の容量電極部及び制御電極用半
導体領域の間の面積を格段に縮小することができ、集積
度の向上及び寄生容量の削減による印加電圧利用率の向
上を実現することができる。
【0012】また、制御電極用半導体領域の側面および
底面は絶縁膜により他の半導体領域及び半導体基板から
分離されるので、上述のように書き込み時制御電圧を高
電圧化しても、制御電極用半導体領域と他の半導体領域
(例えばメモリセルのソース領域やドレイン領域など)
との間でパンチスルーが生じることがなく、制御電極用
半導体領域の周囲に幅広いフィールド酸化膜領域を配設
する必要がなく、その結果としてセル面積の縮小、集積
度の格段の向上を実現することができる。
底面は絶縁膜により他の半導体領域及び半導体基板から
分離されるので、上述のように書き込み時制御電圧を高
電圧化しても、制御電極用半導体領域と他の半導体領域
(例えばメモリセルのソース領域やドレイン領域など)
との間でパンチスルーが生じることがなく、制御電極用
半導体領域の周囲に幅広いフィールド酸化膜領域を配設
する必要がなく、その結果としてセル面積の縮小、集積
度の格段の向上を実現することができる。
【0013】更に、上記した底面及び側面が絶縁分離さ
れたSOI構造を利用して制御電極駆動するラインドラ
イバ回路をバイポーラトランジスタにより製造すること
ができる。以上の結果として、書き込み可能不揮発メモ
リセルの電極配線構造の簡単化と集積度の向上とを実現
することができる。
れたSOI構造を利用して制御電極駆動するラインドラ
イバ回路をバイポーラトランジスタにより製造すること
ができる。以上の結果として、書き込み可能不揮発メモ
リセルの電極配線構造の簡単化と集積度の向上とを実現
することができる。
【0014】
(実施例1)以下、本発明を適用したEEPROMのメ
モリセルの一実施例を図面を参照して説明する。このメ
モリセルの断面図を図1に示す。1はP- シリコン基板
(半導体基板)、2は内部絶縁膜、3はN- 領域、4は
埋め込みN+ 層、5はPウエル、33はN+ ソース領
域、34はN+ ドレイン領域、35〜38はN型領域、
A,Bは島状半導体領域であって、Aは制御電極用半導
体領域を構成し、Bはメモリセルを構成している。
モリセルの一実施例を図面を参照して説明する。このメ
モリセルの断面図を図1に示す。1はP- シリコン基板
(半導体基板)、2は内部絶縁膜、3はN- 領域、4は
埋め込みN+ 層、5はPウエル、33はN+ ソース領
域、34はN+ ドレイン領域、35〜38はN型領域、
A,Bは島状半導体領域であって、Aは制御電極用半導
体領域を構成し、Bはメモリセルを構成している。
【0015】13はシリコン酸化膜からなる絶縁物隔
壁、14はポリシリコン溝埋め領域、8はLOCOS酸
化膜からなるフィールド酸化膜、19は層間絶縁膜、5
0はポリシリコン電極からなる浮遊電極Fの容量電極
部、51はポリシリコン電極からなる浮遊電極Fのゲー
ト電極部、52はポリシリコン電極からなる選択ゲート
電極、53はアルミ電極からなるビットラインB1を兼
ねている。
壁、14はポリシリコン溝埋め領域、8はLOCOS酸
化膜からなるフィールド酸化膜、19は層間絶縁膜、5
0はポリシリコン電極からなる浮遊電極Fの容量電極
部、51はポリシリコン電極からなる浮遊電極Fのゲー
ト電極部、52はポリシリコン電極からなる選択ゲート
電極、53はアルミ電極からなるビットラインB1を兼
ねている。
【0016】N型領域36、37、38はMOSトラン
ジスタの耐圧向上のための低濃度ソース領域又はドレイ
ン領域として機能し、N型領域37、38及び選択ゲー
ト電極52は選択トランジスタTsを構成し、N型領域
36(及びN+ 領域33)、37及びゲート電極部51
aは浮遊ゲートトランジスタTwを構成する。ここで、
底面及び側面を絶縁物隔壁13及び内部絶縁膜2により
絶縁分離される島状半導体領域Aは直線状に延設されて
おり、図示はしないが容量電極部50が無い部位におい
て、アルミ電極からなり、同方向に延在する第1ワード
ラインW1に接続されている。
ジスタの耐圧向上のための低濃度ソース領域又はドレイ
ン領域として機能し、N型領域37、38及び選択ゲー
ト電極52は選択トランジスタTsを構成し、N型領域
36(及びN+ 領域33)、37及びゲート電極部51
aは浮遊ゲートトランジスタTwを構成する。ここで、
底面及び側面を絶縁物隔壁13及び内部絶縁膜2により
絶縁分離される島状半導体領域Aは直線状に延設されて
おり、図示はしないが容量電極部50が無い部位におい
て、アルミ電極からなり、同方向に延在する第1ワード
ラインW1に接続されている。
【0017】また、底面及び側面を絶縁物隔壁13及び
内部絶縁膜2により絶縁分離される島状半導体領域Bは
所定寸法の長方形に形成されており、N+ ソース領域3
3は図示しないアルミ電極を通じて例えば接地されてい
る。W2に接続されている。また、容量電極部50及び
ゲート電極部51は同工程で一体に形成されるポリシリ
コン電極であって、本発明でいう浮遊電極Fを構成して
いる。ゲート電極部51は所定厚のゲート酸化膜を挟ん
で浮遊ゲートトランジスタTwのチャンネル上に配設さ
れるとともに、約数十オングストロームのシリコン酸化
膜からなるトンネル酸化膜51aを介してN型領域37
上に配設されている。同様に、容量電極部50は、ゲー
ト電極部51と同様に、所定厚の酸化膜を挟んでN型領
域35の上に形成されている。
内部絶縁膜2により絶縁分離される島状半導体領域Bは
所定寸法の長方形に形成されており、N+ ソース領域3
3は図示しないアルミ電極を通じて例えば接地されてい
る。W2に接続されている。また、容量電極部50及び
ゲート電極部51は同工程で一体に形成されるポリシリ
コン電極であって、本発明でいう浮遊電極Fを構成して
いる。ゲート電極部51は所定厚のゲート酸化膜を挟ん
で浮遊ゲートトランジスタTwのチャンネル上に配設さ
れるとともに、約数十オングストロームのシリコン酸化
膜からなるトンネル酸化膜51aを介してN型領域37
上に配設されている。同様に、容量電極部50は、ゲー
ト電極部51と同様に、所定厚の酸化膜を挟んでN型領
域35の上に形成されている。
【0018】次に、このメモリセルの書き込み、消去、
読出し動作を順次説明する。ただし、これは一例であ
り、他の動作形式も可能であることは当然である。 (書き込み動作)ある行のセルに1又は0を書き込むに
は、その行の第1ワードライン(行選択線)W1にハイ
レベル電位(以下、正方向に大きい電位をいう)である
書き込み時制御電圧を与える。
読出し動作を順次説明する。ただし、これは一例であ
り、他の動作形式も可能であることは当然である。 (書き込み動作)ある行のセルに1又は0を書き込むに
は、その行の第1ワードライン(行選択線)W1にハイ
レベル電位(以下、正方向に大きい電位をいう)である
書き込み時制御電圧を与える。
【0019】この時、ゲート電極部51直下のチャンネ
ルが形成され、N型領域37はこのチャンネルを通じて
N+ 領域33と同電位(接地)される。同時に、その行
の第2ワードライン(行選択線)W2にハイレベル電位
である行選択電圧を与えて電極52直下のチャンネルが
導通させ、0を書き込むべき(浮遊電極Fに電子を注入
しない)セルの列線(ビットライン)Bには、ハイレベ
ル電位を与え、1を書き込むべき(浮遊電極Fに電子を
注入する)セルのビットラインBは接地電位を印加す
る。
ルが形成され、N型領域37はこのチャンネルを通じて
N+ 領域33と同電位(接地)される。同時に、その行
の第2ワードライン(行選択線)W2にハイレベル電位
である行選択電圧を与えて電極52直下のチャンネルが
導通させ、0を書き込むべき(浮遊電極Fに電子を注入
しない)セルの列線(ビットライン)Bには、ハイレベ
ル電位を与え、1を書き込むべき(浮遊電極Fに電子を
注入する)セルのビットラインBは接地電位を印加す
る。
【0020】浮遊電極Fに電子を注入するべきセルのビ
ットラインB(N+ 領域34)及びN+ 領域33が両方
とも接地電位(正方向に最も小さい電位をいう)である
ので、N型領域37は接地電位となり、その結果、領域
35により正方向にスイングされる領域51と接地電位
である領域37との間に大きな電圧が加えられ、領域3
7の電子はトンネル絶縁膜51aを抜けて領域51に注
入され、セルには1が書き込まれる。
ットラインB(N+ 領域34)及びN+ 領域33が両方
とも接地電位(正方向に最も小さい電位をいう)である
ので、N型領域37は接地電位となり、その結果、領域
35により正方向にスイングされる領域51と接地電位
である領域37との間に大きな電圧が加えられ、領域3
7の電子はトンネル絶縁膜51aを抜けて領域51に注
入され、セルには1が書き込まれる。
【0021】一方、浮遊電極Fに電子を注入しないセル
のビットラインB(N+ 領域34)はハイレベルとなっ
ており、その結果、領域37には領域34と領域33と
の電位差を両チャンネルの抵抗で分割した中間電位が与
えられる。その結果、領域35により正方向にスイング
される領域51と中間電位である領域37との間の電圧
は小さくなり、領域37の電子はトンネル絶縁膜51a
を抜けて領域51に注入されることができず、セルには
0が書き込まれる。
のビットラインB(N+ 領域34)はハイレベルとなっ
ており、その結果、領域37には領域34と領域33と
の電位差を両チャンネルの抵抗で分割した中間電位が与
えられる。その結果、領域35により正方向にスイング
される領域51と中間電位である領域37との間の電圧
は小さくなり、領域37の電子はトンネル絶縁膜51a
を抜けて領域51に注入されることができず、セルには
0が書き込まれる。
【0022】この時、選択されない行の第1、第2ワー
ド線W1,W2はローレベル電位のままであり、セルの
記憶内容に変化は生じない。 (消去動作)所定行のセルの浮遊電極Fに注入された電
子を消去するには以下のようにする。
ド線W1,W2はローレベル電位のままであり、セルの
記憶内容に変化は生じない。 (消去動作)所定行のセルの浮遊電極Fに注入された電
子を消去するには以下のようにする。
【0023】その行の第1ワードラインW1にローレベ
ル電位(以下、正方向に小さい電位)を印加する。これ
により、領域51下のチャンネルは消滅し、領域33と
領域37との間の導通は遮断される。同時に、その行の
第2ワードラインW2にハイレベル電位を印加し、全ビ
ット線Bに消去用の特に高いハイレベル電位を印加す
る。その結果、電極52の下のチャンネルを通じて領域
37は領域34と同じ消去用の特に高いハイレベル電位
となり、一方、領域35はローレベル電位であるので、
領域51の電子はトンネル絶縁膜51aを通じて領域3
7に抜きだされる。
ル電位(以下、正方向に小さい電位)を印加する。これ
により、領域51下のチャンネルは消滅し、領域33と
領域37との間の導通は遮断される。同時に、その行の
第2ワードラインW2にハイレベル電位を印加し、全ビ
ット線Bに消去用の特に高いハイレベル電位を印加す
る。その結果、電極52の下のチャンネルを通じて領域
37は領域34と同じ消去用の特に高いハイレベル電位
となり、一方、領域35はローレベル電位であるので、
領域51の電子はトンネル絶縁膜51aを通じて領域3
7に抜きだされる。
【0024】なおここで、ビット線Bに特に高いハイレ
ベル電位を印加するのは、後述する読出時に、第2ワー
ド線W2にハイレベル電位を与え、ビット線にもある程
度のハイレベル電位を与えるが、この時にも第1ワード
線W1はローレベル電位であるので、この時に誤った消
去動作が生じないようにするためである。なお、ビット
線Bにハイレベル電位とローレベル電位との二電位を与
え、第1ワード線W1に書き込み時のハイレベル電位と
ホールド時の中間電位と消去時のローレベル電位との3
電位を与えることもできるが、本発明の要旨ではないの
で説明を省略する。 (読出動作)読出しは、その行の第1ワード線W1にロ
ーレベル電位を与え、その行の第2ワード線W2にハイ
レベル電位を与え、全列のビット線に中間のハイレベル
電位を与えることにより実施される。
ベル電位を印加するのは、後述する読出時に、第2ワー
ド線W2にハイレベル電位を与え、ビット線にもある程
度のハイレベル電位を与えるが、この時にも第1ワード
線W1はローレベル電位であるので、この時に誤った消
去動作が生じないようにするためである。なお、ビット
線Bにハイレベル電位とローレベル電位との二電位を与
え、第1ワード線W1に書き込み時のハイレベル電位と
ホールド時の中間電位と消去時のローレベル電位との3
電位を与えることもできるが、本発明の要旨ではないの
で説明を省略する。 (読出動作)読出しは、その行の第1ワード線W1にロ
ーレベル電位を与え、その行の第2ワード線W2にハイ
レベル電位を与え、全列のビット線に中間のハイレベル
電位を与えることにより実施される。
【0025】このようにすれば、領域51に電子が注入
されたセルと電子を注入されないセルとでは、領域51
直下のチャンネル抵抗が異なるので、領域33から各列
のビット線Bに流れ出る電子の量は異なるのでそれを、
各ビット線Bに接続されたセンスアンプ(図示せず)で
センスすればよい。図19に、この実施例で用いたビッ
トラインBへの上記ローレベル電位、ハイレベル電位、
最も深いハイレベル電位(消去電位)を印加するための
ラインドライバ回路を説明する。これらラインドライバ
回路はBiCMOS回路によって構成されて電圧利用率
及び消費電力の点で優れている。なお、このBiCMO
Sラインドライバ回路は高電圧駆動を要するので、本実
施例のSOIプロセスで製造すると、絶縁分離及び耐圧
の点で好都合である。
されたセルと電子を注入されないセルとでは、領域51
直下のチャンネル抵抗が異なるので、領域33から各列
のビット線Bに流れ出る電子の量は異なるのでそれを、
各ビット線Bに接続されたセンスアンプ(図示せず)で
センスすればよい。図19に、この実施例で用いたビッ
トラインBへの上記ローレベル電位、ハイレベル電位、
最も深いハイレベル電位(消去電位)を印加するための
ラインドライバ回路を説明する。これらラインドライバ
回路はBiCMOS回路によって構成されて電圧利用率
及び消費電力の点で優れている。なお、このBiCMO
Sラインドライバ回路は高電圧駆動を要するので、本実
施例のSOIプロセスで製造すると、絶縁分離及び耐圧
の点で好都合である。
【0026】300はエミッタ接地のラテラルpnpバ
イポーラトランジスタ、301はエミッタ接地のプレー
ナnpnバイポーラトランジスタであり、両者はインバ
ータアンプを構成している。305もエミッタ接地のラ
テラルpnpバイポーラトランジスタであり、301と
305もインバータアンプを構成している。ラテラルp
npバイポーラトランジスタ300のエミッタには書き
込み読出用のハイレベル電圧Vrが印加されており、ラ
テラルpnpバイポーラトランジスタ305のエミッタ
には消去用のハイレベル電圧Veが印加されている。
イポーラトランジスタ、301はエミッタ接地のプレー
ナnpnバイポーラトランジスタであり、両者はインバ
ータアンプを構成している。305もエミッタ接地のラ
テラルpnpバイポーラトランジスタであり、301と
305もインバータアンプを構成している。ラテラルp
npバイポーラトランジスタ300のエミッタには書き
込み読出用のハイレベル電圧Vrが印加されており、ラ
テラルpnpバイポーラトランジスタ305のエミッタ
には消去用のハイレベル電圧Veが印加されている。
【0027】トランジスタ300はCMOSインバータ
302により制御され、トランジスタ303はCMOS
インバータ303により制御され、トランジスタ304
はCMOSインバータ305により制御される。CMO
Sインバータ302の両端にはこのCMOSインバータ
302の耐圧以下の電位差Vr−Vaが印加され、CM
OSインバータ303の両端にはこのCMOSインバー
タ303の耐圧以下の電位差Vbが印加され、CMOS
インバータ305の両端にはこのCMOSインバータ3
05の耐圧以下の電位差Ve−Vcが印加される。この
ようにすることにより、高速かつ高耐圧かつ大電流駆動
能力かつ直流電力損失小のラインドライバを構成するこ
とができる。更に、この実施例では、側面及び底面を絶
縁物分離された島状半導体領域に必要な不純物ドープや
ゲート電極形成を行うことにより、これら各種のトラン
ジスタを互いに電気絶縁可能に密集させてBiーCMO
S回路とすることができる。
302により制御され、トランジスタ303はCMOS
インバータ303により制御され、トランジスタ304
はCMOSインバータ305により制御される。CMO
Sインバータ302の両端にはこのCMOSインバータ
302の耐圧以下の電位差Vr−Vaが印加され、CM
OSインバータ303の両端にはこのCMOSインバー
タ303の耐圧以下の電位差Vbが印加され、CMOS
インバータ305の両端にはこのCMOSインバータ3
05の耐圧以下の電位差Ve−Vcが印加される。この
ようにすることにより、高速かつ高耐圧かつ大電流駆動
能力かつ直流電力損失小のラインドライバを構成するこ
とができる。更に、この実施例では、側面及び底面を絶
縁物分離された島状半導体領域に必要な不純物ドープや
ゲート電極形成を行うことにより、これら各種のトラン
ジスタを互いに電気絶縁可能に密集させてBiーCMO
S回路とすることができる。
【0028】なお、図19において、Vr印加には30
0をオン、301、305をオフすればよく、0Vを印
加するには301をオン、300、305をオフすれば
よく、Veを印加するには305をオン、300、30
1をオフすればよいことは当然である。次に、上記した
接合式SOI半導体装置の製造プロセスを図2〜図14
を参照して説明する。
0をオン、301、305をオフすればよく、0Vを印
加するには301をオン、300、305をオフすれば
よく、Veを印加するには305をオン、300、30
1をオフすればよいことは当然である。次に、上記した
接合式SOI半導体装置の製造プロセスを図2〜図14
を参照して説明する。
【0029】P- 型の第1の単結晶シリコン基板1の一
方の主面に鏡面研磨を施した後、熱酸化を施し所定の膜
厚の絶縁膜2を形成する。そして、この第1のシリコン
基板1表面の絶縁膜2側に、鏡面研磨された主面を有す
る第2の単結晶シリコン基板3を充分に清浄な雰囲気下
で密着、加熱して、それぞれのシリコン基板1、3で絶
縁膜2を挟むように一体に接合する。つづいて第2の単
結晶シリコン基板を所定の厚さに研磨する。これによ
り、第1のシリコン基板1上に絶縁膜2を介して第2の
シリコン基板3を接合して構成されたSOI基板が作製
される(図2参照)。なお、図1中、4は接合を施す前
に第2のN- 型シリコン基板3表面よりドーピングする
ことにより形成したN型の高濃度不純物(Sb、As)
層である。
方の主面に鏡面研磨を施した後、熱酸化を施し所定の膜
厚の絶縁膜2を形成する。そして、この第1のシリコン
基板1表面の絶縁膜2側に、鏡面研磨された主面を有す
る第2の単結晶シリコン基板3を充分に清浄な雰囲気下
で密着、加熱して、それぞれのシリコン基板1、3で絶
縁膜2を挟むように一体に接合する。つづいて第2の単
結晶シリコン基板を所定の厚さに研磨する。これによ
り、第1のシリコン基板1上に絶縁膜2を介して第2の
シリコン基板3を接合して構成されたSOI基板が作製
される(図2参照)。なお、図1中、4は接合を施す前
に第2のN- 型シリコン基板3表面よりドーピングする
ことにより形成したN型の高濃度不純物(Sb、As)
層である。
【0030】そして、第2のシリコン基板3側の表面に
パッド酸化膜8aを熱酸化にて形成し、さらにその表面
に第1の絶縁層としてのSi3 N4 膜9及び第2の絶縁
層としてのSiO2 膜10を順次CVD法により堆積さ
せ、1000℃のアニール処理を行なって、SiO2 膜
10を緻密化する。続いて、図示しないレジストを堆積
し、公知のフォトリソグラフィ処理とエッチングガスと
してCF4 ,CHF3系ガスを用いたRIE(Reac
tive Ion Etching)処理を施し、Si
O2 膜10を表面に形成されたレジストをマスクとし
と、SiO2 膜10,Si3 N4 膜9及びパッド酸化膜
8aをシリコン基板3の表面に達するまで選択的にエッ
チングして開口11を形成する(図3参照)。なお、図
5はレジスト剥離後の状態を示している。
パッド酸化膜8aを熱酸化にて形成し、さらにその表面
に第1の絶縁層としてのSi3 N4 膜9及び第2の絶縁
層としてのSiO2 膜10を順次CVD法により堆積さ
せ、1000℃のアニール処理を行なって、SiO2 膜
10を緻密化する。続いて、図示しないレジストを堆積
し、公知のフォトリソグラフィ処理とエッチングガスと
してCF4 ,CHF3系ガスを用いたRIE(Reac
tive Ion Etching)処理を施し、Si
O2 膜10を表面に形成されたレジストをマスクとし
と、SiO2 膜10,Si3 N4 膜9及びパッド酸化膜
8aをシリコン基板3の表面に達するまで選択的にエッ
チングして開口11を形成する(図3参照)。なお、図
5はレジスト剥離後の状態を示している。
【0031】次に、SiO2 膜10をマスクにしてエッ
チングガスとしてHBr系ガスを用いたRIE処理によ
り第2のシリコン基板3を選択的にエッチングし、この
場合、SiO2 膜10とシリコン基板3とのエッチング
選択比により良好に分離溝12が絶縁膜2に達するよう
に、前工程におけるSiO2 膜10の堆積厚さが決定さ
れている。
チングガスとしてHBr系ガスを用いたRIE処理によ
り第2のシリコン基板3を選択的にエッチングし、この
場合、SiO2 膜10とシリコン基板3とのエッチング
選択比により良好に分離溝12が絶縁膜2に達するよう
に、前工程におけるSiO2 膜10の堆積厚さが決定さ
れている。
【0032】次に、分離溝12の内壁面にCDE(Ch
emical Dry Etching)処理を施す。
このCDE処理は、RF放電型のプラズマエッチング装
置を用い、例えば原料ガス:CF4 ,O2 ,N2 、周波
数:13.56MHz、エッチング速度:1500Å/
min,プラズマからウエハまでの距離:100cmの
条件で行う。これにより、分離溝12の内壁面が約15
00Åエッチングされる。
emical Dry Etching)処理を施す。
このCDE処理は、RF放電型のプラズマエッチング装
置を用い、例えば原料ガス:CF4 ,O2 ,N2 、周波
数:13.56MHz、エッチング速度:1500Å/
min,プラズマからウエハまでの距離:100cmの
条件で行う。これにより、分離溝12の内壁面が約15
00Åエッチングされる。
【0033】次に、CDE処理した分離溝12の内壁面
をアニール処理する。このアニール処理は、例えば、N
2 雰囲気下において1000℃の温度で30分間加熱す
ることにより行う。次に、アニール処理した分離溝12
の内壁面を犠牲酸化処理するようにしてもよい。この犠
牲酸化処理は、例えば1000℃のドライ酸化により5
00Åの犠牲酸化膜を形成後、この犠牲酸化膜をフッ酸
で除去するようにする(図4参照)。
をアニール処理する。このアニール処理は、例えば、N
2 雰囲気下において1000℃の温度で30分間加熱す
ることにより行う。次に、アニール処理した分離溝12
の内壁面を犠牲酸化処理するようにしてもよい。この犠
牲酸化処理は、例えば1000℃のドライ酸化により5
00Åの犠牲酸化膜を形成後、この犠牲酸化膜をフッ酸
で除去するようにする(図4参照)。
【0034】次に、分離溝12の内壁面に例えば105
0℃のウェット熱酸化により絶縁被膜13を形成し、続
いてポリシリコン14をLPーCVD法により堆積す
る。このとき、ポリシリコン14は分離溝12内を埋設
するとともにSiO2 膜10上にも堆積することになる
(図5参照)。次に、ドライエッチング処理により、S
iO2 膜10の上に堆積した余分なポリシリコン14を
エッチングバック(1回目)する(図6参照)。この
時、分離溝12内に残るポリシリコン14の上端はSi
3 N4 膜9より上部になるようエッチングをストップさ
せる。
0℃のウェット熱酸化により絶縁被膜13を形成し、続
いてポリシリコン14をLPーCVD法により堆積す
る。このとき、ポリシリコン14は分離溝12内を埋設
するとともにSiO2 膜10上にも堆積することになる
(図5参照)。次に、ドライエッチング処理により、S
iO2 膜10の上に堆積した余分なポリシリコン14を
エッチングバック(1回目)する(図6参照)。この
時、分離溝12内に残るポリシリコン14の上端はSi
3 N4 膜9より上部になるようエッチングをストップさ
せる。
【0035】次に、フッ素溶液によるウェットエッチン
グ処理によりSiO2 膜10をエッチング除去する(図
7参照)。この時、Si3 N4 膜9と、このSi3 N4
膜9より上部に上端がくるように残したポリシリコン1
4とがエッチングストッパとなり、パッド酸化膜8a及
び分離溝12の内壁面に形成された絶縁被膜13はエッ
チングされない。
グ処理によりSiO2 膜10をエッチング除去する(図
7参照)。この時、Si3 N4 膜9と、このSi3 N4
膜9より上部に上端がくるように残したポリシリコン1
4とがエッチングストッパとなり、パッド酸化膜8a及
び分離溝12の内壁面に形成された絶縁被膜13はエッ
チングされない。
【0036】次に、ドライエッチング処理により、分離
溝12内に埋め込まれたポリシリコン14のSi3 N4
膜9より上に突出している部分をエッチングバック(2
回目)する(図8参照)。この時、次工程でポリシリコ
ン14の上側に後述する熱酸化膜15を成長させたとき
に、熱酸化膜15と周囲のパッド酸化膜8aとが同一高
さとなるように、ポリシリコン14の上端はパッド酸化
膜8aの上端から0.3μm程度下側となるよう制御す
るのが望ましい。
溝12内に埋め込まれたポリシリコン14のSi3 N4
膜9より上に突出している部分をエッチングバック(2
回目)する(図8参照)。この時、次工程でポリシリコ
ン14の上側に後述する熱酸化膜15を成長させたとき
に、熱酸化膜15と周囲のパッド酸化膜8aとが同一高
さとなるように、ポリシリコン14の上端はパッド酸化
膜8aの上端から0.3μm程度下側となるよう制御す
るのが望ましい。
【0037】次いで、分離溝12内に埋め込まれたポリ
シリコン14の上部をSi3 N4 膜9により選択的に熱
酸化して酸化膜15を成長させた後(図9参照)、Si
3 N 4 膜9をエッチング除去する(図10参照)。図9
からも明らかなように、分離溝12部分は段差が形成さ
れず、平坦な形状を有している。そして、公知のフォト
リソグラフィ、不純物拡散工程により、Pウエル領域
5、Nウエル領域6、ディープN+ 領域7をSOI層と
された第2のシリコン基板3側に形成する(図11参
照)。
シリコン14の上部をSi3 N4 膜9により選択的に熱
酸化して酸化膜15を成長させた後(図9参照)、Si
3 N 4 膜9をエッチング除去する(図10参照)。図9
からも明らかなように、分離溝12部分は段差が形成さ
れず、平坦な形状を有している。そして、公知のフォト
リソグラフィ、不純物拡散工程により、Pウエル領域
5、Nウエル領域6、ディープN+ 領域7をSOI層と
された第2のシリコン基板3側に形成する(図11参
照)。
【0038】この後、第2のシリコン基板3側の表面
に、フィールド酸化膜8をLOCOS(Local Oxidatio
n of Silicon)法により形成する(図12参照)。な
お、LOCOS法は、基板表面の所定部位に酸化抑制膜
としてのSi3 N4 膜を再び形成した後、該Si3 N4
膜が形成されていない部位を熱酸化などにより酸化して
厚いフィールド酸化膜8を形成するもので、図12はL
OCOS法による酸化後、Si3 N4 膜をH3 PO4 に
より除去した後の図である。
に、フィールド酸化膜8をLOCOS(Local Oxidatio
n of Silicon)法により形成する(図12参照)。な
お、LOCOS法は、基板表面の所定部位に酸化抑制膜
としてのSi3 N4 膜を再び形成した後、該Si3 N4
膜が形成されていない部位を熱酸化などにより酸化して
厚いフィールド酸化膜8を形成するもので、図12はL
OCOS法による酸化後、Si3 N4 膜をH3 PO4 に
より除去した後の図である。
【0039】次に、パッド酸化膜8a除去後、ゲ−ト酸
化膜及びトンネル酸化膜51aを順次形成し、LPーC
VD処理、フォトリソグラフィ及びエッチング処理を施
すことにより多結晶シリコン配線(ゲ−ト電極)50、
51、52を形成し、さらに選択ドーピングによりN型
領域(図示せず)35〜38、P+ 拡散層17、N+拡
散層18を形成する(図13参照)。
化膜及びトンネル酸化膜51aを順次形成し、LPーC
VD処理、フォトリソグラフィ及びエッチング処理を施
すことにより多結晶シリコン配線(ゲ−ト電極)50、
51、52を形成し、さらに選択ドーピングによりN型
領域(図示せず)35〜38、P+ 拡散層17、N+拡
散層18を形成する(図13参照)。
【0040】続いてPSG,BPSG等の層間絶縁膜1
9を堆積し、必要な部分にコンタクトホールを形成し、
Al配線20、プラズマCVDによる窒化膜等よりなる
保護膜21を形成して、CMOSトランジスタ、バイポ
ーラトランジスタを複合化したBiーCMOS半導体装
置が製造される(図14参照)。図14はNMOSトラ
ンジスタ,PMOSトランジスタ及びnpnバイポ−ラ
トランジスタを図示するが同様の工程でラテラルpnp
バイポーラトランジスタが製造できること、及び上記製
造プロセスを用いて図1のメモリセルを製造できること
は明白である。
9を堆積し、必要な部分にコンタクトホールを形成し、
Al配線20、プラズマCVDによる窒化膜等よりなる
保護膜21を形成して、CMOSトランジスタ、バイポ
ーラトランジスタを複合化したBiーCMOS半導体装
置が製造される(図14参照)。図14はNMOSトラ
ンジスタ,PMOSトランジスタ及びnpnバイポ−ラ
トランジスタを図示するが同様の工程でラテラルpnp
バイポーラトランジスタが製造できること、及び上記製
造プロセスを用いて図1のメモリセルを製造できること
は明白である。
【0041】本実施例によれば、上記作用及び発明の効
果の項で詳述した作用効果を奏することがわかる。 (変形態様)図15は、図1において選択トランジスタ
Tsを省略したメモリセル構造を示す。
果の項で詳述した作用効果を奏することがわかる。 (変形態様)図15は、図1において選択トランジスタ
Tsを省略したメモリセル構造を示す。
【0042】(変形態様)図16は、図1において浮遊
電極Fの容量電極部50を島状半導体領域Aの中央に形
成されたトレンチT1内のポリシリコン溝埋め領域40
0に接続したものである。このようにすれば、セル面積
を増加することなく、容量電極部50の有効容量を増加
することができる。
電極Fの容量電極部50を島状半導体領域Aの中央に形
成されたトレンチT1内のポリシリコン溝埋め領域40
0に接続したものである。このようにすれば、セル面積
を増加することなく、容量電極部50の有効容量を増加
することができる。
【0043】(実施例2)以下、本発明を適用したEP
ROMのメモリセルの一実施例を図17を参照して説明
する。このメモリセルは、浮遊電極Fのゲート電極部5
1に隣接して浮遊ゲートトランジスタTwのN+ ソース
領域33、ドレイン領域34が配設される。
ROMのメモリセルの一実施例を図17を参照して説明
する。このメモリセルは、浮遊電極Fのゲート電極部5
1に隣接して浮遊ゲートトランジスタTwのN+ ソース
領域33、ドレイン領域34が配設される。
【0044】次に、図18の等価回路図を参照してこの
メモリセルの動作を説明する。B1、B2は異なる列の
ビットラインを示し、S1、S2は異なる行の第1ワー
ドラインを示し、W1、W2は異なる行の第2ワードラ
インを示す。セルC1、C2について、そのリード、ラ
イト、消去を順次説明する。読出しは、S1にハイレベ
ル電位を与え、B1、B2の電位変化を不図示のセンス
アンプにて検出する。浮遊電極Fに電子が注入されてい
ない場合、浮遊ゲートトランジスタTwは低抵抗となり
B1又はB2の電位は浅く変化し、浮遊電極Fに電子が
注入されている場合、浮遊ゲートトランジスタTwは高
抵抗となりB1又はB2の電位は深いままとなり、記憶
内容が検出される。この時、セルC3、C4はS1にロ
ーレベル電位が印加されていてそれらの浮遊ゲートトラ
ンジスタTwはオフしている。
メモリセルの動作を説明する。B1、B2は異なる列の
ビットラインを示し、S1、S2は異なる行の第1ワー
ドラインを示し、W1、W2は異なる行の第2ワードラ
インを示す。セルC1、C2について、そのリード、ラ
イト、消去を順次説明する。読出しは、S1にハイレベ
ル電位を与え、B1、B2の電位変化を不図示のセンス
アンプにて検出する。浮遊電極Fに電子が注入されてい
ない場合、浮遊ゲートトランジスタTwは低抵抗となり
B1又はB2の電位は浅く変化し、浮遊電極Fに電子が
注入されている場合、浮遊ゲートトランジスタTwは高
抵抗となりB1又はB2の電位は深いままとなり、記憶
内容が検出される。この時、セルC3、C4はS1にロ
ーレベル電位が印加されていてそれらの浮遊ゲートトラ
ンジスタTwはオフしている。
【0045】次に、書き込み動作を説明する。S1に読
出時のハイレベル電位より高いハイレベル電位(書き込
み時制御電圧)を与え、B1にハイレベル電位を、B2
にローレベル電位を与える。セルC1の浮遊ゲートトラ
ンジスタTwのチャンネルがターンオンしてピンチオフ
し、ホットエレクトロンが浮遊電極Fのゲート電極部5
1に注入される。一方、セルC2のN+ ドレイン領域に
はローレベル電位が印加されるので、その浮遊ゲートト
ランジスタTwのチャンネルはピンチオフせず、ホット
エレクトロンが発生せず、セルC2の浮遊電極Fには電
子が注入されない。
出時のハイレベル電位より高いハイレベル電位(書き込
み時制御電圧)を与え、B1にハイレベル電位を、B2
にローレベル電位を与える。セルC1の浮遊ゲートトラ
ンジスタTwのチャンネルがターンオンしてピンチオフ
し、ホットエレクトロンが浮遊電極Fのゲート電極部5
1に注入される。一方、セルC2のN+ ドレイン領域に
はローレベル電位が印加されるので、その浮遊ゲートト
ランジスタTwのチャンネルはピンチオフせず、ホット
エレクトロンが発生せず、セルC2の浮遊電極Fには電
子が注入されない。
【0046】以上説明した本実施例のEPROMのメモ
リセルでも、上記した実施例1と同様の効果を奏するこ
とは明白であり、更にワードラインS1、S2やビット
ラインB1、B2を駆動するラインドライバを、例えば
図19に示すようなCMOSインバータやnpnバイポ
−ラトランジスタや図示しないラテラルpnpバイポー
ラトランジスタで構成できることは明白であり、高速で
低直流消費電力で高駆動電圧のメモリを実現することが
できる。
リセルでも、上記した実施例1と同様の効果を奏するこ
とは明白であり、更にワードラインS1、S2やビット
ラインB1、B2を駆動するラインドライバを、例えば
図19に示すようなCMOSインバータやnpnバイポ
−ラトランジスタや図示しないラテラルpnpバイポー
ラトランジスタで構成できることは明白であり、高速で
低直流消費電力で高駆動電圧のメモリを実現することが
できる。
【図1】実施例1のEEPROMセルの断面図である。
【図2】実施例1の工程を示す断面図である。
【図3】実施例1の工程を示す断面図である。
【図4】実施例1の工程を示す断面図である。
【図5】実施例1の工程を示す断面図である。
【図6】実施例1の工程を示す断面図である。
【図7】実施例1の工程を示す断面図である。
【図8】実施例1の工程を示す断面図である。
【図9】実施例1の工程を示す断面図である。
【図10】実施例1の工程を示す断面図である。
【図11】実施例1の工程を示す断面図である。
【図12】実施例1の工程を示す断面図である。
【図13】実施例1の工程を示す断面図である。
【図14】実施例1の工程を示す断面図である。
【図15】実施例1の変形態様を示す断面図である。
【図16】実施例1の変形態様を示す断面図である。
【図17】実施例2のEPROMセルの断面図である。
【図18】実施例2のメモリセルマトリックスの等価回
路図である。
路図である。
【図19】実施例1のメモリセルを駆動するラインドラ
イバ回路の回路図である。
イバ回路の回路図である。
【図20】従来のEEPROMセルの断面図である。
1はシリコン基板(半導体基板)、2は内部絶縁膜、1
3は絶縁被膜(絶縁物隔壁)、50は容量電極部(浮遊
電極F)、51はゲート電極部(浮遊電極F)、Aは島
状半導体領域(本発明でいう制御電極をなす半導体領
域)、Twは浮遊ゲートトランジスタ(本発明でいうM
OSトランジスタ)。
3は絶縁被膜(絶縁物隔壁)、50は容量電極部(浮遊
電極F)、51はゲート電極部(浮遊電極F)、Aは島
状半導体領域(本発明でいう制御電極をなす半導体領
域)、Twは浮遊ゲートトランジスタ(本発明でいうM
OSトランジスタ)。
フロントページの続き (56)参考文献 特開 昭51−97345(JP,A) 特開 昭59−78554(JP,A) 特開 昭63−107161(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項1】半導体基板の表面部に形成されたMOSト
ランジスタのゲート電極をなすゲート電極部と前記ゲー
ト電極部を延設して形成された容量電極部とからなる浮
遊電極と、前記容量電極部の直下に絶縁膜を挟んで配設
されるとともに前記MOSトランジスタのチャンネル領
域及び前記半導体基板から絶縁される所定導電型の半導
体領域からなる制御電極とを備える書き込み可能不揮発
メモリセルと、 前記半導体基板に集積されて前記制御電極の電位を変更
して前記書き込み可能不揮発メモリセルへの記憶データ
書き込みを行うラインドライバ回路と、 を備え、 前記ラインドライバ回路は、NMOSトランジスタ、P
MOSトランジスタからなるCMOSインバータ及び前
記CMOSインバータの出力電圧を電力増幅して前記制
御電極に印加するnpnバイポーラトランジスタを備える
半導体不揮発メモリ装置において、 前記書き込み可能不揮発メモリセル、前記NMOSトラ
ンジスタ、前記PMOSトランジスタ、前記npnバイポ
ーラトランジスタ及び前記制御電極は、ポリシリコンが
充填された溝の側面に形成された絶縁被膜により側面が
絶縁され、内部絶縁膜により底面が絶縁分離された多数
の半導体島領域に個別に形成され、 前記書き込み可能不揮発メモリセルを構成する前記半導
体島領域は、前記制御電極をなす前記半導体島領域に隣
接して配置され、 前記制御電極をなす前記半導体島領域は、互いに異なる
不純物濃度と同一の導電型を有してそれぞれ他の前記半
導体島領域内の領域とともに形成される複数の同一導電
型領域のみから構成されてワードラインを構成し、 前記容量電極部は、前記複数の同一導電型領域のうちで
最低不純物濃度をもつ前記同一導電型領域よりも高濃度
形成された前記同一導電型領域に前記絶縁膜を挟んで対
面している ことを特徴とする半導体不揮発メモリ装置。 - 【請求項2】半導体基板の表面部に形成されたMOSト
ランジスタのゲート電極をなすゲート電極部と前記ゲー
ト電極部を延設して形成された容量電極部とからなる浮
遊電極と、前記容量電極部に対して絶縁膜を挟んで配設
されるとともに前記MOSトランジスタのチャンネル領
域及び前記半導体基板から絶縁される制御電極とを備え
る書き込み可能不揮発メモリセルを備える半導体不揮発
メモリ装置において、 前記MOSトランジスタは、 ポリシリコンが充填された溝の側面に形成された絶縁被
膜により側面が絶縁され、内部絶縁膜により底面が絶縁
分離された多数の半導体島領域のうちの一部に形成さ
れ、 前記容量電極部は、 前記MOSトランジスタが形成された前記半導体島領域
とは別に形成されて前記制御電極をなす前記半導体島領
域に周囲を完全に囲まれた前記溝内の前記ポリシリコン
からなることを特徴とする半導体不揮発メモリ装置。 - 【請求項3】半導体基板の表面部に形成されたMOSト
ランジスタのゲート電極をなすゲート電極部と前記ゲー
ト電極部を延設して形成された容量電極部とからなる浮
遊電極と、前記容量電極部に対して絶縁膜を挟んで配設
されるとともに前記MOSトランジスタのチャンネル領
域及び前記半導体基板から絶縁される制御電極とを備え
る書き込み可能不揮発メモリセルを備える半導体不揮発
メモリ装置において、 前記MOSトランジスタは、 ポリシリコンが充填された溝の側面に形成された絶縁被
膜により側面が絶縁され、内部絶縁膜により底面が絶縁
分離された多数の半導体島領域のうちの一部に形成さ
れ、 前記容量電極部は、 前記MOSトランジスタが形成された前記半導体島領域
とは別に形成されて前記制御電極をなす前記半導体島領
域の側面に前記絶縁被膜を介して対向配置された前記溝
内の前記ポリシリコンにより構成されていることを特徴
とする半導体不揮発メモリ装置。 - 【請求項4】請求項3記載の半導体不揮発メモリ装置に
おいて、 前記容量電極部は、 前記制御電極をなす前記半導体島領域の表面に前記絶縁
膜を挟んで配設される第1の部分と、前記ポリシリコン
により前記溝内に形成されて前記内部絶縁膜を挟んで前
記制御電極をなす前記半導体島領域の側面に面する第2
の部分とを有することを特徴とする半導体不揮発メモリ
装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29547593A JP3344598B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体不揮発メモリ装置 |
US08/346,287 US5747846A (en) | 1993-11-25 | 1994-11-23 | Programmable non-volatile memory cell |
DE4442067A DE4442067B8 (de) | 1993-11-25 | 1994-11-25 | Programmierbare Permanentspeicherzelle |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29547593A JP3344598B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体不揮発メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07147340A JPH07147340A (ja) | 1995-06-06 |
JP3344598B2 true JP3344598B2 (ja) | 2002-11-11 |
Family
ID=17821086
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29547593A Expired - Lifetime JP3344598B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体不揮発メモリ装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5747846A (ja) |
JP (1) | JP3344598B2 (ja) |
DE (1) | DE4442067B8 (ja) |
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