JPH0297056A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＥＰＲＯＭやＥＥＰＲＯＭのように高電圧を使
用する半導体メモリ素子を含む半導体集積回路装置に関
するものである。

（従来の技術） ＥＦＲＯＭなどの半導体メモリ素子では、プログラミン
グを行なうために通常１０Ｖ以上の高電圧を印加する必
要がある。そのため、メモリ素子に高電圧を印加する書
込み回路においてはリークによる高電圧の降下がないよ
うにしなければならないため、書込み回路のトランジス
タや寄生トランジスタが高耐圧特性をもつものにする必
要がある。

（発明が解決しようとする課題） 書込み回路を高耐圧トランジスタで構成しようとすると
、書込み回路のトランジスタの接合耐圧を上げるために
基板濃度を調整したり、ゲート酸化膜の膜厚を厚くする
など、高耐圧に適したプロセスを採用する必要がある。

これに対し、メモリ素子やロジック回路部では一般のプ
ロセスが採用される。そのため、書込み回路のような高
耐圧が必要とされる部分とメモリ素子その他の部分を同
一のプロセスで製造することは難しく、したがって、例
えばスタンダードセル化することが難しい。

本発明は高電圧書込みがなされるメモリ素子を含む半導
体装置において、メモリ素子やロジック回路部などを形
成する層と高電圧を使用する書込み回路などを形成する
層とを異なる層にすることによって、高電圧系の素子を
形成するにはそのためのプロセスを採用し、他の回路を
形成するときにはそれに適したプロセスを採用できるよ
うにすることを目的とするものである。

（８題を解決するための手段） 本発明では、半導体基板上に誘電体層を介して単結晶半
導体膜を形成し、半導体基板と単結晶半導体膜の一方に
高電圧を使用する半導体メモリ素子を形成し、他方に高
耐圧トランジスタを形成し、半導体メモリ素子と高耐圧
トランジスタの間を誘電体層のコンタクト孔を経て接続
する。

（作用） 半導体基板に形成する素子と単結晶半導体膜に形成する
素子は耐圧特性が異なるため、半導体基板に素子を形成
するプロセスと単結晶半導体膜に素子を形成するプロセ
スを互いに異なるプロセスとして、ともに最適化するこ
とができる。

（実施例） 第１図は本発明の一実施例を表わす。

２はシリコン基板であり、シリコン基板２には図で左側
にＥＰＲＯＭメモリ素子が形成され、右側にはロジック
回路部のＭｏＳトランジスタが形成されている。これら
の素子上には層間酸化膜２０で誘電体分離された単結晶
シリコン膜２２が形成され、その単結晶シリコン膜２２
には書込み回路を構成するために高耐圧トランジスタが
ＣＭＯＳプロセスにより形成されている。

第１図の構造を更に詳しく説明する。

シリコン基板２としてシート抵抗が６Ω・ｃｍのＰ型（
ｉｏｏ）シリコン基板を使用する。メモリ素子ではシリ
コン基板２に形成されたＮ＋拡散層とＮ−拡散層とから
なるＬＤＤ構造のソース・ドレイン６が形成されており
、チャネル領域上にはゲート酸化膜を介してフローティ
ングゲート電極８が形成され、その上に層間絶縁膜を介
してコントロールゲート電極ｌＯが形成されている。

シリコン基板２の図で右側に形成されているロジック回
路部のＭＯＳ）−ランジスタは、ＬＤＤ構造のソース・
ドレイン１２とチャネル領域上にゲート酸化膜を介して
形成されたゲート電極１４とを備えている。

フローティングゲート電極８、コントロールゲート電極
１０及びゲート電極１４はそれぞれ不純物ドープによっ
て低抵抗化された多結晶シリコン層により形成されてい
る。

４はシリコン基板２に形成される素子を分離するための
フィールド酸化膜、１６はＰＳＧ膜などの層間絶縁膜、
１８はメタル配線である。

メモリ素子、ロジック回路部のＭＯＳ）−ランジスタの
上部にはシリコン酸化膜などの層間酸化膜２０を介して
単結晶シリコン膜２２が形成されている。単結晶シリコ
ン膜２２の形成方法は後で第４図を参照して説明する。

単結晶シリコン膜２２は誘電体領域２４によって各素子
に分離されている。単結晶シリコン膜２２には書込み回
路を構成するために１回で左側にはＰ”拡散層２６．２
６とゲート電極２８を備えたＰチャネルＭｏＳトランジ
スタが形成され、右側にはＮ＋拡散層２７．２７とゲー
ト電極２９を備えたＮチャネルＭＯＳトランジスタが形
成さ九ている。ゲート電極２８．２９は不純物ドープに
より低抵抗化された多結晶シリコン層により形成されて
いる。

下層のメモリ素子と上層の書込み回路のＭＯＳトランジ
スタとを接続するために、素子分離領域２４にコンタク
ト孔があけられ、メタル配線３４を介して接続されてい
る。３６はパッシベーション膜である。

第２図は他の実施例を表わす。

第１図と比較すると、書込み回路用のＣＭＯ３構造のＭ
ＯＳトランジスタがシリコン基板４０に形成され、メモ
リ素子とロジック回路部のＭＯＳトランジスタが上層の
単結晶シリコン膜６０に形成されている。

４０は第１図の場合と同じくシート抵抗が６Ω・ｃｍの
Ｐ型（ｔ　ｏ　Ｏ）シリコン基板であり、図で右側には
Ｎウェル４２が形成され、Ｎウェル４２の領域内にＰ＋
拡散層によるソース・ドレイン４６とゲート電極４８を
備えたＰチャネルＭＯＳトランジスタが形成されている
。シリコン基板４０で図で左側には、Ｎ＋拡散層による
ソース・ドレイン５０とゲート電極５２を備えたＮチャ
ネルＭＯＳトランジスタが形成されている。

５４はＰＳＧ膜などの眉間絶縁膜、５６はメタル配線で
ある。

シリコン基板４０のＭＯＳトランジスタ上には層間酸化
膜５８を介して単結晶シリコン膜６０が形成されている
。単結晶シリコン膜６０は誘電体６２によって素子分離
され、図で左側にはメモリ素子としてＥＰＲＯＭが形成
されている。６４はＮ＋拡散層、６６はフローティング
ゲート、６８はコントロールゲートである。図で右側に
はロジック回路部のＭＯＳトランジスタが形成されてい
る。

７０はＮ＋拡散層、７２はゲート電極である。

メモリ素子と書込み回路のＮＭＯＳトランジスタが層間
酸化膜５８のコンタクト孔のメタル配線７８を介して接
続されている。

ゲート電極４８，５２，７２、フローティング電極６６
、コントロールゲート電極６８は不純物ドープにより低
抵抗化された多結晶シリコン層により形成されている。

８０はパッシベーション膜である。

第３図はさらに他の実施例を表わす。

第１図の実施例と比較すると、書込み回路のＭＯＳトラ
ンジスタが形成される単結晶シリコン膜２２の下部に導
電層２１が埋め込まれている。導電［２１には例えばタ
ングステンやチタンなどの高融点金属や、不純物ドープ
によって低抵抗化された多結晶シリコンなどを用いるこ
とができる。

導電層２１は単結晶シリコン膜２２に形成されるＭＯＳ
トランジスタの基板電位を与えるためのものである。第
３図の他の構成は第１図と同じである。

第１図の実施例についてその製造方法を説明する。

シリコン基板２に従来のＥＰＲＯＭのプロセスに従って
メモリ素子部とロジック回路部を形成する。これらの下
層の半導体素子上に居間酸化膜２０を形成し、その上に
後述の第４図で説明する単結晶シリコン膜２２を形成す
る。

単結晶シリコン膜２２の素子形成部以外をＲＩＥ法など
で除去し、その除去部分にシリコン酸化膜などの誘電体
２４を埋め込むことにより素子分離を行なう。

素子分離された単結晶シリコン膜２２には通常のＣＭＯ
Ｓプロセスによって高耐圧トランジスタを形成する。

層間酸化膜３０を形成した後、層間酸化膜３０゜誘電体
層２４及び層間酸化膜２０を貫通するコンタクト孔を設
け、メタル配線３４によってメモリ素子と書込み回路と
を接続する。

第２図の実施例では、まずシリコン基板４０に従来のＣ
ＭＯＳプロセスによって高耐圧トランジスタを形成し、
層間酸化膜５８を介して単結晶シリコン膜６０を形成し
、素子分離の後、従来のプロセスに従ってメモリ素子部
とロジック回路部を形成する。

層間酸化膜７４を形成した後、眉間酸化膜７４、誘電体
層６２及び層間酸化膜５８を貫通するコンタクト孔を設
け、メタル配線７８によってメモリ素子と書込み回路と
を接続する。

第３図の実施例では、第１図の実施例において単結晶シ
リコン膜２２を形成する際、その下部に高融点金属など
の導電Ｊｉ１２１を形成しておけばよい。

次に、第４図を参照して単結晶シリコン膜２２６０を形
成する方法を説明する。

単結晶シリコン膜を形成するには、一般にＳ○Ｉ　　（
Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎ５ｕｌａｔｏｒ）として知
られる技術を用いることができる。ここでは広い面積の
単結晶シリコン膜を形成することのできる方法を説明す
る。

下地は半導体素子が形成されたシリコン基板８２の表面
を層間酸化膜のシリコン酸化膜（ＳｉＯ＝）８４で被っ
たものを使用する。その上から減圧ＣＶＤ法やプラズマ
ＣＶＤ法により多結晶シリコン膜８６を５０００人〜１
μｍの厚さに堆積し、その上に減圧ＣＶＤ法やプラズマ
ＣＶＤ法によりシリコン窒化膜（Ｓｉ３Ｎ４）８８を約
８００人の厚さに堆積する。さらにその上に減圧ＣＶＤ
法やプラズマＣＶＤ法によりシリコン酸化膜９０を約１
０００人の厚さに堆積し、その表面に冷却媒体としてポ
リエチレングリコール層９２を形成する。

ポリエチレングリコール層９２上には光学ガラス板９４
を載せる。

第３図の実施例の場合は、シリコン酸化膜８４上に高融
点金属膜をスパッタリング法などにより堆積し、写真製
版とエツチングによりパターン化を施した後にその上か
ら多結晶シリコン膜８６を堆積する。

第４図のように積層した後１例えば光出力３Ｗ程度のア
ルゴンイオンレーザビーム９６をレンズで集光して多結
晶シリコン膜８６に照射し、レーザビーム９６を走査す
ることにより多結晶シリコン膜８６の溶融部分９８を移
動させて結晶成長させ、単結晶シリコン膜９９を形成す
る。

その後、光学ガラス板９４、ポリエチレングリコール層
９２、シリコン酸化膜９０及びシリコン窒化膜８８を除
去する。

第４図の製造プロセスにおいて、レーザビーム９６に代
えて、他の光ビームや、電子ビーム、熱線などのエネル
ギービームを用いることもできる。

冷却媒体としてはポリエチレングリコールの他に、ポリ
エチレンエーテル、ポリエチレンエステル、ポリプロピ
レンオキシドなど一般に表面活性剤として知られるもの
を使用することができる。

第４図におけるシリコン酸化膜９０と光学ガラス板９４
は無くても単結晶シリコン膜９９の形成は可能であるが
、ポリエチレングリコール９２はシリコン窒化膜８８上
に直接形成するよりもシリコン酸化膜９０を介して形成
する方が濡れ性がよくなり、また、光学ガラス板９４を
載せることによりポリエチレングリコール層９２の厚さ
を均一にすることができる。

（発明の効果） 本発明では高電圧を使用する半導体メモリ素子とそのメ
モリ素子に書込みを行なうための高耐圧トランジスタと
を互いに異なる層に形成したので、各層ごとに最適なプ
ロセス条件を設定することができる。そして各層の半導
体素子は例えばスタンダードセル化することも可能にな
る。

【図面の簡単な説明】

第１図、第２図及び第３図はそれぞれ実施例を示す断面
図、第４図は実施例における単結晶シリコン膜を形成す
る方法を示す断面図である。 ２．４０・・・・・・シリコン基板、６，１２，２６゜
２７．４６，５０，６４，７０・・・・・・ソース・ド
レイン、８，６６・・・・・・フローティングゲート電
極、１０．６８・・・・・・コントロールゲート電極、
１４゜２８．２９，４８，５２，７２・・・・・・ゲー
ト電極、２０．５８・・・・・・層間酸化膜、２１・・
・・・・導電層、２２．６０・・・・・・単結晶シリコ
ン膜、３４．７８・・・・・・メタル配線。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板上に誘電体層を介して単結晶半導体膜
   が形成され、前記半導体基板と前記単結晶半導体膜の一
   方には高電圧を使用する半導体メモリ素子が形成され、
   他方には高耐圧トランジスタが形成され、前記半導体メ
   モリ素子と高耐圧トランジスタの間は前記誘電体層のコ
   ンタクト孔を経て接続されている半導体装置。