JPH06188394A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06188394A JPH06188394A JP4341778A JP34177892A JPH06188394A JP H06188394 A JPH06188394 A JP H06188394A JP 4341778 A JP4341778 A JP 4341778A JP 34177892 A JP34177892 A JP 34177892A JP H06188394 A JPH06188394 A JP H06188394A
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- transistor
- film
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Abstract
(57)【要約】
【目的】メモリセルトランジスタのドレイン領域と半導
体基板との間の寄生容量を小さくして読み出しスピード
を高速化し、メモリセルトランジスタから半導体基板へ
のリーク電流が無くす。また、装置全体の平面積を増加
させることなくメモリセル領域をいくつかの部分に分割
して読み出しスピードの高速化、高機能化を図り、かつ
各製造工程の平坦性を良くして各製造工程における加工
性を向上させる。 【構成】半導体基板１の一主面に周辺回路のトランジス
タ５０のソース領域５ｓ，ドレイン領域５ｄ，チャネル
領域５ｃを形成し、周辺回路のトランジスタ５０上に設
けられた層間絶縁層６，８上の半導体膜９にメモリセル
トランジスタ６０のソース領域９ｓ，ドレイン領域９
ｄ，チャネル領域９ｃを形成する。
体基板との間の寄生容量を小さくして読み出しスピード
を高速化し、メモリセルトランジスタから半導体基板へ
のリーク電流が無くす。また、装置全体の平面積を増加
させることなくメモリセル領域をいくつかの部分に分割
して読み出しスピードの高速化、高機能化を図り、かつ
各製造工程の平坦性を良くして各製造工程における加工
性を向上させる。 【構成】半導体基板１の一主面に周辺回路のトランジス
タ５０のソース領域５ｓ，ドレイン領域５ｄ，チャネル
領域５ｃを形成し、周辺回路のトランジスタ５０上に設
けられた層間絶縁層６，８上の半導体膜９にメモリセル
トランジスタ６０のソース領域９ｓ，ドレイン領域９
ｄ，チャネル領域９ｃを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係わ
り、特にプログラマブルな紫外線消去型もしくは電気的
消去型の不揮発性メモリトランジスタあるいはマスクＲ
ＯＭ型トランジスタをメモリセルトランジスタとし、こ
のメモリセルトランジスタと周辺回路のトランジスタと
を高密度に形成する半導体記憶装置に関する。
り、特にプログラマブルな紫外線消去型もしくは電気的
消去型の不揮発性メモリトランジスタあるいはマスクＲ
ＯＭ型トランジスタをメモリセルトランジスタとし、こ
のメモリセルトランジスタと周辺回路のトランジスタと
を高密度に形成する半導体記憶装置に関する。
【０００２】
【従来の技術】従来、メモリセルトランジスタとしての
不揮発性メモリトランジスタとこの不揮発性メモリトラ
ンジスタを制御する周辺回路を構成するトランジスタは
半導体基板の同一平面上に配置された構造となってい
る。
不揮発性メモリトランジスタとこの不揮発性メモリトラ
ンジスタを制御する周辺回路を構成するトランジスタは
半導体基板の同一平面上に配置された構造となってい
る。
【０００３】すなわち従来技術を示す図８において、Ｐ
型の半導体基板１上に素子分離絶縁膜２が設けられ、こ
の素子分離絶縁膜２により周辺回路トランジスタ領域１
００とメモリセルトランジスタ領域１０１とが同一半導
体基板１上で分離されている。周辺回路トランジスタ領
域１００には、Ｐ型の半導体基板１に形成されたＮ型の
ソース領域３１ｓ、Ｎ型のドレイン領域３１ｄ、両領域
間のチャネル領域３１ｃ、チャネル領域３１ｃ上のゲー
ト絶縁膜３３およびゲート絶縁膜３３上のゲート電極３
４から周辺回路のトランジスタが構成され、メモリセル
トランジスタ領域１０１には、Ｐ型の半導体基板１に形
成されたＮ型のソース領域３５ｓ、Ｎ型のドレイン領域
３５ｄ、両領域間のチャネル領域３５ｃ、チャネル領域
３５ｃ上のゲート絶縁膜３７、ゲート絶縁膜３７上の浮
遊ゲート電極３８、浮遊ゲート電極３８上のゲート絶縁
膜３９およびゲート絶縁膜３９上のゲート電極４０から
不揮発性メモリトランジスタが構成されている。そして
両トランジスタを覆う層間絶縁層４１のコンタクト孔を
通して、金属配線４２により各領域が接続されている。
型の半導体基板１上に素子分離絶縁膜２が設けられ、こ
の素子分離絶縁膜２により周辺回路トランジスタ領域１
００とメモリセルトランジスタ領域１０１とが同一半導
体基板１上で分離されている。周辺回路トランジスタ領
域１００には、Ｐ型の半導体基板１に形成されたＮ型の
ソース領域３１ｓ、Ｎ型のドレイン領域３１ｄ、両領域
間のチャネル領域３１ｃ、チャネル領域３１ｃ上のゲー
ト絶縁膜３３およびゲート絶縁膜３３上のゲート電極３
４から周辺回路のトランジスタが構成され、メモリセル
トランジスタ領域１０１には、Ｐ型の半導体基板１に形
成されたＮ型のソース領域３５ｓ、Ｎ型のドレイン領域
３５ｄ、両領域間のチャネル領域３５ｃ、チャネル領域
３５ｃ上のゲート絶縁膜３７、ゲート絶縁膜３７上の浮
遊ゲート電極３８、浮遊ゲート電極３８上のゲート絶縁
膜３９およびゲート絶縁膜３９上のゲート電極４０から
不揮発性メモリトランジスタが構成されている。そして
両トランジスタを覆う層間絶縁層４１のコンタクト孔を
通して、金属配線４２により各領域が接続されている。
【０００４】
【発明が解決しようとする課題】上記従来の半導体記憶
装置では、メモリセルトランジスタを半導体基板上に設
けているので次のような問題が発生する。
装置では、メモリセルトランジスタを半導体基板上に設
けているので次のような問題が発生する。
【０００５】まず第１の問題点は、メモリセルトランジ
スタのドレイン領域３５ｄが半導体基板１内に形成され
ているために、ドレイン領域３５ｄと半導体基板１との
間に大きな拡散層ＰＮ接合容量を生じる。この拡散層接
合容量は、ドレイン領域のチャネル領域に接する側面の
ＰＮ接合によるものはほとんど無視でき、底面と半導体
基板とのＰＮ接合によるものが支配的である。したがっ
て拡散層接合容量はドレイン領域の平面積と半導体基板
の不純物濃度に依存する。例えば基板濃度を６×１０16
ｃｍ-3とすると、拡散層接合容量は約５．０×１０-3ｐ
Ｆ／μｍ2 である。また高集積メモリセルでは、５００
〜２０００個の多数のドレイン領域３５ｄがビット線に
接続されている。したがってビット線に結合している寄
生容量は上記多数の拡散層接合容量により、数ｐＦ〜数
十ｐＦの大きな値になる。
スタのドレイン領域３５ｄが半導体基板１内に形成され
ているために、ドレイン領域３５ｄと半導体基板１との
間に大きな拡散層ＰＮ接合容量を生じる。この拡散層接
合容量は、ドレイン領域のチャネル領域に接する側面の
ＰＮ接合によるものはほとんど無視でき、底面と半導体
基板とのＰＮ接合によるものが支配的である。したがっ
て拡散層接合容量はドレイン領域の平面積と半導体基板
の不純物濃度に依存する。例えば基板濃度を６×１０16
ｃｍ-3とすると、拡散層接合容量は約５．０×１０-3ｐ
Ｆ／μｍ2 である。また高集積メモリセルでは、５００
〜２０００個の多数のドレイン領域３５ｄがビット線に
接続されている。したがってビット線に結合している寄
生容量は上記多数の拡散層接合容量により、数ｐＦ〜数
十ｐＦの大きな値になる。
【０００６】このビット線に結合している寄生容量のの
増加は、ビット線の電位の変化スピードを阻害する。す
なわち、ドレイン電圧に必要な時間はバイアストランジ
スタの抵抗とビット線に結合している総寄生容量の積に
よる時定数に比例し、放電に要する時間はメモリセルト
ランジスタの抵抗とビット線に結合している総寄生容量
の積による時定数に比例するためである。
増加は、ビット線の電位の変化スピードを阻害する。す
なわち、ドレイン電圧に必要な時間はバイアストランジ
スタの抵抗とビット線に結合している総寄生容量の積に
よる時定数に比例し、放電に要する時間はメモリセルト
ランジスタの抵抗とビット線に結合している総寄生容量
の積による時定数に比例するためである。
【０００７】このために従来のように、メモリセルトラ
ンジスタを半導体基板に設けた場合には、読み出しスピ
ードの低下が問題となる。
ンジスタを半導体基板に設けた場合には、読み出しスピ
ードの低下が問題となる。
【０００８】第２の問題点としては、メモリセルトラン
ジスタのドレイン領域が半導体基板内に形成されている
ため、ドレイン領域からすなわちドレイン領域の底面か
ら伸びるドレイン空乏層内に結晶欠陥があった場合に接
合リークを生じる。このリーク電流がメモリセルの読み
出し電流に比べて無視できない程度に大きい場合、浮遊
ゲート電極に電荷を注入した書込み済みのメモリセルに
対して正確なデータの読み出しができないこととなる。
ジスタのドレイン領域が半導体基板内に形成されている
ため、ドレイン領域からすなわちドレイン領域の底面か
ら伸びるドレイン空乏層内に結晶欠陥があった場合に接
合リークを生じる。このリーク電流がメモリセルの読み
出し電流に比べて無視できない程度に大きい場合、浮遊
ゲート電極に電荷を注入した書込み済みのメモリセルに
対して正確なデータの読み出しができないこととなる。
【０００９】第３の問題点としては、一般的に半導体記
憶装置の読み出しスピードの高速化や高機能化のために
メモリセル領域はいくつかの部分に分割する必要がある
が、従来技術ではその要請に制約を生じる。すなわち、
メモリセル領域の分割数に相当するだけ行デコーダー、
列選択トランジスタなどのメモリセルトランジスタを制
御する周辺回路部が必要となりその形成面積を増加させ
る必要があるが、メモリセル領域も同一半導体基板平面
に設けているから、周辺回路部の形成面積を所望するよ
うに増加させることができない。
憶装置の読み出しスピードの高速化や高機能化のために
メモリセル領域はいくつかの部分に分割する必要がある
が、従来技術ではその要請に制約を生じる。すなわち、
メモリセル領域の分割数に相当するだけ行デコーダー、
列選択トランジスタなどのメモリセルトランジスタを制
御する周辺回路部が必要となりその形成面積を増加させ
る必要があるが、メモリセル領域も同一半導体基板平面
に設けているから、周辺回路部の形成面積を所望するよ
うに増加させることができない。
【００１０】第４の問題点としては、メモリセルトラン
ジスタと制御回路トランジスタとでは高さが大きく異な
ることである。すなわちメモリセルトランジスタが不揮
発性トラジスタの場合、浮遊ゲート電極が存在するため
にその高さ分だけ制御回路の絶縁ゲート電界効果トラン
ジスタより高くなってしまう。このようにメモリセルト
ランジスタ領域１０１と周辺回路トランジスタ領域１０
０とで段差が生じるので上部の金属配線４２などをパタ
ーニングする際のリソグラフィー工程における目合わせ
マージンが小さくなり、加工性が低下する。
ジスタと制御回路トランジスタとでは高さが大きく異な
ることである。すなわちメモリセルトランジスタが不揮
発性トラジスタの場合、浮遊ゲート電極が存在するため
にその高さ分だけ制御回路の絶縁ゲート電界効果トラン
ジスタより高くなってしまう。このようにメモリセルト
ランジスタ領域１０１と周辺回路トランジスタ領域１０
０とで段差が生じるので上部の金属配線４２などをパタ
ーニングする際のリソグラフィー工程における目合わせ
マージンが小さくなり、加工性が低下する。
【００１１】
【課題を解決するための手段】本発明の特徴は、半導体
基板と、前記半導体基板の一主面に形成された第１のソ
ース領域、第１のドレイン領域ならびに該第１のソース
およびドレイン領域間の第１のチャネル領域を有する周
辺回路のトランジスタと、前記周辺回路のトランジスタ
上に形成された層間絶縁層と、前記層間絶縁層上に形成
された第１の半導体膜と、前記第１の半導体膜に形成さ
れた第２のソース領域、第２のドレイン領域ならびに該
第２のソースおよびドレイン領域間の第２のチャネル領
域を有するメモリセルトランジスタとを具備した半導体
記憶装置にある。
基板と、前記半導体基板の一主面に形成された第１のソ
ース領域、第１のドレイン領域ならびに該第１のソース
およびドレイン領域間の第１のチャネル領域を有する周
辺回路のトランジスタと、前記周辺回路のトランジスタ
上に形成された層間絶縁層と、前記層間絶縁層上に形成
された第１の半導体膜と、前記第１の半導体膜に形成さ
れた第２のソース領域、第２のドレイン領域ならびに該
第２のソースおよびドレイン領域間の第２のチャネル領
域を有するメモリセルトランジスタとを具備した半導体
記憶装置にある。
【００１２】
【実施例】次に図面を参照して本発明を説明する。
【００１３】図１は本発明の第１の実施例を示す断面図
であり、図２はその等価回路図である。
であり、図２はその等価回路図である。
【００１４】シリコン基板のＰ型領域もしくはＰ型シリ
コン基板１の主面に選択的に素子分離絶縁膜２が形成さ
れ、素子分離絶縁膜２に囲まれた半導体基板１の活性領
域にＮ型の第１のソース領域５ｓ、Ｎ型の第１のドレイ
ン領域５ｄ、第１のソースおよびドレイン領域間のＰ型
の第１のチャネル領域５ｃが形成され、第１のチャネル
領域５ｃ上に第１のゲート絶縁膜３、その上に第１のゲ
ート電極４が形成されて周辺回路のトランジスタ５０が
構成されている。周辺回路トランジスタ５０を含む基板
全体上に第１の層間絶縁膜６が形成され、そこに設けら
れたコタクト孔４５を通して第１のソース領域５ｓに接
続された中間金属配線７が第１の層間絶縁膜６上に延在
して形成されている。
コン基板１の主面に選択的に素子分離絶縁膜２が形成さ
れ、素子分離絶縁膜２に囲まれた半導体基板１の活性領
域にＮ型の第１のソース領域５ｓ、Ｎ型の第１のドレイ
ン領域５ｄ、第１のソースおよびドレイン領域間のＰ型
の第１のチャネル領域５ｃが形成され、第１のチャネル
領域５ｃ上に第１のゲート絶縁膜３、その上に第１のゲ
ート電極４が形成されて周辺回路のトランジスタ５０が
構成されている。周辺回路トランジスタ５０を含む基板
全体上に第１の層間絶縁膜６が形成され、そこに設けら
れたコタクト孔４５を通して第１のソース領域５ｓに接
続された中間金属配線７が第１の層間絶縁膜６上に延在
して形成されている。
【００１５】中間金属配線７および第１の層間絶縁膜６
の全面上に第２の層間絶縁膜８が形成され、スルーホー
ル４６を通して中間金属配線７に接続された第１の多結
晶シリコン膜９のパターンが帯状に第２の層間絶縁膜８
上に延在して形成されている。第１の多結晶シリコン膜
９には、Ｎ型の第２のソース領域９ｓとＮ型の第２のド
レイン領域９ｄが間にＰ型の第２のチャネル領域９ｃを
挟んで交互に形成され、上記周辺回路のトランジスタ５
０の第１のソース領域５ｓに中間金属配線７を介して接
続される部分がＮ型の第２のドレイン領域９ｄとなって
いる。そしてそれぞれの第２のチャネル領域９ｃ上には
第２のゲート絶縁膜１０、第１の浮遊ゲート電極１１、
第３のゲート絶縁膜１２、第２のゲート電極１３が積み
重ねられてゲートスタック構造を形成し、このゲートス
タック構造とその下の第２のチャネル領域９ｃとその両
側の第２のソース領域９ｓおよび第２のドレイン領域９
ｄからそれぞれ第１の不揮発性メモリトランジスタ６０
を構成している。
の全面上に第２の層間絶縁膜８が形成され、スルーホー
ル４６を通して中間金属配線７に接続された第１の多結
晶シリコン膜９のパターンが帯状に第２の層間絶縁膜８
上に延在して形成されている。第１の多結晶シリコン膜
９には、Ｎ型の第２のソース領域９ｓとＮ型の第２のド
レイン領域９ｄが間にＰ型の第２のチャネル領域９ｃを
挟んで交互に形成され、上記周辺回路のトランジスタ５
０の第１のソース領域５ｓに中間金属配線７を介して接
続される部分がＮ型の第２のドレイン領域９ｄとなって
いる。そしてそれぞれの第２のチャネル領域９ｃ上には
第２のゲート絶縁膜１０、第１の浮遊ゲート電極１１、
第３のゲート絶縁膜１２、第２のゲート電極１３が積み
重ねられてゲートスタック構造を形成し、このゲートス
タック構造とその下の第２のチャネル領域９ｃとその両
側の第２のソース領域９ｓおよび第２のドレイン領域９
ｄからそれぞれ第１の不揮発性メモリトランジスタ６０
を構成している。
【００１６】また、第２のゲート電極１３上にゲート電
極の保護絶縁膜１４が形成され、ゲートスタック構造の
側面にサイドウォール絶縁膜１５が形成され、第２のソ
ース領域９ｓおよび第２のドレイン領域９ｄにそれぞれ
接続した内部金属配線１６がサイドウォール絶縁膜１５
上からゲート電極の保護絶縁膜１４上にかけて形成され
ている。そして全体に第３の層間絶縁膜１７か形成さ
れ、そこに設けられたスルーホール４７にコンタクト導
電体１８を埋め込まれ、そこに接続する金属配線１９に
より第２のソース領域９ｓを接地線に接続し、第２のド
レイン領域９ｄをビット線に接続する。尚、図１は第２
のソース領域９ｓおよび第２のドレイン領域９ｄのうち
に第２のドレイン領域９ｄ対する金属配線１９の接続の
みを図示している。
極の保護絶縁膜１４が形成され、ゲートスタック構造の
側面にサイドウォール絶縁膜１５が形成され、第２のソ
ース領域９ｓおよび第２のドレイン領域９ｄにそれぞれ
接続した内部金属配線１６がサイドウォール絶縁膜１５
上からゲート電極の保護絶縁膜１４上にかけて形成され
ている。そして全体に第３の層間絶縁膜１７か形成さ
れ、そこに設けられたスルーホール４７にコンタクト導
電体１８を埋め込まれ、そこに接続する金属配線１９に
より第２のソース領域９ｓを接地線に接続し、第２のド
レイン領域９ｄをビット線に接続する。尚、図１は第２
のソース領域９ｓおよび第２のドレイン領域９ｄのうち
に第２のドレイン領域９ｄ対する金属配線１９の接続の
みを図示している。
【００１７】次に図３乃至図５を用いて図１の第１の実
施例の製造方法を説明する。
施例の製造方法を説明する。
【００１８】不純物濃度が１×１０15ｃｍ-3のＰ型シリ
コンの半導体基板１上に膜厚７００ｎｍ（ナノメータ）
の酸化シリコンから成る素子分離絶縁膜２を選択酸化法
により形成され（図３（ａ））、素子分離絶縁膜２によ
り区画された半導体基板１の活性領域上に、周辺回路を
構成するトランジスタの第１のゲート絶縁膜３を膜厚２
５ｎｍの酸化シリコンから形成し、その上に第１のゲー
ト電極４をリン拡散を行った膜厚３００ｎｍの多結晶シ
リコンから形成し、ヒ素等のＮ型不純物を３×１０15ｃ
ｍ-2のドーズ量でイオン注入し、熱活性処理により第１
のゲート電極４と自己整合的にＮ型の第１のソース領域
５ｓ、Ｎ型の第１のドレイン領域５ｄを形成し、第１の
ゲート電極４下の第１のソースおよびドレイン領域間に
Ｐ型の第１のチャネル領域５ｃを設定する（図３
（ｂ））。次にこの周辺回路のトランジスタを覆うよう
に膜厚５００ｎｍのＢＰＳＧから成る第１の層間絶縁膜
６を形成し（図３（ｃ））、この第１の層間絶縁膜６に
第１のソース領域５ｓおよび第１のドレイン領域５ｄに
達するコンタクト孔４５を開孔し（図３（ｄ））、膜厚
２００ｎｍのＷＳｉを堆積してこれをパターニングし
て、周辺回路のトランジスタ間を接続したり周辺回路の
トランジスタとメモリセルトランジスタを接続する中間
金属配線７を形成する（図３（ｅ））。
コンの半導体基板１上に膜厚７００ｎｍ（ナノメータ）
の酸化シリコンから成る素子分離絶縁膜２を選択酸化法
により形成され（図３（ａ））、素子分離絶縁膜２によ
り区画された半導体基板１の活性領域上に、周辺回路を
構成するトランジスタの第１のゲート絶縁膜３を膜厚２
５ｎｍの酸化シリコンから形成し、その上に第１のゲー
ト電極４をリン拡散を行った膜厚３００ｎｍの多結晶シ
リコンから形成し、ヒ素等のＮ型不純物を３×１０15ｃ
ｍ-2のドーズ量でイオン注入し、熱活性処理により第１
のゲート電極４と自己整合的にＮ型の第１のソース領域
５ｓ、Ｎ型の第１のドレイン領域５ｄを形成し、第１の
ゲート電極４下の第１のソースおよびドレイン領域間に
Ｐ型の第１のチャネル領域５ｃを設定する（図３
（ｂ））。次にこの周辺回路のトランジスタを覆うよう
に膜厚５００ｎｍのＢＰＳＧから成る第１の層間絶縁膜
６を形成し（図３（ｃ））、この第１の層間絶縁膜６に
第１のソース領域５ｓおよび第１のドレイン領域５ｄに
達するコンタクト孔４５を開孔し（図３（ｄ））、膜厚
２００ｎｍのＷＳｉを堆積してこれをパターニングし
て、周辺回路のトランジスタ間を接続したり周辺回路の
トランジスタとメモリセルトランジスタを接続する中間
金属配線７を形成する（図３（ｅ））。
【００１９】次に、中間金属配線７および第１の層間絶
縁膜６を覆うように、膜厚３００ｎｍのＢＰＳＧから成
る第２の層間絶縁膜８を形成し、第１の層間絶縁膜６上
に延在する中間金属配線７の部分に達するスルーホール
４６を形成し（図４（ａ））、第２の層間絶縁膜８上お
よびスルーホール４６内に、膜厚５０ｎｍのアモルファ
スシリコンを成長し、全面にボロン等のＰ型の不純物を
２×１０10ｃｍ-2のドーズ量でイオン注入し、パターニ
ングして第１のシリコン膜９を形成する。このアモルフ
ァスシリコンは後からの低温アニールで多結晶シリコン
となるから第１のシリコン膜９は第１の多結晶シリコン
膜９である（図４（ｂ））。次に、第１の多結晶シリコ
ン膜９上に、第２のゲート絶縁膜１０となる膜厚２０ｎ
ｍのシリコン酸化膜を化学気相成長法（以下、ＣＶＤ
法、と称す）で成長し、その上に第１の浮遊ゲート電極
１１となるリン拡散を行った膜厚１５０ｎｍの多結晶シ
リコン膜を成長し、続いてその上に第３のゲート絶縁膜
１２となるＣＶＤ法による膜厚１０ｎｍのシリコン酸化
膜と膜厚１２ｎｍのシリコン窒化膜と膜厚１０ｎｍのシ
リコン酸化膜の三層積層膜を成長し、その上に第２のゲ
ート電極１３となるリン拡散を行った膜厚１００ｎｍの
多結晶シリコン膜と膜厚１５０ｎｍのＷＳｉの積層膜を
成長し、最後に、後で述べるセルフ・アライン・コンタ
クトを使用する際に必要となるゲート電極の保護絶縁膜
１４となる膜厚３００ｎｍのシリコン酸化膜をＣＶＤ法
で成長してから、これらの全積層体をパターニングし
て、第２のゲート絶縁膜１０、第１の浮遊ゲート電極１
１、第３のゲート絶縁膜１２、第２のゲート電極１３が
積み重ねられた、メモリセルトランジスタとしての第１
の不揮発性メモリトランジスタのゲートスタック構造を
形成し、このゲートスタック構造をマスクの一部として
ヒ素等のＮ型不純物を２×１０11ｃｍ-2のドーズ量でイ
オン注入し、熱活性処理によりこのゲートスタック構造
と自己整合的にＮ型の第２のソース領域９ｓ、Ｎ型の第
２のドレイン領域９ｄを第２の多結晶シリコ膜９に形成
し、その間に第２のチャネル領域９ｃを設定する（図４
（ｃ））。次に、全面上に膜厚２００ｎｍのシリコン酸
化膜をＣＶＤ法で成長し、そのままエッチバックして、
ゲートスタック構造の側面にシリコン酸化膜から成るサ
イドウォール絶縁膜１５を形成する（図４（ｄ））。
縁膜６を覆うように、膜厚３００ｎｍのＢＰＳＧから成
る第２の層間絶縁膜８を形成し、第１の層間絶縁膜６上
に延在する中間金属配線７の部分に達するスルーホール
４６を形成し（図４（ａ））、第２の層間絶縁膜８上お
よびスルーホール４６内に、膜厚５０ｎｍのアモルファ
スシリコンを成長し、全面にボロン等のＰ型の不純物を
２×１０10ｃｍ-2のドーズ量でイオン注入し、パターニ
ングして第１のシリコン膜９を形成する。このアモルフ
ァスシリコンは後からの低温アニールで多結晶シリコン
となるから第１のシリコン膜９は第１の多結晶シリコン
膜９である（図４（ｂ））。次に、第１の多結晶シリコ
ン膜９上に、第２のゲート絶縁膜１０となる膜厚２０ｎ
ｍのシリコン酸化膜を化学気相成長法（以下、ＣＶＤ
法、と称す）で成長し、その上に第１の浮遊ゲート電極
１１となるリン拡散を行った膜厚１５０ｎｍの多結晶シ
リコン膜を成長し、続いてその上に第３のゲート絶縁膜
１２となるＣＶＤ法による膜厚１０ｎｍのシリコン酸化
膜と膜厚１２ｎｍのシリコン窒化膜と膜厚１０ｎｍのシ
リコン酸化膜の三層積層膜を成長し、その上に第２のゲ
ート電極１３となるリン拡散を行った膜厚１００ｎｍの
多結晶シリコン膜と膜厚１５０ｎｍのＷＳｉの積層膜を
成長し、最後に、後で述べるセルフ・アライン・コンタ
クトを使用する際に必要となるゲート電極の保護絶縁膜
１４となる膜厚３００ｎｍのシリコン酸化膜をＣＶＤ法
で成長してから、これらの全積層体をパターニングし
て、第２のゲート絶縁膜１０、第１の浮遊ゲート電極１
１、第３のゲート絶縁膜１２、第２のゲート電極１３が
積み重ねられた、メモリセルトランジスタとしての第１
の不揮発性メモリトランジスタのゲートスタック構造を
形成し、このゲートスタック構造をマスクの一部として
ヒ素等のＮ型不純物を２×１０11ｃｍ-2のドーズ量でイ
オン注入し、熱活性処理によりこのゲートスタック構造
と自己整合的にＮ型の第２のソース領域９ｓ、Ｎ型の第
２のドレイン領域９ｄを第２の多結晶シリコ膜９に形成
し、その間に第２のチャネル領域９ｃを設定する（図４
（ｃ））。次に、全面上に膜厚２００ｎｍのシリコン酸
化膜をＣＶＤ法で成長し、そのままエッチバックして、
ゲートスタック構造の側面にシリコン酸化膜から成るサ
イドウォール絶縁膜１５を形成する（図４（ｄ））。
【００２０】次に、膜厚１００ｎｍのＷＳｉ膜を成長さ
せ、隣り合う第２のソース領域９ｓ上のＷＳｉ膜と第２
のドレイン領域９ｄ上のＷＳｉ膜とを分離するようにパ
ターニングして、第２のソース領域９ｓおよび第２のド
レイン領域９ｄにそれぞれサイドウォール絶縁膜１５に
よりセルフ・アライン・コンタクト接続した内部金属配
線１６を形成する（図５（ａ））。次に、メモリセルト
ランジスタとしての第１の不揮発性メモリトランジスタ
を覆うように膜厚７００ｎｍのＢＰＳＧから成る第３の
層間絶縁膜１７を形成し（図５（ｂ））、そこにスルー
ホール４７を開孔し、膜厚１０００ｎｍのタングステン
をＣＶＤ法で成長した後、全面をエッチバックして、ス
ルーホール４７にタングステンのコンタクト導電体１８
で埋め込み（図５（ｃ））、次に全面にアルミをスパッ
タしてこれをパターニングして金属配線１９を形成する
ことにより、図１に示した半導体記憶装置が製造される
（図５（ｄ））。
せ、隣り合う第２のソース領域９ｓ上のＷＳｉ膜と第２
のドレイン領域９ｄ上のＷＳｉ膜とを分離するようにパ
ターニングして、第２のソース領域９ｓおよび第２のド
レイン領域９ｄにそれぞれサイドウォール絶縁膜１５に
よりセルフ・アライン・コンタクト接続した内部金属配
線１６を形成する（図５（ａ））。次に、メモリセルト
ランジスタとしての第１の不揮発性メモリトランジスタ
を覆うように膜厚７００ｎｍのＢＰＳＧから成る第３の
層間絶縁膜１７を形成し（図５（ｂ））、そこにスルー
ホール４７を開孔し、膜厚１０００ｎｍのタングステン
をＣＶＤ法で成長した後、全面をエッチバックして、ス
ルーホール４７にタングステンのコンタクト導電体１８
で埋め込み（図５（ｃ））、次に全面にアルミをスパッ
タしてこれをパターニングして金属配線１９を形成する
ことにより、図１に示した半導体記憶装置が製造される
（図５（ｄ））。
【００２１】このように本発明の第１の実施例による半
導体記憶装置では、メモリセルトランジスタが周辺回路
を構成するトランジスタを覆う厚い層間絶縁膜上に形成
されているから、以下のような利点を有する。
導体記憶装置では、メモリセルトランジスタが周辺回路
を構成するトランジスタを覆う厚い層間絶縁膜上に形成
されているから、以下のような利点を有する。
【００２２】第１に、メモリセルトランジスタのドレイ
ン領域（第２のドレイン領域）９ｄが厚い第１および第
２の層間絶縁膜６，８上に形成されているから半導体基
板１との間の寄生容量が極めて小さくなる。例えば第１
および第２の層間絶縁膜のトータルの膜厚が５００ｎｍ
の場合でも、寄生容量（ＭＯＳ型寄生容量）は約１．０
×１０-4ｐＦ／μｍ2 となり、従来の半導体基板にメモ
リセルトランジスタのドレイン領域を形成した場合の寄
生容量（拡散層寄生容量）に比べて約２％程度まで小さ
くなる。このためにビット線に結合している総寄生容量
も顕著に小さくなり、従って本発明によるメモリセルト
ランジスタは高速の読み出し動作に適している。
ン領域（第２のドレイン領域）９ｄが厚い第１および第
２の層間絶縁膜６，８上に形成されているから半導体基
板１との間の寄生容量が極めて小さくなる。例えば第１
および第２の層間絶縁膜のトータルの膜厚が５００ｎｍ
の場合でも、寄生容量（ＭＯＳ型寄生容量）は約１．０
×１０-4ｐＦ／μｍ2 となり、従来の半導体基板にメモ
リセルトランジスタのドレイン領域を形成した場合の寄
生容量（拡散層寄生容量）に比べて約２％程度まで小さ
くなる。このためにビット線に結合している総寄生容量
も顕著に小さくなり、従って本発明によるメモリセルト
ランジスタは高速の読み出し動作に適している。
【００２３】第２に、メモリセルトランジスタのドレイ
ン領域９ｄが層間絶縁膜により半導体基板１に直接接し
ないで基板から絶縁されているので接合リークが生じな
い。このためにリーク電流による歩留りの低下が解消さ
れ、この製品の総合歩留りを向上させることができる。
ン領域９ｄが層間絶縁膜により半導体基板１に直接接し
ないで基板から絶縁されているので接合リークが生じな
い。このためにリーク電流による歩留りの低下が解消さ
れ、この製品の総合歩留りを向上させることができる。
【００２４】第３に、半導体記憶装置の読み出しスピー
ドの高速化や高機能化のためにメモリセル領域をいくつ
かの部分に分割する場合、行デコーダーや列選択トラン
ジスタなどの、メモリセルトランジスタを制御する周辺
回路部を各々のメモリセル領域の下に設けることができ
るので、その装置の全面積はほとんど増加しない。
ドの高速化や高機能化のためにメモリセル領域をいくつ
かの部分に分割する場合、行デコーダーや列選択トラン
ジスタなどの、メモリセルトランジスタを制御する周辺
回路部を各々のメモリセル領域の下に設けることができ
るので、その装置の全面積はほとんど増加しない。
【００２５】第４に、製造の諸工程において、断面方向
の平坦性が良いので金属配線１９などをパターニングす
る際のリソグラフィー工程における目合せマージンが広
がり加工性が向上する。
の平坦性が良いので金属配線１９などをパターニングす
る際のリソグラフィー工程における目合せマージンが広
がり加工性が向上する。
【００２６】図６は本発明の第２の実施例を示す断面図
である。尚、図６において、第１の実施例を説明した図
１乃至図５と同一もしくは類似の機能の箇所は同じ符号
を付けてあるから重複する説明は省略する。
である。尚、図６において、第１の実施例を説明した図
１乃至図５と同一もしくは類似の機能の箇所は同じ符号
を付けてあるから重複する説明は省略する。
【００２７】先に述べた第１の実施例の図４（ｄ）で示
す工程の後、Ｐ型の第２の多結晶シリコン膜２６を第１
の不揮発性メモリトランジスタ６０の第２のソースおよ
びドレイン領域９ｓ，９ｄ上からサイドウォール絶縁膜
１５上およびゲート電極の保護絶縁膜１４上にかけて帯
状に連続的に形成する。この第２の多結晶シリコン膜は
例えば５０ｎｍのアモルファスシリコンを全面に成長し
ボロン等のＰ型不純物を２×１０10ｃｍ-2のドーズ量で
イオン注入し、パターニング、低温アニールにより形成
することができる。その後その上に、第４のゲート絶縁
膜２０となる膜厚２０ｎｍのシリコン酸化膜をＣＶＤ法
で成長し、次に第２の浮遊ゲート電極２１となる膜厚１
５０ｎｍのリン拡散を行った多結晶シリコンを成長し、
つづいて第５のゲート絶縁膜２２となるＣＶＤ法による
膜厚１０ｎｍのシリコン酸化膜と膜厚１２ｎｍのシリコ
ン窒化膜と膜厚１０ｎｍのシリコン酸化膜の三層積層膜
を成長し、次に第３のゲート電極２３となる膜厚１００
ｎｍのリン拡散を行った多結晶シリコンと膜厚１５０ｎ
ｍのＷＳｉの積層膜を成長する。そしてこれらの全積層
体をパターニングして、第４のゲート絶縁膜２０、第２
の浮遊ゲート電極２１、第５のゲート絶縁膜２２、第３
のゲート電極２３が積み重ねられた、メモリセルトラン
ジスタとしての第２の不揮発性メモリトランジスタ７０
のゲートスタック構造を第１の不揮発性メモリトランジ
スタ６０のゲートスタック構造の上に形成し、この第２
の不揮発性メモリトランジスタ７０のゲートスタック構
造をマスクの一部としてヒ素等のＮ型不純物を２×１０
11ｃｍ-2のドーズ量で第２の多結晶シリコン膜２６にイ
オン注入し、熱活性処理によりこのゲートスタック構造
と自己整合的に第２の不揮発性メモリトランジスタ７０
のＮ型の第３のソース領域２６ｓ、Ｎ型の第３のドレイ
ン領域２６ｄを第２の多結晶シリコン膜２６に形成し、
ゲートスタック構造下に第２のチャネル領域２６ｃを位
置させる。このように第２の不揮発性メモリトランジス
タ７０はそのソース領域およびドレイン領域を第１の不
揮発性メモリトランジスタ６０のソース領域およびドレ
イン領域にそれぞれ接続し、そのゲートスタック構造を
第１の不揮発性メモリトランジスタのゲートスタック構
造に積み重ねて構成される。
す工程の後、Ｐ型の第２の多結晶シリコン膜２６を第１
の不揮発性メモリトランジスタ６０の第２のソースおよ
びドレイン領域９ｓ，９ｄ上からサイドウォール絶縁膜
１５上およびゲート電極の保護絶縁膜１４上にかけて帯
状に連続的に形成する。この第２の多結晶シリコン膜は
例えば５０ｎｍのアモルファスシリコンを全面に成長し
ボロン等のＰ型不純物を２×１０10ｃｍ-2のドーズ量で
イオン注入し、パターニング、低温アニールにより形成
することができる。その後その上に、第４のゲート絶縁
膜２０となる膜厚２０ｎｍのシリコン酸化膜をＣＶＤ法
で成長し、次に第２の浮遊ゲート電極２１となる膜厚１
５０ｎｍのリン拡散を行った多結晶シリコンを成長し、
つづいて第５のゲート絶縁膜２２となるＣＶＤ法による
膜厚１０ｎｍのシリコン酸化膜と膜厚１２ｎｍのシリコ
ン窒化膜と膜厚１０ｎｍのシリコン酸化膜の三層積層膜
を成長し、次に第３のゲート電極２３となる膜厚１００
ｎｍのリン拡散を行った多結晶シリコンと膜厚１５０ｎ
ｍのＷＳｉの積層膜を成長する。そしてこれらの全積層
体をパターニングして、第４のゲート絶縁膜２０、第２
の浮遊ゲート電極２１、第５のゲート絶縁膜２２、第３
のゲート電極２３が積み重ねられた、メモリセルトラン
ジスタとしての第２の不揮発性メモリトランジスタ７０
のゲートスタック構造を第１の不揮発性メモリトランジ
スタ６０のゲートスタック構造の上に形成し、この第２
の不揮発性メモリトランジスタ７０のゲートスタック構
造をマスクの一部としてヒ素等のＮ型不純物を２×１０
11ｃｍ-2のドーズ量で第２の多結晶シリコン膜２６にイ
オン注入し、熱活性処理によりこのゲートスタック構造
と自己整合的に第２の不揮発性メモリトランジスタ７０
のＮ型の第３のソース領域２６ｓ、Ｎ型の第３のドレイ
ン領域２６ｄを第２の多結晶シリコン膜２６に形成し、
ゲートスタック構造下に第２のチャネル領域２６ｃを位
置させる。このように第２の不揮発性メモリトランジス
タ７０はそのソース領域およびドレイン領域を第１の不
揮発性メモリトランジスタ６０のソース領域およびドレ
イン領域にそれぞれ接続し、そのゲートスタック構造を
第１の不揮発性メモリトランジスタのゲートスタック構
造に積み重ねて構成される。
【００２８】この第２の実施例では２つのメモリセルト
ランジスタが積層となっているから、先に述べた第１の
実施例の利点に加えて以下のような利点を有する。
ランジスタが積層となっているから、先に述べた第１の
実施例の利点に加えて以下のような利点を有する。
【００２９】第１には、第１のメモリトランジスタ６０
と第２のメモリトランジスタ７０はソース領域およびド
レイン領域がそれぞれ共通接続されているが、第１のメ
モリトランジスタの第２のゲート電極１３と第１のメモ
リトランジスタの第３のゲート電極２３は分離されてい
るからたがいに区別した作用が可能となり、装置の平面
積を増加させることなく容易にメモリ容量を増加させる
ことができる。すなわち、メモリトランジスタが二層の
積み重ねであればメモリ容量は二倍に、三層の積み重ね
であればメモリ容量は三倍にすることができる。
と第２のメモリトランジスタ７０はソース領域およびド
レイン領域がそれぞれ共通接続されているが、第１のメ
モリトランジスタの第２のゲート電極１３と第１のメモ
リトランジスタの第３のゲート電極２３は分離されてい
るからたがいに区別した作用が可能となり、装置の平面
積を増加させることなく容易にメモリ容量を増加させる
ことができる。すなわち、メモリトランジスタが二層の
積み重ねであればメモリ容量は二倍に、三層の積み重ね
であればメモリ容量は三倍にすることができる。
【００３０】第２には、第２のゲート電極１３と第３の
ゲート電極２３を必要に応じて切り換える回路を設ける
ことでこの半導体記憶装置の冗長性を増加させ、歩留を
向上させることができる。すなわち、メモリトランジス
タが二層構造とし、半導体記憶装置のメモリ容量と平面
積を従来のままであるとしておけば、冗長性は飛躍的に
向上する。
ゲート電極２３を必要に応じて切り換える回路を設ける
ことでこの半導体記憶装置の冗長性を増加させ、歩留を
向上させることができる。すなわち、メモリトランジス
タが二層構造とし、半導体記憶装置のメモリ容量と平面
積を従来のままであるとしておけば、冗長性は飛躍的に
向上する。
【００３１】図７は本発明の第３の実施例を示す断面図
である。尚、図７において、第１の実施例を説明した図
１乃至図５と同一もしくは類似の機能の箇所は同じ符号
を付けてあるから重複する説明は省略する。
である。尚、図７において、第１の実施例を説明した図
１乃至図５と同一もしくは類似の機能の箇所は同じ符号
を付けてあるから重複する説明は省略する。
【００３２】第１の実施例の図４（ｂ）に示す製造工程
の後、メモリセル部が残るようにパターニングされた第
１の多結晶シリコン膜９の複数のチャネル形成領域のう
ち、選ばれた領域にフォトレジストをマスクにしてリン
を２×１０15ｃｍ-2のドーズ量でイオン注入を行ってそ
の領域をデプレッション型のチャネル領域２９’とし、
その他の選ばれなかった領域をエンハンスメント型のチ
ャネル領域２９とする。このチャネルドーピグの後、第
２のゲート絶縁膜１０となる膜厚３０ｎｍのシリコン酸
化膜をＣＶＤ法で成長し、その上に第２のゲート電極１
３となるリン拡散を行った膜厚３００ｎｍの多結晶シリ
コン膜を成長し、最後に、セルフ・アライン・コンタク
トを使用する際に必要となるゲート電極の保護絶縁膜１
４となる膜厚２５０ｎｍのシリコン酸化膜をＣＶＤ法で
成長してから、これらの全積層体をパターニングして、
第２のゲート絶縁膜１０、第２のゲート電極１３が積み
重ねられたメモリセルトランジスタとしてのマスクＲＯ
Ｍ型のメモリトランジスタのゲートスタック構造を形成
し、このゲートスタック構造をマスクの一部としてヒ素
等のＮ型不純物を２×１０11ｃｍ-2のドーズ量で第１の
多結晶シリコン膜９にイオン注入し、熱活性処理により
このゲートスタック構造と自己整合的にＮ型の第２のソ
ース領域９ｓ、Ｎ型の第２のドレイン領域９ｄを第２の
多結晶シリコ膜９に形成する。その後の工程は第１の実
施例に準じて行なわれる。
の後、メモリセル部が残るようにパターニングされた第
１の多結晶シリコン膜９の複数のチャネル形成領域のう
ち、選ばれた領域にフォトレジストをマスクにしてリン
を２×１０15ｃｍ-2のドーズ量でイオン注入を行ってそ
の領域をデプレッション型のチャネル領域２９’とし、
その他の選ばれなかった領域をエンハンスメント型のチ
ャネル領域２９とする。このチャネルドーピグの後、第
２のゲート絶縁膜１０となる膜厚３０ｎｍのシリコン酸
化膜をＣＶＤ法で成長し、その上に第２のゲート電極１
３となるリン拡散を行った膜厚３００ｎｍの多結晶シリ
コン膜を成長し、最後に、セルフ・アライン・コンタク
トを使用する際に必要となるゲート電極の保護絶縁膜１
４となる膜厚２５０ｎｍのシリコン酸化膜をＣＶＤ法で
成長してから、これらの全積層体をパターニングして、
第２のゲート絶縁膜１０、第２のゲート電極１３が積み
重ねられたメモリセルトランジスタとしてのマスクＲＯ
Ｍ型のメモリトランジスタのゲートスタック構造を形成
し、このゲートスタック構造をマスクの一部としてヒ素
等のＮ型不純物を２×１０11ｃｍ-2のドーズ量で第１の
多結晶シリコン膜９にイオン注入し、熱活性処理により
このゲートスタック構造と自己整合的にＮ型の第２のソ
ース領域９ｓ、Ｎ型の第２のドレイン領域９ｄを第２の
多結晶シリコ膜９に形成する。その後の工程は第１の実
施例に準じて行なわれる。
【００３３】このマスクＲＯＭ型のメモリトランジスタ
を用いた第３の実施例も不揮発性メモリトランジスタを
用いた第１の実施例と同様の効果を有する。
を用いた第３の実施例も不揮発性メモリトランジスタを
用いた第１の実施例と同様の効果を有する。
【００３４】
【発明の効果】以上説明したように本発明は、周辺回路
部を構成するトランジスタを覆う層間絶縁層上にメモリ
セルトランジスタを形成することによって、以下のよう
な効果を有する。
部を構成するトランジスタを覆う層間絶縁層上にメモリ
セルトランジスタを形成することによって、以下のよう
な効果を有する。
【００３５】１．メモリセルトランジスタのドレイン領
域と半導体基板との間の寄生容量が従来の場合の数％程
度にまで小さくなるので、ビット線に結合する総寄生容
量が小さくなり、メモリセルトランジスタの読み出しス
ピードを高速化することができる。
域と半導体基板との間の寄生容量が従来の場合の数％程
度にまで小さくなるので、ビット線に結合する総寄生容
量が小さくなり、メモリセルトランジスタの読み出しス
ピードを高速化することができる。
【００３６】２．メモリセルトランジスタから半導体基
板へのリーク電流が無くなる。
板へのリーク電流が無くなる。
【００３７】３．半導体記憶装置の平面積を増加させる
ことなく、メモリセル領域をいくつかの部分に分割する
ことができるので、読み出しスピードの高速化、高機能
化が得られる。
ことなく、メモリセル領域をいくつかの部分に分割する
ことができるので、読み出しスピードの高速化、高機能
化が得られる。
【００３８】４．メモリセル部と周辺回路部における各
製造工程の平坦性が良く段差がほとんど生じない。した
がって各製造工程における加工性が向上する。
製造工程の平坦性が良く段差がほとんど生じない。した
がって各製造工程における加工性が向上する。
【００３９】５．複数のメモリセルトランジスタを積み
重ねることができる。この場合、容易に集積度を上げる
ことができる。
重ねることができる。この場合、容易に集積度を上げる
ことができる。
【００４０】６．複数のメモリセルトランジスタを積み
重ねることができる。この場合、従来の平面積のままで
容易に冗長性を高めることができる。
重ねることができる。この場合、従来の平面積のままで
容易に冗長性を高めることができる。
【図１】本発明の第１の実施例の半導体記憶装置を示す
断面図である。
断面図である。
【図２】図１の等価回路図である。
【図３】本発明の第１の実施例の半導体記憶装置を製造
する方法を工程順に示す断面図である。
する方法を工程順に示す断面図である。
【図４】図３の続きの工程を順に示す断面図である。
【図５】図４の続きの工程を順に示す断面図である。
【図６】本発明の第２の実施例の半導体記憶装置を示す
断面図である。
断面図である。
【図７】本発明の第３の実施例の半導体記憶装置を示す
断面図である。
断面図である。
【図８】従来技術の半導体記憶装置を示す断面図であ
る。
る。
１ 半導体基板 ２ 素子分離領域 ３ 第１のゲート絶縁膜 ４ 第１のゲート電極 ５ｓ 第１のソース領域 ５ｄ 第１のドレイン領域 ５ｃ 第１のチャネル領域 ６ 第１の層間絶縁膜 ７ 内部金属配線 ８ 第２の層間絶縁膜 ９ 第１の多結晶シリコン膜 ９ｓ 第２のソース領域 ９ｄ 第２のドレイン領域 ９ｃ 第２のチャネル領域 １０ 第２のゲート絶縁膜 １１ 第１の浮遊ゲート電極 １２ 第３のゲート絶縁膜 １３ 第２のゲート電極 １４ ゲート電極の絶縁保護膜 １５ サイドウォール絶縁膜 １６ 内部金属配線 １７ 第３の層間絶縁膜 １８ コンタクト導電体 １９ 金属配線 ２０ 第４のゲート絶縁膜 ２１ 第２の浮遊ゲート電極 ２２ 第５のゲート絶縁膜 ２３ 第３のゲート電極 ２６ 第２の多結晶シリコン膜 ２６ｓ 第３のソース領域 ２６ｄ 第３のドレイン領域 ２６ｃ 第３のチャネル領域 ２９ エンハンスメント型のチャネル領域 ２９’ デプレッション型のチャネル領域 ３１ｓ，３５ｓ ソース領域 ３１ｄ，３５ｄ ドレイン領域 ３１ｃ，３５ｃ チャネル領域 ３３，３７，３９ ゲート絶縁膜 ３４，４０ ゲート電極 ３８ 浮遊ゲート電極 ４１ 層間絶縁膜 ４２ 金属配線 ４５ コンタクト孔 ４６，４７ スルーホール ５０ 周辺回路のトランジスタ ６０ 第１の不揮発性メモリトランジスタ ７０ 第２の不揮発性メモリトランジスタ １００ 周辺回路トランジスタ領域 １０１ メモリセルトランジスタ領域
Claims (8)
- 【請求項１】 半導体基板と、前記半導体基板の一主面
に形成された第１のソース領域、第１のドレイン領域な
らびに該第１のソースおよびドレイン領域間の第１のチ
ャネル領域を有する周辺回路のトランジスタと、前記周
辺回路のトランジスタ上に形成された層間絶縁層と、前
記層間絶縁層上に形成された第１の半導体膜と、前記第
１の半導体膜に形成された第２のソース領域、第２のド
レイン領域ならびに該第２のソースおよびドレイン領域
間の第２のチャネル領域を有するメモリセルトランジス
タとを具備したことを特徴とする半導体記憶装置。 - 【請求項２】 前記周辺回路のトランジスタは前記第１
のチャネル領域上に形成された第１のゲート絶縁膜およ
び前記第１のゲート絶縁膜上に形成された第１のゲート
電極を有する絶縁ゲート電界効果トランジスタであり、
前記メモリセルトランジスタは前記第２のチャネル領域
上に形成された第２のゲート絶縁膜、前記第２のゲート
絶縁膜上に形成された第１の浮遊ゲート電極、前記第１
の浮遊ゲート電極上に形成された第３のゲート絶縁膜、
前記第３のゲート絶縁膜上に形成された第２のゲート電
極を有する第１の不揮発性メモリトランジスタであるこ
とを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第２のゲート電極上に形成された保
護絶縁膜と、前記第２のゲート絶縁膜、第１の浮遊ゲー
ト電極、第３のゲート絶縁膜および第２のゲート電極か
ら構成されたスタックの側面に形成されたサイドウォー
ル絶縁膜を有することを特徴とする請求項２に記載の半
導体記憶装置。 - 【請求項４】 前記サイドウォール絶縁膜上から前記保
護絶縁膜上にかけて第２の半導体膜が形成され、前記第
２の半導体膜に形成された第３のソース領域、第３のド
レイン領域ならびに該第２のソースおよびドレイン領域
間であって前記保護絶縁膜上に位置する第３のチャネル
領域を有し、かつ前記第３のチャネル領域上に形成され
た第４のゲート絶縁膜、前記第４のゲート絶縁膜上に形
成された第２の浮遊ゲート電極、前記第２の浮遊ゲート
電極上に形成された第５のゲート絶縁膜、前記第５のゲ
ート絶縁膜上に形成された第３のゲート電極を有する第
２の不揮発性メモリトランジスタが構成され、前記第１
の不揮発性メモリトランジスタの第２のソースおよびド
レイン領域と該第２の不揮発性メモリトランジスタの第
３のソースおよびドレイン領域とがそれぞれ接続されて
いることを特徴とする請求項３に記載の半導体記憶装
置。 - 【請求項５】 前記周辺回路のトランジスタは前記第１
のチャネル領域上に形成された第１のゲート絶縁膜およ
び前記第１のゲート絶縁膜上に形成された第１のゲート
電極を有する絶縁ゲート電界効果トランジスタであり、
前記メモリセルトランジスタは前記第２のチャネル領域
上に形成された第２のゲート絶縁膜、前記第２のゲート
絶縁膜上に形成された第２のゲート電極を有するマスク
ＲＯＭ型トランジスタであることを特徴とする請求項１
に記載の半導体記憶装置。 - 【請求項６】 前記層間絶縁層は第１の層間絶縁膜およ
び該第１の層間絶縁膜上の第２の層間絶縁膜を有して構
成され、前記周辺回路のトランジスタの第１のソースお
よびドレイン領域のうちの一方の領域に接続された金属
配線が前記第１の層間絶縁膜のコンタクト孔を通して該
第１の層間絶縁膜上に形成され、前記第１の半導体膜が
前記第２の層間絶縁膜のスルーホールを通して前記金属
配線の前記第１の層間絶縁膜上の部分に接続されて該第
２の層間絶縁膜上に形成されていることを特徴とする請
求項１、請求項２、請求項３、請求項４もしくは請求項
５に記載の半導体記憶装置。 - 【請求項７】 前記第１の半導体膜は多結晶シリコン膜
であることを特徴とする請求項１、請求項２、請求項
３、請求項４、請求項５もしくは請求項６に記載の半導
体記憶装置。 - 【請求項８】 前記第２の半導体膜は多結晶シリコン膜
であることを特徴とする請求項４に記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4341778A JPH06188394A (ja) | 1992-12-22 | 1992-12-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4341778A JPH06188394A (ja) | 1992-12-22 | 1992-12-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188394A true JPH06188394A (ja) | 1994-07-08 |
Family
ID=18348696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4341778A Pending JPH06188394A (ja) | 1992-12-22 | 1992-12-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06188394A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000041236A1 (en) * | 1999-01-06 | 2000-07-13 | Advanced Micro Devices, Inc. | Integrated circuit memory cell upon a dielectric base |
| US6225646B1 (en) | 2000-01-14 | 2001-05-01 | Advanced Micro Devices, Inc. | Integrated circuit incorporating a memory cell and a transistor elevated above an insulating base |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0297056A (ja) * | 1988-10-03 | 1990-04-09 | Ricoh Co Ltd | 半導体装置 |
| JPH04309263A (ja) * | 1991-04-05 | 1992-10-30 | Sony Corp | 不揮発性記憶装置 |
-
1992
- 1992-12-22 JP JP4341778A patent/JPH06188394A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0297056A (ja) * | 1988-10-03 | 1990-04-09 | Ricoh Co Ltd | 半導体装置 |
| JPH04309263A (ja) * | 1991-04-05 | 1992-10-30 | Sony Corp | 不揮発性記憶装置 |
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|---|---|---|---|---|
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| US6225646B1 (en) | 2000-01-14 | 2001-05-01 | Advanced Micro Devices, Inc. | Integrated circuit incorporating a memory cell and a transistor elevated above an insulating base |
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