JPH04309263A - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置Info
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- JPH04309263A JPH04309263A JP3102110A JP10211091A JPH04309263A JP H04309263 A JPH04309263 A JP H04309263A JP 3102110 A JP3102110 A JP 3102110A JP 10211091 A JP10211091 A JP 10211091A JP H04309263 A JPH04309263 A JP H04309263A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、フラッシュ型のＥＥＰ
ＲＯＭ等の不揮発性記憶装置に関するものである。
ＲＯＭ等の不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】メモリセルに書き込まれたデータを電気
的に消去することができるとともに電気的に書き込むこ
とができるＲＯＭとしては、ＥＥＰＲＯＭ（Ｅｌｅｃｔ
ｒｉ−ｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒ
ａｍｍａｂｌｅ ＲＯＭ）がある。このＥＥＰＲＯＭ
は、データの書換え時に、ＥＰＲＯＭのように紫外線を
照射して書き込みデータを消去する必要がなく、電気信
号によって記憶データの消去や書き込みができるため、
メモリカード等に需要がある。
的に消去することができるとともに電気的に書き込むこ
とができるＲＯＭとしては、ＥＥＰＲＯＭ（Ｅｌｅｃｔ
ｒｉ−ｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒ
ａｍｍａｂｌｅ ＲＯＭ）がある。このＥＥＰＲＯＭ
は、データの書換え時に、ＥＰＲＯＭのように紫外線を
照射して書き込みデータを消去する必要がなく、電気信
号によって記憶データの消去や書き込みができるため、
メモリカード等に需要がある。
【０００３】上記ＥＥＰＲＯＭを図１４のレイアウト図
および図１５に示す図１４中のＡ−Ａ線概略断面図によ
り説明する。図ではＮＡＮＤ形の複数の基本ブロックで
構成されるフラッシュ型のＥＥＰＲＯＭを示す。すなわ
ち、ＬＯＣＯＳ法により、基本ブロックが構成されるト
ランジスタ形成領域５１，５２を除くＰ形のシリコン基
板５３の上層に素子分離領域５４を形成する。またトラ
ンジスタ形成領域５１，５２のシリコン基板５３の上面
には不揮発性記憶素子のゲート絶縁膜５５，５６を形成
する。トランジスタ形成領域５１には、素子分離領域５
４（５４ａ）側のゲート絶縁膜５５の上面および当該素
子分離領域５４ａの上面の一部にフローティングゲート
形成パターン（５７）を形成する。同時にトランジスタ
形成領域５２には、素子分離領域５４（５４ｂ）側のゲ
ート絶縁膜５６の上面および当該素子分離領域５４ｂの
上面にフローティングゲート形成パターン（５８）を形
成する。
および図１５に示す図１４中のＡ−Ａ線概略断面図によ
り説明する。図ではＮＡＮＤ形の複数の基本ブロックで
構成されるフラッシュ型のＥＥＰＲＯＭを示す。すなわ
ち、ＬＯＣＯＳ法により、基本ブロックが構成されるト
ランジスタ形成領域５１，５２を除くＰ形のシリコン基
板５３の上層に素子分離領域５４を形成する。またトラ
ンジスタ形成領域５１，５２のシリコン基板５３の上面
には不揮発性記憶素子のゲート絶縁膜５５，５６を形成
する。トランジスタ形成領域５１には、素子分離領域５
４（５４ａ）側のゲート絶縁膜５５の上面および当該素
子分離領域５４ａの上面の一部にフローティングゲート
形成パターン（５７）を形成する。同時にトランジスタ
形成領域５２には、素子分離領域５４（５４ｂ）側のゲ
ート絶縁膜５６の上面および当該素子分離領域５４ｂの
上面にフローティングゲート形成パターン（５８）を形
成する。
【０００４】さらに各フローティングゲート形成パター
ン（５７，５８）の上面にゲート層間絶縁膜５９，６０
を形成する。またフローティングゲート形成パターン（
５７）と素子分離領域５４ａとの間のシリコン基板５３
の上面およびフローティングゲート形成パターン（５８
）と素子分離領域５４（５４ｃ）との間のシリコン基板
５３の上面に、エンハンスメント型のトランジスタのゲ
ート絶縁膜６１，６２を形成する。そしてフローティン
グゲート形成パターン（５７，５８）側の全面にワード
線になるｐｏｌｙ−Ｓｉ膜を形成し、ホトリソグラフィ
ー技術とエッチングとにより、ワード線と各フローティ
ングゲート６３，６４とを自己整合的に形成する。この
ワード線はフローティングゲート６３，６４上でコント
ロールゲート６５，６６になり、ゲート絶縁膜６１，６
２上でトランスファーゲート６７，６８になる。また複
数のコントロールゲート６５，６６を形成する際に第１
選択ゲート６９と第２選択ゲート７０も形成する。
ン（５７，５８）の上面にゲート層間絶縁膜５９，６０
を形成する。またフローティングゲート形成パターン（
５７）と素子分離領域５４ａとの間のシリコン基板５３
の上面およびフローティングゲート形成パターン（５８
）と素子分離領域５４（５４ｃ）との間のシリコン基板
５３の上面に、エンハンスメント型のトランジスタのゲ
ート絶縁膜６１，６２を形成する。そしてフローティン
グゲート形成パターン（５７，５８）側の全面にワード
線になるｐｏｌｙ−Ｓｉ膜を形成し、ホトリソグラフィ
ー技術とエッチングとにより、ワード線と各フローティ
ングゲート６３，６４とを自己整合的に形成する。この
ワード線はフローティングゲート６３，６４上でコント
ロールゲート６５，６６になり、ゲート絶縁膜６１，６
２上でトランスファーゲート６７，６８になる。また複
数のコントロールゲート６５，６６を形成する際に第１
選択ゲート６９と第２選択ゲート７０も形成する。
【０００５】さらに、各フローティングゲート６３，６
４と各トランスファーゲート６７，６８との両側のシリ
コン基板５３の上層にＬＤＤ拡散層（図示せず）を有す
るＬＤＤ構造のソース・ドレイン領域７１，７２を形成
する。また第１選択ゲート６９に対してコントロールゲ
ート６５，６６とは反対側のシリコン基板５３の上層に
ドレイン領域７３，７４を形成し、第２選択ゲート７０
に対してコントロールゲート６５，６６とは反対側のシ
リコン基板５３の上層にソース領域７５を形成する。
４と各トランスファーゲート６７，６８との両側のシリ
コン基板５３の上層にＬＤＤ拡散層（図示せず）を有す
るＬＤＤ構造のソース・ドレイン領域７１，７２を形成
する。また第１選択ゲート６９に対してコントロールゲ
ート６５，６６とは反対側のシリコン基板５３の上層に
ドレイン領域７３，７４を形成し、第２選択ゲート７０
に対してコントロールゲート６５，６６とは反対側のシ
リコン基板５３の上層にソース領域７５を形成する。
【０００６】またコントロールゲート６５，６６側の全
面に層間絶縁膜７６を形成し、ドレイン領域７３，７４
上にコンタクトホール７７，７８を設ける。各コンタク
トホール７７，７８を介してドレイン領域７３，７４に
接続するデータ線７９，８０を形成する。
面に層間絶縁膜７６を形成し、ドレイン領域７３，７４
上にコンタクトホール７７，７８を設ける。各コンタク
トホール７７，７８を介してドレイン領域７３，７４に
接続するデータ線７９，８０を形成する。
【０００７】
【発明が解決しようとする課題】しかしながら上記構成
のＥＥＰＲＯＭでは、不揮発性記憶素子とエンハンスメ
ント型のトランジスタとを隣接した状態で形成する。こ
のため、各トランジスタのソース・ドレイン領域のＬＤ
Ｄ拡散層濃度を個々に制御して設定することが困難なの
で、それぞれのトランジスタのＬＤＤ拡散層濃度は同一
濃度に設定される。この結果、書き込みのタイミングと
消去のタイミングとがずれるために、タイミング特性を
安定化することが難しい。さらに、ＬＤＤ拡散層を通常
の濃度で形成した場合には、不揮発性記憶素子のＬＤＤ
拡散層の濃度としては薄すぎるために書き込みができな
い。また書き込みを容易にするために、ＬＤＤ拡散層の
濃度を通常よりも濃くすると、エンハンスメント型のト
ランジスタはホットエレクトロン効果による誤動作を引
き起こす。
のＥＥＰＲＯＭでは、不揮発性記憶素子とエンハンスメ
ント型のトランジスタとを隣接した状態で形成する。こ
のため、各トランジスタのソース・ドレイン領域のＬＤ
Ｄ拡散層濃度を個々に制御して設定することが困難なの
で、それぞれのトランジスタのＬＤＤ拡散層濃度は同一
濃度に設定される。この結果、書き込みのタイミングと
消去のタイミングとがずれるために、タイミング特性を
安定化することが難しい。さらに、ＬＤＤ拡散層を通常
の濃度で形成した場合には、不揮発性記憶素子のＬＤＤ
拡散層の濃度としては薄すぎるために書き込みができな
い。また書き込みを容易にするために、ＬＤＤ拡散層の
濃度を通常よりも濃くすると、エンハンスメント型のト
ランジスタはホットエレクトロン効果による誤動作を引
き起こす。
【０００８】また上記従来のＥＥＰＲＯＭでは、エッチ
ングによってコントロールゲートとトランスファーゲー
トとを形成し、さらにコントロールゲートとトランスフ
ァーゲートとの両側のゲート層間絶縁膜を除去する際に
、トランスファーゲートの両側のゲート絶縁膜も除去さ
れる。このためフローティングゲート形成パターンをエ
ッチングしてフローティングゲートを形成する際に、ト
ランスファーゲートの両側のシリコン基板もエッチング
される。この結果、トランスファーゲートの両側のシリ
コン基板には溝が形成されて、トランスファーゲートは
いわゆるトレンチゲート構造になる。したがって、トラ
ンスファートランジスタのソース・ドレイン間でパンチ
スルーが起きる。またオフセットがかかってトランスコ
ンダクタンスｇｍやインバータの負荷駆動能力値βを十
分に確保できなくなる。このため、書き込みまたは消去
等の動作タイミングが遅れる等の誤動作を生じる。
ングによってコントロールゲートとトランスファーゲー
トとを形成し、さらにコントロールゲートとトランスフ
ァーゲートとの両側のゲート層間絶縁膜を除去する際に
、トランスファーゲートの両側のゲート絶縁膜も除去さ
れる。このためフローティングゲート形成パターンをエ
ッチングしてフローティングゲートを形成する際に、ト
ランスファーゲートの両側のシリコン基板もエッチング
される。この結果、トランスファーゲートの両側のシリ
コン基板には溝が形成されて、トランスファーゲートは
いわゆるトレンチゲート構造になる。したがって、トラ
ンスファートランジスタのソース・ドレイン間でパンチ
スルーが起きる。またオフセットがかかってトランスコ
ンダクタンスｇｍやインバータの負荷駆動能力値βを十
分に確保できなくなる。このため、書き込みまたは消去
等の動作タイミングが遅れる等の誤動作を生じる。
【０００９】さらに、書き込み後のしきい電圧をＶｔｈ
Ｈｉｇｈとし、電源電圧をＶｄｄとすれば、ＶｔｈＨｉ
ｇｈは、０＜ＶｔｈＨｉｇｈ＜Ｖｄｄなる範囲に入らな
ければならない。通常の電源電圧Ｖｄｄは５Ｖなので、
０＜ＶｔｈＨｉｇｈ＜５Ｖになる。このため、ＶｔｈＨ
ｉｇｈは誤差を考慮して２Ｖ±１Ｖの範囲で設定される
。ところが、Ｖｄｄが３Ｖ程度の低電圧の場合には、Ｖ
ｔｈＨｉｇｈが上記制限内に入らなくなる。仮に上記制
限内に入れようとすると、ＶｔｈＨｉｇｈは誤差を考慮
して、およそ１．５Ｖ±０．５Ｖの範囲で設定しなけれ
ばならない。
Ｈｉｇｈとし、電源電圧をＶｄｄとすれば、ＶｔｈＨｉ
ｇｈは、０＜ＶｔｈＨｉｇｈ＜Ｖｄｄなる範囲に入らな
ければならない。通常の電源電圧Ｖｄｄは５Ｖなので、
０＜ＶｔｈＨｉｇｈ＜５Ｖになる。このため、ＶｔｈＨ
ｉｇｈは誤差を考慮して２Ｖ±１Ｖの範囲で設定される
。ところが、Ｖｄｄが３Ｖ程度の低電圧の場合には、Ｖ
ｔｈＨｉｇｈが上記制限内に入らなくなる。仮に上記制
限内に入れようとすると、ＶｔｈＨｉｇｈは誤差を考慮
して、およそ１．５Ｖ±０．５Ｖの範囲で設定しなけれ
ばならない。
【００１０】上記のようにＶｔｈＨｉｇｈを狭い誤差範
囲に設定してＥＥＰＲＯＭを製造した場合には、Ｖｔｈ
Ｈｉｇｈが規格外になるものが多くなり、歩留りを非常
に低下させる原因になる。このため、量産の実現性が低
い。
囲に設定してＥＥＰＲＯＭを製造した場合には、Ｖｔｈ
Ｈｉｇｈが規格外になるものが多くなり、歩留りを非常
に低下させる原因になる。このため、量産の実現性が低
い。
【００１１】本発明は、上記課題を解決するためになさ
れたもので、低電圧電源に対応し、書き込みおよび消去
に優れた安定性を有する不揮発性記憶装置を提供するこ
とを目的とする。
れたもので、低電圧電源に対応し、書き込みおよび消去
に優れた安定性を有する不揮発性記憶装置を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。すなわち、データ線
の出力端子と接地端子との間には、フローティングゲー
トとコントロールゲートとを積層して形成した複数の不
揮発性記憶素子をソース・ドレイン領域を介して直列に
接続する。上記コントロールゲートの上面にはゲート絶
縁膜を介してチャネル形成領域を形成する。このチャネ
ル形成領域と上記不揮発性記憶素子のソース・ドレイン
領域とに接続する状態でチャネル形成領域の両側には薄
膜トランジスタ用のソース・ドレイン領域を形成する。 また薄膜トランジスタのゲートは上記コントロールゲー
トで形成する。
成するためになされたものである。すなわち、データ線
の出力端子と接地端子との間には、フローティングゲー
トとコントロールゲートとを積層して形成した複数の不
揮発性記憶素子をソース・ドレイン領域を介して直列に
接続する。上記コントロールゲートの上面にはゲート絶
縁膜を介してチャネル形成領域を形成する。このチャネ
ル形成領域と上記不揮発性記憶素子のソース・ドレイン
領域とに接続する状態でチャネル形成領域の両側には薄
膜トランジスタ用のソース・ドレイン領域を形成する。 また薄膜トランジスタのゲートは上記コントロールゲー
トで形成する。
【００１３】
【作用】上記構成の不揮発性記憶装置では、不揮発性記
憶素子のソース・ドレイン領域と薄膜トランジスタのソ
ース・ドレイン領域とを別々に形成したことにより、薄
膜トランジスタのソース・ドレイン領域と不揮発性記憶
素子のソース・ドレイン領域のＬＤＤ拡散層とは個々に
条件設定される。このため、不揮発性記憶素子と薄膜ト
ランジスタとが個々に制御されるので、書き込みと消去
とのタイミングずれがなくなる。この結果、データの書
き込みまたはデータの消去は誤動作なく安定して行える
。また書き込みデータを消去するときには、不揮発性記
憶素子のしきい電圧は電源電圧になる。このとき薄膜ト
ランジスタのしきい電圧はおよそ０Ｖになる。このため
、不揮発性記憶装置の特性としては薄膜トランジスタの
特性が支配的になる。一方データを書き込むときには、
不揮発性記憶素子のしきい電圧は負の電源電圧になる。 薄膜トランジスタのしきい電圧は消去のときのしきい電
圧になる。このため、不揮発性記憶装置の特性としては
不揮発性記憶素子の特性が支配的になる。この結果、消
去時において、不揮発性記憶素子の書き込み後のしきい
電圧を０Ｖ以上にすれば書き込みデータは消去される。
憶素子のソース・ドレイン領域と薄膜トランジスタのソ
ース・ドレイン領域とを別々に形成したことにより、薄
膜トランジスタのソース・ドレイン領域と不揮発性記憶
素子のソース・ドレイン領域のＬＤＤ拡散層とは個々に
条件設定される。このため、不揮発性記憶素子と薄膜ト
ランジスタとが個々に制御されるので、書き込みと消去
とのタイミングずれがなくなる。この結果、データの書
き込みまたはデータの消去は誤動作なく安定して行える
。また書き込みデータを消去するときには、不揮発性記
憶素子のしきい電圧は電源電圧になる。このとき薄膜ト
ランジスタのしきい電圧はおよそ０Ｖになる。このため
、不揮発性記憶装置の特性としては薄膜トランジスタの
特性が支配的になる。一方データを書き込むときには、
不揮発性記憶素子のしきい電圧は負の電源電圧になる。 薄膜トランジスタのしきい電圧は消去のときのしきい電
圧になる。このため、不揮発性記憶装置の特性としては
不揮発性記憶素子の特性が支配的になる。この結果、消
去時において、不揮発性記憶素子の書き込み後のしきい
電圧を０Ｖ以上にすれば書き込みデータは消去される。
【００１４】
【実施例】本発明の実施例を図１の概略構成断面図およ
び図２のレイアウト図により説明する。概略構成断面図
はレイアウト図中のＢ−Ｂ線位置の断面図である。また
概略構成断面図およびレイアウト図では一部分を省略し
て示す。図では不揮発性記憶装置の一例として、ＮＡＮ
Ｄ形の基本ブロックが複数設けられたフラッシュ型のＥ
ＥＰＲＯＭ１を示す。
び図２のレイアウト図により説明する。概略構成断面図
はレイアウト図中のＢ−Ｂ線位置の断面図である。また
概略構成断面図およびレイアウト図では一部分を省略し
て示す。図では不揮発性記憶装置の一例として、ＮＡＮ
Ｄ形の基本ブロックが複数設けられたフラッシュ型のＥ
ＥＰＲＯＭ１を示す。
【００１５】図１および図２に示すように、Ｐ形のシリ
コン製の半導体基板１１の上層には、前記基本ブロック
を形成するトランジスタ形成領域２，３を除いた部分に
、素子分離領域１２が形成されている。
コン製の半導体基板１１の上層には、前記基本ブロック
を形成するトランジスタ形成領域２，３を除いた部分に
、素子分離領域１２が形成されている。
【００１６】各トランジスタ形成領域２，３の半導体基
板１１の上層にはゲート絶縁膜１３がそれぞれに形成さ
れている。各ゲート絶縁膜１３は例えば厚さが２０ｎｍ
に形成される。ゲート絶縁膜１３の上面には複数個（例
えば８個）のフローティングゲート１４が形成されてい
る。各フローティングゲート１４は例えばポリシリコン
（以下ｐｏｌｙ−Ｓｉと記す）よりなる。また少なくと
も各フローティングゲート１４の上面を覆う状態にゲー
ト層間絶縁膜１５が形成されている。このゲート層間絶
縁膜１５は例えば厚さを１ｎｍに形成される。さらに各
フローティングゲート１４上におけるゲート層間絶縁膜
１５の上面には、各トランジスタ形成領域２，３を横断
する状態にワード線１６が形成されている。このワード
線１６はフローティングゲート１４上でコントロールゲ
ート１７になる。各トランジスタ形成領域２，３の各ワ
ード線１６はそれぞれが接続した状態に形成されている
。
板１１の上層にはゲート絶縁膜１３がそれぞれに形成さ
れている。各ゲート絶縁膜１３は例えば厚さが２０ｎｍ
に形成される。ゲート絶縁膜１３の上面には複数個（例
えば８個）のフローティングゲート１４が形成されてい
る。各フローティングゲート１４は例えばポリシリコン
（以下ｐｏｌｙ−Ｓｉと記す）よりなる。また少なくと
も各フローティングゲート１４の上面を覆う状態にゲー
ト層間絶縁膜１５が形成されている。このゲート層間絶
縁膜１５は例えば厚さを１ｎｍに形成される。さらに各
フローティングゲート１４上におけるゲート層間絶縁膜
１５の上面には、各トランジスタ形成領域２，３を横断
する状態にワード線１６が形成されている。このワード
線１６はフローティングゲート１４上でコントロールゲ
ート１７になる。各トランジスタ形成領域２，３の各ワ
ード線１６はそれぞれが接続した状態に形成されている
。
【００１７】上記各ワード線１６群の両側には第１選択
ゲート１８と第２選択ゲート１９とが設けられている。 さらに第１選択ゲート１８に対してワード線１６群側と
は反対側にはデータ線の出力端子になるドレイン領域２
０が設けられていて、第２選択ゲート１９に対してワー
ド線１６群側とは反対側にはデータ線の接地端子になる
ソース領域２１が設けられている。また第１選択ゲート
１８とワード線１６（１６ａ）との間，各ワード線１６
間および第２選択ゲート１９とワード線１６（１６ｂ）
との間にはＬＤＤ構造のソース・ドレイン領域２２が形
成されている。ＬＤＤ構造として、各フローティングゲ
ート１４の両側で半導体基板１１の上層にはＮ形の不純
物をイオン注入したＬＤＤ拡散層２３が形成されている
。このＬＤＤ拡散層２３は通常の拡散層濃度よりも濃い
状態に形成される。
ゲート１８と第２選択ゲート１９とが設けられている。 さらに第１選択ゲート１８に対してワード線１６群側と
は反対側にはデータ線の出力端子になるドレイン領域２
０が設けられていて、第２選択ゲート１９に対してワー
ド線１６群側とは反対側にはデータ線の接地端子になる
ソース領域２１が設けられている。また第１選択ゲート
１８とワード線１６（１６ａ）との間，各ワード線１６
間および第２選択ゲート１９とワード線１６（１６ｂ）
との間にはＬＤＤ構造のソース・ドレイン領域２２が形
成されている。ＬＤＤ構造として、各フローティングゲ
ート１４の両側で半導体基板１１の上層にはＮ形の不純
物をイオン注入したＬＤＤ拡散層２３が形成されている
。このＬＤＤ拡散層２３は通常の拡散層濃度よりも濃い
状態に形成される。
【００１８】さらに各フローティングゲート１４と各コ
ントロールゲート１７との側壁にはサイドウォール２４
が形成されている。また第１，第２選択ゲート１８，１
９の側壁にはサイドウォール２５が形成されている。上
記サイドウォール２４とこのサイドウォール２４に隣合
う別のサイドウォール２４との間およびサイドウォール
２４とこのサイドウォール２４に隣合うサイドウォール
２５との間で半導体基板１１の上層には、ＬＤＤ拡散層
２３よりも深い状態にＮ形の不純物をイオン注入したソ
ース・ドレイン拡散層２６が形成されている。上記の如
くして、ＬＤＤ拡散層２３とソース・ドレイン拡散層２
６とによりソース・ドレイン領域２２は形成される。
ントロールゲート１７との側壁にはサイドウォール２４
が形成されている。また第１，第２選択ゲート１８，１
９の側壁にはサイドウォール２５が形成されている。上
記サイドウォール２４とこのサイドウォール２４に隣合
う別のサイドウォール２４との間およびサイドウォール
２４とこのサイドウォール２４に隣合うサイドウォール
２５との間で半導体基板１１の上層には、ＬＤＤ拡散層
２３よりも深い状態にＮ形の不純物をイオン注入したソ
ース・ドレイン拡散層２６が形成されている。上記の如
くして、ＬＤＤ拡散層２３とソース・ドレイン拡散層２
６とによりソース・ドレイン領域２２は形成される。
【００１９】各コントロールゲート１７の上面にはシリ
コン酸化膜よりなるゲート絶縁膜３１が形成されている
。ソース・ドレイン拡散層２６上のゲート絶縁膜３１に
はコンタクトホール３２が設けられている。またゲート
絶縁膜３１側で上記第１選択ゲート１８と第２選択ゲー
ト１９との間の全面にはｐｏｌｙ−Ｓｉ膜が形成されて
いる。各コントロールゲート１７上のｐｏｌｙ−Ｓｉ膜
でチャネル形成領域３３が形成されている。またソース
・ドレイン領域２２上のｐｏｌｙ−Ｓｉ膜で薄膜トラン
ジスタ５のソース・ドレイン領域３４が形成されている
。これらのソース・ドレイン領域３３は、上記コンタク
トホール３２を介して前記ソース・ドレイン拡散層２６
に接続する状態に形成される。
コン酸化膜よりなるゲート絶縁膜３１が形成されている
。ソース・ドレイン拡散層２６上のゲート絶縁膜３１に
はコンタクトホール３２が設けられている。またゲート
絶縁膜３１側で上記第１選択ゲート１８と第２選択ゲー
ト１９との間の全面にはｐｏｌｙ−Ｓｉ膜が形成されて
いる。各コントロールゲート１７上のｐｏｌｙ−Ｓｉ膜
でチャネル形成領域３３が形成されている。またソース
・ドレイン領域２２上のｐｏｌｙ−Ｓｉ膜で薄膜トラン
ジスタ５のソース・ドレイン領域３４が形成されている
。これらのソース・ドレイン領域３３は、上記コンタク
トホール３２を介して前記ソース・ドレイン拡散層２６
に接続する状態に形成される。
【００２０】上記の如く各トランジスタ形成領域２，３
には、それぞれに、ゲート絶縁膜１３とフローティング
ゲート１４とゲート層間絶縁膜１５とコントロールゲー
ト１７とソース・ドレイン領域２２とにより不揮発性記
憶素子４が構成され、コントロールゲート１７とゲート
絶縁膜３１とチャネル形成領域３３とソース・ドレイン
領域３４とによりトランスファートランジスタとして働
く薄膜トランジスタ５が構成される。
には、それぞれに、ゲート絶縁膜１３とフローティング
ゲート１４とゲート層間絶縁膜１５とコントロールゲー
ト１７とソース・ドレイン領域２２とにより不揮発性記
憶素子４が構成され、コントロールゲート１７とゲート
絶縁膜３１とチャネル形成領域３３とソース・ドレイン
領域３４とによりトランスファートランジスタとして働
く薄膜トランジスタ５が構成される。
【００２１】さらに例えば化学的気相成長法により、薄
膜トランジスタ５側の全面に例えばシリコン酸化膜より
なる層間絶縁膜３５を形成し、ドレイン領域２０上の層
間絶縁膜３５とゲート絶縁膜３１とに出力端子側コンタ
クトホール３６を設け、ソース領域２１上の層間絶縁膜
３５とゲート絶縁膜３１とに接地端子側コンタクトホー
ル３７を設ける。各コンタクトホール３６，３７を介し
てドレイン領域２０，ソース領域２１に接続するデータ
線３８，３９を例えばアルミニウム合金等の導電体膜で
形成する。
膜トランジスタ５側の全面に例えばシリコン酸化膜より
なる層間絶縁膜３５を形成し、ドレイン領域２０上の層
間絶縁膜３５とゲート絶縁膜３１とに出力端子側コンタ
クトホール３６を設け、ソース領域２１上の層間絶縁膜
３５とゲート絶縁膜３１とに接地端子側コンタクトホー
ル３７を設ける。各コンタクトホール３６，３７を介し
てドレイン領域２０，ソース領域２１に接続するデータ
線３８，３９を例えばアルミニウム合金等の導電体膜で
形成する。
【００２２】次に上記ＥＥＰＲＯＭ１の動作を説明する
。書き込みデータの消去は、ドレイン拡散層２１よりも
十分に高い電圧をコントロールゲート１７に印加し、ト
ンネル現象を利用して、ドレイン拡散層２０からゲート
絶縁膜１３を通してフローティングゲート１４に電荷を
注入して行う。一方データの書き込みは、コントロール
ゲート１７を接地し、ドレイン拡散層２０に高電圧を掛
けることにより逆向きのトンネル現象を起こさせて行う
。
。書き込みデータの消去は、ドレイン拡散層２１よりも
十分に高い電圧をコントロールゲート１７に印加し、ト
ンネル現象を利用して、ドレイン拡散層２０からゲート
絶縁膜１３を通してフローティングゲート１４に電荷を
注入して行う。一方データの書き込みは、コントロール
ゲート１７を接地し、ドレイン拡散層２０に高電圧を掛
けることにより逆向きのトンネル現象を起こさせて行う
。
【００２３】上記構成のＥＥＰＲＯＭ１では、ＬＤＤ拡
散層２３の濃度を単独に設定できるので、ＬＤＤ拡散層
２３の濃度を通常のＬＤＤ拡散層の濃度よりも高く設定
できる。このため、不揮発性記憶素子４のチャネルに電
流が流れやすくなり書き込みが容易になる。
散層２３の濃度を単独に設定できるので、ＬＤＤ拡散層
２３の濃度を通常のＬＤＤ拡散層の濃度よりも高く設定
できる。このため、不揮発性記憶素子４のチャネルに電
流が流れやすくなり書き込みが容易になる。
【００２４】また書き込みデータを消去するときには、
不揮発性記憶素子４のしきい電圧は電源電圧、例えば３
Ｖになる。また薄膜トランジスタ５のしきい電圧はおよ
そ０Ｖになる。このため、ＥＥＰＲＯＭ１の特性として
は薄膜トランジスタ５の特性が支配的になる。一方デー
タを書き込むときには、不揮発性記憶素子４のしきい電
圧は負の電源電圧、例えば−３Ｖになる。また薄膜トラ
ンジスタ５のしきい電圧は消去のときのしきい電圧にな
る。このため、ＥＥＰＲＯＭ１の特性としては不揮発性
記憶素子４の特性が支配的になる。この結果、消去時に
おいて、不揮発性記憶素子４の書き込み後のしきい電圧
（ＶｔｈＨｉｇｈ）を０Ｖ以上にすれば書き込みデータ
は消去される。したがって、例えば３Ｖ程度の低電圧電
源を用いることが可能になる。またＶｔｈＨｉｇｈの範
囲を広く設定できるので、ＶｔｈＨｉｇｈの規格外にな
る製品が低減され、歩留りの向上が図れる。
不揮発性記憶素子４のしきい電圧は電源電圧、例えば３
Ｖになる。また薄膜トランジスタ５のしきい電圧はおよ
そ０Ｖになる。このため、ＥＥＰＲＯＭ１の特性として
は薄膜トランジスタ５の特性が支配的になる。一方デー
タを書き込むときには、不揮発性記憶素子４のしきい電
圧は負の電源電圧、例えば−３Ｖになる。また薄膜トラ
ンジスタ５のしきい電圧は消去のときのしきい電圧にな
る。このため、ＥＥＰＲＯＭ１の特性としては不揮発性
記憶素子４の特性が支配的になる。この結果、消去時に
おいて、不揮発性記憶素子４の書き込み後のしきい電圧
（ＶｔｈＨｉｇｈ）を０Ｖ以上にすれば書き込みデータ
は消去される。したがって、例えば３Ｖ程度の低電圧電
源を用いることが可能になる。またＶｔｈＨｉｇｈの範
囲を広く設定できるので、ＶｔｈＨｉｇｈの規格外にな
る製品が低減され、歩留りの向上が図れる。
【００２５】さらに不揮発性記憶素子４上に薄膜トラン
ジスタ５を形成したことにより，トランスファートラン
ジスタとして働く薄膜トランジスタ５がいわゆるトレン
チゲート構造にならない。このため、薄膜トランジスタ
５のチャネル形成領域３３でパンチスルーが起きない。 またオフセットがかからないのでトランスコンダクタン
スｇｍやインバータの負荷駆動能力値βを十分に確保で
きる。このため、書き込みまたは消去等の動作タイミン
グが遅れる等の誤動作を生じない。
ジスタ５を形成したことにより，トランスファートラン
ジスタとして働く薄膜トランジスタ５がいわゆるトレン
チゲート構造にならない。このため、薄膜トランジスタ
５のチャネル形成領域３３でパンチスルーが起きない。 またオフセットがかからないのでトランスコンダクタン
スｇｍやインバータの負荷駆動能力値βを十分に確保で
きる。このため、書き込みまたは消去等の動作タイミン
グが遅れる等の誤動作を生じない。
【００２６】次に上記構成のＥＥＰＲＯＭ１の製造方法
を図３ないし図１３の製造工程図により説明する。この
製造方法の説明では、トランジスタ形成領域２にＥＥＰ
ＲＯＭ１を形成する場合を示す。図３に示す如く、通常
のＬＯＣＯＳ法により、トランジスタ形成領域２を除く
Ｐ形単結晶シリコンの半導体基板１１の上層に素子分離
領域１２を形成する。その後ＬＯＣＯＳ法で形成したシ
リコン酸化膜（図示せず）やシリコン窒化膜（図示せず
）をエッチング等により除去する。続いて例えば熱酸化
法により、トランジスタ形成領域２における半導体基板
１１の上層にシリコン酸化膜よりなるゲート絶縁膜１３
を形成する。ゲート絶縁膜１３は例えば厚さが２０ｎｍ
に形成される。
を図３ないし図１３の製造工程図により説明する。この
製造方法の説明では、トランジスタ形成領域２にＥＥＰ
ＲＯＭ１を形成する場合を示す。図３に示す如く、通常
のＬＯＣＯＳ法により、トランジスタ形成領域２を除く
Ｐ形単結晶シリコンの半導体基板１１の上層に素子分離
領域１２を形成する。その後ＬＯＣＯＳ法で形成したシ
リコン酸化膜（図示せず）やシリコン窒化膜（図示せず
）をエッチング等により除去する。続いて例えば熱酸化
法により、トランジスタ形成領域２における半導体基板
１１の上層にシリコン酸化膜よりなるゲート絶縁膜１３
を形成する。ゲート絶縁膜１３は例えば厚さが２０ｎｍ
に形成される。
【００２７】次いで図４に示すように、例えば化学的気
相成長法により、素子分離領域１２側の全面にポリシリ
コン（以下ｐｏｌｙ−Ｓｉと記す）膜を堆積する。その
後、例えばホトリソグラフィー技術とエッチングとによ
り、ゲート絶縁膜１３の一部分を覆う状態にフローティ
ングゲートを形成するためのｐｏｌｙ−Ｓｉパターン４
１を形成する。ただし、選択ゲート１８，１９（前記図
２参照）を形成する領域にはｐｏｌｙ−Ｓｉパターン４
１は形成しない。続いて例えば化学的気相成長法により
、少なくともｐｏｌｙ−Ｓｉパターン４１を覆う状態に
シリコン酸化膜４２を形成する。このシリコン酸化膜４
２は例えば厚さを１ｎｍに形成される。
相成長法により、素子分離領域１２側の全面にポリシリ
コン（以下ｐｏｌｙ−Ｓｉと記す）膜を堆積する。その
後、例えばホトリソグラフィー技術とエッチングとによ
り、ゲート絶縁膜１３の一部分を覆う状態にフローティ
ングゲートを形成するためのｐｏｌｙ−Ｓｉパターン４
１を形成する。ただし、選択ゲート１８，１９（前記図
２参照）を形成する領域にはｐｏｌｙ−Ｓｉパターン４
１は形成しない。続いて例えば化学的気相成長法により
、少なくともｐｏｌｙ−Ｓｉパターン４１を覆う状態に
シリコン酸化膜４２を形成する。このシリコン酸化膜４
２は例えば厚さを１ｎｍに形成される。
【００２８】次いで図５に示すように、例えば化学的気
相成長法により、シリコン酸化膜４２側の全面にコント
ロールゲートを形成するためのｐｏｌｙ−Ｓｉ膜（４３
）を堆積する。続いて、例えばホトリソグラフィー技術
により、後述するワード線１６と第１，第２選択ゲート
１８，１９とを形成するためのレジストマスク４４を形
成する。続いてこのレジストマスク４４をエッチングマ
スクにしてｐｏｌｙ−Ｓｉ膜４３（２点鎖線部分）のエ
ッチングを行い、トランジスタ形成領域２を横断する状
態に、前記ｐｏｌｙ−Ｓｉ膜（４３）でワード線１６と
第１，第２選択ゲート１８，１９とを形成する。さらに
、レジストマスク４４をエッチングマスクにして、シリ
コン酸化膜４２とｐｏｌｙ−Ｓｉパターン４１とをエッ
チングする。
相成長法により、シリコン酸化膜４２側の全面にコント
ロールゲートを形成するためのｐｏｌｙ−Ｓｉ膜（４３
）を堆積する。続いて、例えばホトリソグラフィー技術
により、後述するワード線１６と第１，第２選択ゲート
１８，１９とを形成するためのレジストマスク４４を形
成する。続いてこのレジストマスク４４をエッチングマ
スクにしてｐｏｌｙ−Ｓｉ膜４３（２点鎖線部分）のエ
ッチングを行い、トランジスタ形成領域２を横断する状
態に、前記ｐｏｌｙ−Ｓｉ膜（４３）でワード線１６と
第１，第２選択ゲート１８，１９とを形成する。さらに
、レジストマスク４４をエッチングマスクにして、シリ
コン酸化膜４２とｐｏｌｙ−Ｓｉパターン４１とをエッ
チングする。
【００２９】そして図６に示す如く、シリコン酸化膜（
４２）でゲート層間絶縁膜１５を形成し、ｐｏｌｙ−Ｓ
ｉパターン（４１）でフローティングゲート１４を形成
する。各フローティングゲート１４上の前記ワード線１
６はコントロールゲート（１７）として働く。
４２）でゲート層間絶縁膜１５を形成し、ｐｏｌｙ−Ｓ
ｉパターン（４１）でフローティングゲート１４を形成
する。各フローティングゲート１４上の前記ワード線１
６はコントロールゲート（１７）として働く。
【００３０】続いて図７に示すように、素子分離領域１
２とレジストマスク４４とをイオン注入マスクにして、
後述するＬＤＤ拡散層２３を形成するために、通常のド
ーズ量よりも多いドーズ量でＮ形の不純物を半導体基板
１１の上層にイオン注入する。そしてＬＤＤ拡散層２３
を形成する。
２とレジストマスク４４とをイオン注入マスクにして、
後述するＬＤＤ拡散層２３を形成するために、通常のド
ーズ量よりも多いドーズ量でＮ形の不純物を半導体基板
１１の上層にイオン注入する。そしてＬＤＤ拡散層２３
を形成する。
【００３１】その後レジストマスク４４をアッシャー処
理等により除去する。そして、図８に示すように、例え
ば化学的気相成長法により、パターン形成側の全面にサ
イドウォール形成用のシリコン酸化膜４５を堆積する。 続いてシリコン酸化膜４５を異方性エッチングして２点
鎖線部分のシリコン酸化膜４５を除去する。そして、フ
ローティングゲート１４とワード線１６（コントロール
ゲート１７を含む）との側壁にサイドウォール２４を形
成する。このとき、第１，第２選択ゲート１８，１９の
両側にもサイドウォール２５が形成される。またシリコ
ン酸化膜４５をエッチングすることによって露出するゲ
ート絶縁膜１３（破線部分）および素子分離領域１２の
上層の部分（破線部分）もこのエッチングにより除去す
る。
理等により除去する。そして、図８に示すように、例え
ば化学的気相成長法により、パターン形成側の全面にサ
イドウォール形成用のシリコン酸化膜４５を堆積する。 続いてシリコン酸化膜４５を異方性エッチングして２点
鎖線部分のシリコン酸化膜４５を除去する。そして、フ
ローティングゲート１４とワード線１６（コントロール
ゲート１７を含む）との側壁にサイドウォール２４を形
成する。このとき、第１，第２選択ゲート１８，１９の
両側にもサイドウォール２５が形成される。またシリコ
ン酸化膜４５をエッチングすることによって露出するゲ
ート絶縁膜１３（破線部分）および素子分離領域１２の
上層の部分（破線部分）もこのエッチングにより除去す
る。
【００３２】続いて図９に示す如く、素子分離領域１２
と各ワード線１６（コントロールゲート１７を含む）と
第１，第２選択ゲート１８，１９と各サイドウォール２
４，２５とをイオン注入マスクにして、半導体基板１１
の上層でＬＤＤ拡散層２３よりも深い状態にＮ形不純物
として例えばヒ素（Ａｓ）をイオン注入する。そして、
ドレイン拡散層２０とソース拡散層２１とソース・ドレ
イン拡散層２６とを形成する。上記の如くして、ソース
・ドレイン拡散層２６とこの両側のＬＤＤ拡散層２３と
によってソース・ドレイン領域２２を形成する。さらに
一つのゲート絶縁膜１３とこのゲート絶縁膜１３上のフ
ローティングゲート１４とこのフローティングゲート１
４上のゲート層間絶縁膜１５とこのゲート層間絶縁膜１
５上のコントロールゲート１７と前記フローティングゲ
ート１４の両側における半導体基板１１の上層のソース
・ドレイン領域２２とによって一つの不揮発性記憶素子
４を形成する。
と各ワード線１６（コントロールゲート１７を含む）と
第１，第２選択ゲート１８，１９と各サイドウォール２
４，２５とをイオン注入マスクにして、半導体基板１１
の上層でＬＤＤ拡散層２３よりも深い状態にＮ形不純物
として例えばヒ素（Ａｓ）をイオン注入する。そして、
ドレイン拡散層２０とソース拡散層２１とソース・ドレ
イン拡散層２６とを形成する。上記の如くして、ソース
・ドレイン拡散層２６とこの両側のＬＤＤ拡散層２３と
によってソース・ドレイン領域２２を形成する。さらに
一つのゲート絶縁膜１３とこのゲート絶縁膜１３上のフ
ローティングゲート１４とこのフローティングゲート１
４上のゲート層間絶縁膜１５とこのゲート層間絶縁膜１
５上のコントロールゲート１７と前記フローティングゲ
ート１４の両側における半導体基板１１の上層のソース
・ドレイン領域２２とによって一つの不揮発性記憶素子
４を形成する。
【００３３】その後図１０に示すように、化学的気相成
長法によって、コントロールゲート１７等のパターン形
成側の全面にシリコン酸化膜４６を形成する。そしてコ
ントロールゲート１７上のシリコン酸化膜４６は薄膜ト
ランジスタのゲート絶縁膜３１になる。続いてホトリソ
グラフィー技術とエッチングとによりソース・ドレイン
領域２２上のシリコン酸化膜４６（２点鎖線部分）を除
去して、ソース・ドレイン拡散層２６上にコンタクトホ
ール３２を形成する。
長法によって、コントロールゲート１７等のパターン形
成側の全面にシリコン酸化膜４６を形成する。そしてコ
ントロールゲート１７上のシリコン酸化膜４６は薄膜ト
ランジスタのゲート絶縁膜３１になる。続いてホトリソ
グラフィー技術とエッチングとによりソース・ドレイン
領域２２上のシリコン酸化膜４６（２点鎖線部分）を除
去して、ソース・ドレイン拡散層２６上にコンタクトホ
ール３２を形成する。
【００３４】次いで図１１に示す如く、化学的気相成長
法によって、シリコン酸化膜４６等のパターン形成側の
全面にｐｏｌｙ−Ｓｉ膜４７を堆積する。続いてホトリ
ソグラフィー技術とエッチングとにより第１，第２選択
ゲート１８，１９間のｐｏｌｙ−Ｓｉ膜４７を残して、
他のｐｏｌｙ−Ｓｉ膜（２点鎖線部分）４７を除去する
。
法によって、シリコン酸化膜４６等のパターン形成側の
全面にｐｏｌｙ−Ｓｉ膜４７を堆積する。続いてホトリ
ソグラフィー技術とエッチングとにより第１，第２選択
ゲート１８，１９間のｐｏｌｙ−Ｓｉ膜４７を残して、
他のｐｏｌｙ−Ｓｉ膜（２点鎖線部分）４７を除去する
。
【００３５】続いて図１２に示すように、ｐｏｌｙ−Ｓ
ｉ膜４７側の全面にレジストを塗布してレジスト膜を形
成し、このレジスト膜に感光，現像処理を行う。そして
第１，第２選択ゲート１８，１９上と各コントロールゲ
ート１７上にレジスト膜を残してイオン注入マスク４８
を形成する。その後イオン注入法によりＮ形不純物とし
てヒ素（Ａｓ）をイオン注入して、ｐｏｌｙ−Ｓｉ膜４
７にソース・ドレイン領域３４を形成する。このソース
・ドレイン領域３４はコンタクトホール３２を介してメ
モリトランジスタのソース・ドレイン領域２２に接続さ
れる。またコントロールゲート１７上のｐｏｌｙ−Ｓｉ
膜４７が薄膜トランジスタのチャネル形成領域３３にな
る。上記の如くして、一つのコントロールゲート１７と
このコントロールゲート１７上のゲート絶縁膜３１とこ
のゲート絶縁膜３１上のチャネル形成領域３３とこのチ
ャネル形成領域３３の両側のソース・ドレイン領域３４
とにより一つの薄膜トランジスタ５を形成する。
ｉ膜４７側の全面にレジストを塗布してレジスト膜を形
成し、このレジスト膜に感光，現像処理を行う。そして
第１，第２選択ゲート１８，１９上と各コントロールゲ
ート１７上にレジスト膜を残してイオン注入マスク４８
を形成する。その後イオン注入法によりＮ形不純物とし
てヒ素（Ａｓ）をイオン注入して、ｐｏｌｙ−Ｓｉ膜４
７にソース・ドレイン領域３４を形成する。このソース
・ドレイン領域３４はコンタクトホール３２を介してメ
モリトランジスタのソース・ドレイン領域２２に接続さ
れる。またコントロールゲート１７上のｐｏｌｙ−Ｓｉ
膜４７が薄膜トランジスタのチャネル形成領域３３にな
る。上記の如くして、一つのコントロールゲート１７と
このコントロールゲート１７上のゲート絶縁膜３１とこ
のゲート絶縁膜３１上のチャネル形成領域３３とこのチ
ャネル形成領域３３の両側のソース・ドレイン領域３４
とにより一つの薄膜トランジスタ５を形成する。
【００３６】その後イオン注入マスク４８をアッシャー
処理等により除去する。次いで図１３に示す如く、化学
的気相成長法により、パターン形成側の全面に酸化シリ
コン（ＳｉＯ２ ）よりなる層間絶縁膜３５（１点鎖線
部分）を形成し、ドレイン領域２０上のゲート絶縁膜３
１と層間絶縁膜３５とに出力端子側コンタクトホール３
６を設ける。またソース領域２１上のゲート絶縁膜３１
と層間絶縁膜３５とに接地端子側コンタクトホール３７
を設ける。各出力端子側，接地端子側コンタクトホール
３６，３７を介してドレイン領域２０，ソース領域２１
に接続するデータ線３８，３９を層間絶縁膜３４の上面
に形成する。
処理等により除去する。次いで図１３に示す如く、化学
的気相成長法により、パターン形成側の全面に酸化シリ
コン（ＳｉＯ２ ）よりなる層間絶縁膜３５（１点鎖線
部分）を形成し、ドレイン領域２０上のゲート絶縁膜３
１と層間絶縁膜３５とに出力端子側コンタクトホール３
６を設ける。またソース領域２１上のゲート絶縁膜３１
と層間絶縁膜３５とに接地端子側コンタクトホール３７
を設ける。各出力端子側，接地端子側コンタクトホール
３６，３７を介してドレイン領域２０，ソース領域２１
に接続するデータ線３８，３９を層間絶縁膜３４の上面
に形成する。
【００３７】
【発明の効果】以上、説明したように本発明によれば、
各不揮発性記憶素子上に当該各不揮発性記憶素子のコン
トロールゲートをゲートにし、各不揮発性記憶素子のソ
ース・ドレイン領域に接続するソース・ドレイン領域を
形成した薄膜トランジスタを設けた。このため、不揮発
性記憶素子のＬＤＤ拡散層と薄膜トランジスタのソース
、ドレイン領域とをそれぞれ独立に条件設定できる。 よって、書き込み，消去を安定して行うことが可能にな
る。また書き込み後のしきい電圧を電源電圧以下にする
必要がなくなるので、低電圧電源に対応できる。また薄
膜トランジスタを各不揮発性記憶素子上に形成したので
、高集積化が可能になる。
各不揮発性記憶素子上に当該各不揮発性記憶素子のコン
トロールゲートをゲートにし、各不揮発性記憶素子のソ
ース・ドレイン領域に接続するソース・ドレイン領域を
形成した薄膜トランジスタを設けた。このため、不揮発
性記憶素子のＬＤＤ拡散層と薄膜トランジスタのソース
、ドレイン領域とをそれぞれ独立に条件設定できる。 よって、書き込み，消去を安定して行うことが可能にな
る。また書き込み後のしきい電圧を電源電圧以下にする
必要がなくなるので、低電圧電源に対応できる。また薄
膜トランジスタを各不揮発性記憶素子上に形成したので
、高集積化が可能になる。
【図１】実施例の概略構成断面図である。
【図２】実施例のレイアウト図である。
【図３】実施例の製造工程図である。
【図４】実施例の製造工程図である。
【図５】実施例の製造工程図である。
【図６】実施例の製造工程図である。
【図７】実施例の製造工程図である。
【図８】実施例の製造工程図である。
【図９】実施例の製造工程図である。
【図１０】実施例の製造工程図である。
【図１１】実施例の製造工程図である。
【図１２】実施例の製造工程図である。
【図１３】実施例の製造工程図である。
【図１４】従来例のレイアウト図である。
【図１５】図１４中のＡ−Ａ線概略断面図である。
１ ＥＥＰＲＯＭ
４ 不揮発性記憶素子
５ 薄膜トランジスタ
１４ フローティングゲート
１７ コントロールゲート
２２ ソース・ドレイン領域
３１ ゲート絶縁膜
３３ チャネル形成領域
３４ ソース・ドレイン領域
３６ 出力端子側コンタクトホール
３７ 接地端子側コンタクトホール
３８ データ線
３９ データ線
Claims (1)
- 【請求項１】 データ線の出力端子と接地端子との間
に複数のソース・ドレイン領域を直列に形成しかつ各ソ
ース・ドレイン領域間上にフローティングゲートとコン
トロールゲートとを積層してなる複数の不揮発性記憶素
子と、前記各コントロールゲートの上面にゲート絶縁膜
を介してチャネル形成領域を形成しかつ当該各チャネル
形成領域の両側と前記各ソース・ドレイン領域とに接続
してなる薄膜トランジスタ用のソース・ドレイン領域を
当該チャネル形成領域の両側に形成した薄膜トランジス
タとによりなることを特徴とする不揮発性記憶装置。
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- 1991-04-05 JP JP03102110A patent/JP3114229B2/ja not_active Expired - Fee Related
-
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