JP2685770B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、書き換え可能なメモリセルが複数個直列に
接続されてNANDセルを構成した不揮発性半導体記憶装置
に関する。 （従来の技術） EPROMの分野で、浮遊ゲートをもつMOSFET構造のメモ
リセルを用いた紫外線消去型不揮発性メモリ装置が広く
知られている。このEPROMのメモリアレイは、互いに交
差する行線と列線の各交点にメモリセルを配置して構成
される。実際のパターン上では、二つのメモリセルのド
レインを共通にして、ここに列線がコンタクトするよう
にしてセル占有面積をできるだけ小さくしている。しか
しこれでも、二つのメモリセルの共通ドレイン毎に列線
とのコンタクト部を必要とし、このコンタクト部がセル
占有面積の大きい部分を占めている。 これは対して最近、メモリセルを直列接続してNANDセ
ルを構成し、コンタクト部を大幅に減らすことを可能と
したEPROM;EEPROMが提案されている。例えばホットエレ
クトロンにより基板から電子を浮遊ゲートに注入するこ
とにより、書込みを行ない、紫外線照射で全面消去を行
う。 しかしながら、消費電流が大きくなるという問題があ
る。そしてドレイン電圧が高いので電流供給能力の点で
内部昇圧回路を使い難い。また、NANDセル内のメモリセ
ルの位置によつて電圧降下が生じるので設計上の問題が
ある。 （発明が解決しようとする問題点） 以上のように従来提案されているNANDセルを用いたEP
ROMは、消費電流が大きい、書込時に電圧降下が生じ
る、等の問題があつた。 本発明はこの様な問題を解決した不揮発性半導体メモ
リ装置を提供することを目的とする。 〔発明の構成〕 （問題点を解決するための手段） 本発明にかかる不揮発性半導体記憶装置では、第１導
電型の半導体基板に設けられた第２導電型の半導体領域
に、浮遊ゲートと制御ゲートの積層構造またはMNOS構造
を備えたメモリセルを前記第２導電型の半導体領域に設
けられた第１導電型の半導体領域を介して複数個直列に
接続してNANDセルを構成し、このNANDセルの一端部にビ
ット線を接続し、NANDセル中の選択セルとビット線間に
あるメモリセルをオンさせて前記第１導電型の半導体領
域と電荷蓄積層間に電荷をトンネルさせて書込みを行
う。例えば、まとまったビットを一括で電荷蓄積層から
第２導電型の半導体領域（ウェル）へ電子を引き抜き消
去し、書込みは選択的にビット線から電荷蓄積層に電子
を注入する。 （作用） 本発明によれば、ホットエレクトロン注入でなく、ト
ンネルにより書込みを行なうので電流も小さくて済む。
また電圧降下の問題もない。 （実施例） 以下、本発明の実施例を図面を参照して説明する。 第１図は一実施例のEEPROMのNANDセルを示す平面図で
あり、第２図（ａ）（ｂ）はそのＡ−Ａ′,B−Ｂ′断面
図である。また第３図はNANDセルの等価回路である、こ
の実施例は、４個のメモリセルM₁〜M₄と２個の選択MOS
トランジスタS₁,S₂を、そのソース，ドレイン拡散層を
共用する形で直列接続してNANDセルを構成している。こ
の様なNANDセルがマトリックス配列されてメモリアレイ
が構成される。NANDセルのドレインは選択トランジスタ
S₁を介してビット線BLに接続される。又NANDセルのソー
スは選択トランジスタS₂を介して接続線に接続される。
各メモリセルの制御ゲートCG₁〜CG₄はビット線BLと交差
するワード線WLに接続される。この実施例は４個のメモ
リセルで１つのNANDセルを構成しているが、一般に２の
ｎ乗（ｎ＝1,2,…）個のメモリセルで１つのNANDセルを
構成する。 具体的なセル構造を第２図により説明する。Ｎ型シリ
コン基板１上にＰ−ウェル１′を設ける。 このＰ−ウェル１′上にメモリセルを形成し、周辺回
路はメモリセルと別のＰ−ウェル上にもうける。NANDセ
ルは、Ｐ−ウェル１′上の素子分離絶縁膜２で囲まれた
一つの領域に、この実施例では４個のメモリセルとそれ
をはさむ２つの選択トランジスタが形成されている。各
メモリセルは、Ｐ−ウェル１′上に50〜200Åの熱酸化
膜からなる第１ゲート絶縁膜3₁を介して、500〜4000Å
の第１層多結晶シリコン膜により浮遊ゲート４（4₁,4₂,
4₃,4₄）が形成され、この上に150〜400Åの熱酸化膜か
らなる第３ゲート絶縁膜５を介して、1000〜4000Åの第
２層多結晶シリコン膜により制御ゲート６（6₁,6₂,6₃,6
₄）が形成されている。制御ゲート６は一方向に連続的
に配設されてワード線WLとなる。各メモリセルのソー
ス，ドレイン拡散層となるｎ型層９は隣接するもの同士
で共用する形で、４個のメモリセルが直列接続されてい
る。NANDセルの一端のドレインは、ゲート電極4₅により
構成される選択MOSトランジスタを介してビット線８に
接続され、他端のソースはゲート電極4₆により構成され
るもう一つの選択トランジスタを介して接地線10に接続
されている。 ２つの選択トランジスタは、Ｐ−ウェル１′上に250
〜400Åの熱酸化膜からなる第２のゲート絶縁膜3₂を介
して、第１層多結晶シリコン膜により選択ゲート４
（4₅,4₆）が形成される。 この上に第３ゲート絶縁膜５を介して、選択ゲート
（4₅,4₆）上に第２層多結晶シリコンより成る配線６（6
₅,6₆）が形成される。ここで選択ゲート（4₅,4₆）と配
線（6₅,6₆）とは所定間隔のスルーホールで接続され、
低抵抗化される。 ここで各メモリセルの浮遊ゲート（4₁〜4₄）と制御ゲ
ート（6₁〜6₄）と選択ゲート（4₅,4₆）と選択ゲート上
の低抵抗化用配線（6₅,6₆）はそれぞれ、チャンネル長
方向については同一エッチング・マスクを用いて同時に
パターニングしてエッジを揃えている。ソース，ドレイ
ン拡散層となるｎ型層９は、これらの制御ゲート（6₁〜
6₄）および選択ゲート上の多結晶配線（6₅,6₆）をマス
クとして、ヒ素又は燐のイオン注入にて形成される。 この様な構成において、各メモリセルでの浮遊ゲート
４と基板１間の結合容量C₁は、浮遊ゲート４と制御ゲー
ト６間の結合容量C₂にくらべて小さく設定されている。
これを具体的なセル・パラメータ例を上げて説明すれ
ば、パターン寸法は第１図に記入したように、１μｍル
ールに従って、浮遊ゲートおよび制御ゲートともに幅が
１μｍ、チャネル層が１μｍであり、また浮遊ゲート４
はフィールド領域上に両側１μｍずつ延在させている。
また、第１ゲート絶縁膜３は例えば200Åの熱酸化膜、
第２ゲート絶縁膜５は350Åの熱酸化膜である。熱酸化
膜の誘電率をεとすると、 C₁＝ε/0.02 であり、 C₂＝３ε/0.035 である。即ち、C₁＜C₂となっている。 第４図と第１表はこの実施例のNANDセルでの書き込み
消去および読み出しの動作を説明するための回路図およ
び各ゲートの電位関係を示す表である。 まずNANDセルを構成するメモリセルを一括して消去す
る。そのためにその実施例では、選択MOSトランジスタS
₁とS₂のゲート電極SG₁とSG₂および、NANDセル内の全て
のメモリセルの制御ゲートCG₁〜CG₄をOVとし、Ｎ型基板
１とメモリセルを囲むＰ−ウェル１′を“H"レベル（例
えば昇圧電位V_PP′＝18V）とし、ビット線BL₁,BL₂も同
じV_PP電位とする。これにより全メモリセルの制御ゲー
トとＰ−ウェル１′間に電界がかかり、浮遊ゲートから
Ｐ−ウェル１′にトンネル効果により電子が放出され
る。全メモリ・セルM₁〜M₈はこれによりしきい値が負
（−１〜5V）の方向に移動し“0"状態となる。こうし
て、NANDセルの一括消去が行なわれる。 次にNANDセルへのデータ書き込みを行う。データー書
き込みはソース側のメモリセルM₄から順に行う。まず、
ビット線１（BL₁）側にあるメモリセルM₄（第４図のセ
ルＡ）のみを選択的に書き込む場合、第１表に示すよう
にビット線側の選択トランジスタS₁のゲートSG₁を10Vに
ソース線側の選択トランジスタS₂のゲートSGをOVに、制
御ゲートCG₄を“H"レベル（例えば昇圧電位V_PP＝12〜20
V）に、そして他の制御ゲートCG₁〜CG₃をOVと“H"レベ
ルの中間電位（例えば1/2 V_PP）とする。 このときビット線１（BL₁）をOVに、ビット線２（B
L₂）を中間電位（例えば1/2 V_PP）とする。これにより
メモリセルＡの制御ゲートとｎ型拡散層９及びＰ−ウェ
ル１′間に高電界がかかる。この結果Ｐ−ウェル１′お
よびｎ型拡散層９より浮遊ゲートに電子がトンネル効果
により注入され、しきい値が正の方向に移動して、しき
い値がOV以上の状態“1"になる。 このとき選択されていないメモリセルのしきい値は変
わらない。 まずビット線１（BL₁）側にあるメモリセルM₁〜M₃は
制御ゲートがV_PP/2でｎ型拡散層９およびチャンネル部
がOVなので書き込みモードになるが電界が弱く、浮遊ゲ
ートに電子が注入されずメモリセルのしきい値は変らず
“0"状態であり続ける。又、“0"書込み又は非選択とさ
れたビット線２（BL₂）側では、メモリセルM₁〜M₃は制
御ゲートCG₁〜CG₃が中間電位V_PP/2で各メモリセルのソ
ース・ドレインおよびチャンネル部の電位も同じく中間
電位V_PP/2なので浮遊ゲートと拡散層９およびチャンネ
ル部間の電界はほとんどなく、浮遊ゲートから電子の注
入，放出は起らない。よってメモリセルのしきい値は変
らず“0"状態であり続ける。又ビット線２（BL₂）側に
あるメモリセルM₈は制御ゲートCG₄は“H"レベル（V_PP）
であるがソースとドレインおよびチャンネル部の電位は
V_PP/2となっており書き込みモードになるが電界は弱
く、浮遊ゲートに電子が注入されずメモリセルのしきい
値は変らず“0"状態であり続ける。 以上の様にしてセルＡにのみ選択的に書き込みが行な
われる。次にNANDアレイの１つ上段のメモリセルM₃の書
き込みに移る。このときメモリセルM₃の制御ゲートCG₃
を“H"レベル（V_PP）に上げ、メモリセルM₁,M₂,M₄の制
御ゲートCG₁,CG₂,CG₄を中間電位V_PP/2に、選択されたメ
モリセル側のビット線をOVに、他のビット線は中間電位
V_PP/2にする。２つの選択ゲートS₁,S₂のゲート電位はメ
モリセルM₄の選択書き込み時と変らない。 するとメモリセルM₄の書き込みと同様選択的に１つ上
段のメモリセルM₃の書き込みができる。以下同様に、メ
モリセルM₂,M₁に順次書き込みを行う。 以上の書き込み時には“H"レベル（V_PP）と中間電位
（V_PP/2）を制御ゲートおよびビット線に印加するが、
“H"レベルと中間電位より流れる電流はトンネル電流
と、拡散層９とＰ−ウェル１′間の接合リークのみなの
で10μＡ以下である。 又一括消去時にはＮ型基板１とメモリセルを囲むＰ−
ウェル１を“H"レベル（V_PP′）に上げるが、“H"レベ
ルより流れる電流はトンネル電流とOVである周辺回路を
囲むＰ−ウェルとＮ型基板１の間の接合リークのみなの
で10μＡ以下である。 よって書き込みと消去時の高電圧はICに外部より与え
られる5V程度の低い電圧からも昇圧回路により作ること
ができる。 さらに選択書き込み時に高電圧より流れる電流が微少
なため一つの制御ゲートにつながるメモリセルは一度に
全部書き込みが可能である。つまりページ・モードで書
き込みができ、その分高速書き込みができる。 さらに本発明の書き込み，消去法ではトンネル電子が
流れている時にメモリセルのドレイン部とＰ−ウェル時
のサーフェイス・破壊を起こさずデーター書き替え回数
およびデーター保持の信頼性が向上する。 さらに書き込み時に選択ゲートのゲート電極SG₁には
高々10V程度の電圧しかかからないので素子分離が容易
で素子分離幅を従来のホットエレクトロン注入型のEPRO
Mと同程度に縮小できる。 読み出し動作は、例えば第４のセルＡのデーターを読
み出す場合を説明する、２つの選択トランジスタのゲー
ト電圧SG₁とSG₂を5Vにしトランジスタをオンとし、非選
択のメモリセルの制御ゲートCG₁,CG₂およびCG₃には書き
込み状態にあるメモリセルがオンする程度の“H"レベル
（例えば5V）電位を与え、選択メモリセルＡの制御ゲー
トCG₄を“L"レベル（例えばOV）とする。 そして選択メモリセルＡにつながるビット線１（B
L₁）を“H"レベル（１〜5V程度）に他のビット線はOV
に、そしてソース線はOVにする。これによりビット線１
（BL₁）に電流が流れるか否かにより、メモリセルＡの
“0",“1"の判定ができる。 以上において、実施例のE²PROMを構成する基本NANDセ
ルの構成と動作を説明した。次にこの様なNANDセルを用
いたメモリアレイおよびその周辺回路を含むEPROM全体
の構成と動作を説明する。 第５図は、E²PROMの全体構成を示すブロック図であ
る。11は前述したようなNANDセルをマトリクス配列した
メモリアレイである。その具体的な構成は例えば、第６
図に示す通りである。ビット線BLとワード線WLが交差し
て配列され、その各交差位置にメモリセルM₁₁,M₁₂,…が
配置される。各メモリセルは前述のように４個ずつNAND
セルを構成して、その一端のドレインが選択トランジス
タを介してビット線BLに接続される。メモリアレイ11の
周囲には、その出力を検出するビット線センスアンプ1
2、行デコーダ13、行アドレスバッファ14、列デコーダ1
5、列アドレスバッファ16が配置される。ラッチ回路17
は入出力データを一時記憶するためのもので、この実施
例ではビット線の本数（256個）の容量をもつ。18はI/O
センスアンプ、19はデータアウトバッファ、21はデータ
インバッファである。この実施例で更に、ラッチ回路17
とは別に、これより容量の大きいバッファメモリとして
のスタティックRAM（SRAM）20が、ラッチ回路17とデー
タインバッファ21の間に設けられている。SRAM20はこの
実施例では、ビット線の本数（256）×NANDの段数
（４）の1kビットである。このSRAMの具体的メモリ構成
を第８図に示す。 第７図は、このように構成されたE²PROMでのページ・
モードによる動作を説明するためのタイムチャートであ
る。▲▼はチップ・イネーブル信号で、これが“L"
レベルのときアクティブになる。▲▼はアウトプッ
ト・イネーブル信号で、これが“H"レベルのとき書込み
モードとなる。▲▼はライト・イネーブル信号であ
り、これが“H"レベルから“L"レベルになる時にアドレ
スを取込み、“L"レベルから“H"レベルになる時に入力
データを取込む。R/は、Ready/Busy信号であり、書込
み中は“L"レベルとなって外部に書込み中であることを
知らせる。 いま第５図で、SRAM20がない場合を考える。ライト・
イネーブル信号▲▼の“H"→“L"→“H"のサイクル
を１ページ分（この実施例ではメモリアレイのビット線
数256と等しいとする）の回数繰返すことにより、高速
にデータを取込むことができる。この１ページ分のデー
タはビット線に接続されるラッチ回路17に記憶される。
ラッチされたデータは同時にビット線に転送され、アド
レスで指定されたメモリセルに同時に書き込まれる。以
上は良く知られたページ・モードである。例えば、ペー
ジ・モードを使わないで256ビット分のデータを書込む
場合、消去時間と書込み時間がそれぞれ10msecとして、
256×20（msec）≒５（sec）かかる。これに対し上述の
ページ・モードを用いると、外部データを256個取込む
時間（＝１μsec×256）＋消去時間（10msec）≒20.2
（msec）となる。即ち、約250倍の高速化が図られる。 この実施例では第５図に示したように、周辺回路にラ
ッチ回路17とは別にSRAM20を設けている。このSRAM20
は、１ページ分（256）×NANDセルの段数（４）の容量
即ち、1kビットの容量をもつ。第８図はそのSRAM20の内
部構成を示す。行をNANDセルの段数、列をページ長にと
ってある。このSRAM20へはページ・モードにより任意の
アドレスへランダムにデータを書込むことが可能であ
る。即ちページ・モードにより、ライト・イネーブル信
号▲▼の“H"→“L"→“H"を256×４回繰返して、1
k分のデータをまずSRAM20に取込む。SRAM20に取り込ま
れたデータはまず、M₄,₁,M₄,₂,…,M₄,₂₅₆の１ページ分
がラッチ回路17に転送される。この転送された１ページ
分のデータは既に説明した動作原理で、第６図のワード
線WL₄に沿う256個のメモリセルに一括して書き込まれ
る。次いで、M₃,₁,M₃,₂,…,M₃,₂₅₆の１ページ分のデー
タがSRAM20からラッチ回路17に転送され、これが第６図
のワード線WL₃に沿う256個のメモリセルに同時に書き込
まれる。以下同様にして、SRAM20の1kビットのデータは
連続的に順次書込みが行われる。 SRAM20を搭載しない場合のページ・モードでは前述の
ように、１ページ分の書込みに20.2msecかかり、1kビッ
ト書込むには、20.2（msec）×４＝80.4（msec）の時間
がかかる。これに対して1kビットの容量のSRAM20を搭載
したこの実施例では、ページ・モードによる1kビットの
書込み時間は、消去回数が１回で済むために、外部デー
タを256個取込む時間（１μsec×256）＋消去時間（10m
sec）＋書込み時間（10msec×４）≒50.2msecとなる。
即ち、SRAM20の搭載によって、約62％の書込み時間の短
縮が可能になる。 また、メモリチップ内部で電源電圧を昇圧してデータ
書込み、消去のための高電圧を得るためには、例えば第
９図のような電圧昇圧回路を用いる。この回路は、例え
ば5Vの電源電圧Vcから負荷MOSトランジスタQRを介して
キャパシタC₁に蓄積した電荷を、第10図に示すようなク
ロック信号φ1.φ２を用い、MOSトランジスタQ₁を介し
て次のキャパシタC₂に転送し、このキャパシタC₂に蓄積
した電荷を次のMOSトランジスタQ2を介して次のキャパ
シタC₃に転送する、という動作を順次繰り返すことによ
り、出力端に高電圧V_Hを得るものである。 降圧回路の場合は第９図のトランジスタQR,Q₁〜Qnを
ｎ−chからｐ−chに代え、VccをVssにすれば良い。クロ
ックφ₁,φ_２は第10図の正から負のパルスに代える。 さらに第２表を用いて別の書き込み・消去法の実施例
を示す。 まずＮ型基板１は０〜5Vに固定しておく。 一括消去時は全ての制御ゲートCGを“L"レベル（−V
_PP′＝−18V程度）にそしてＰ−ウェル１′とｎ型拡散
層９をOVにして浮遊ゲートから電子をトンネル効果でＰ
−ウェル１′の方に放出してメモリセルのしきい値を下
げて“0"状態にする、選択書き込み時は上述したＰ−ウ
ェル１′，ビット線，選択ゲート，制御ゲートの電位を
皆−V_PP（およそ−16V）下げた電位にして行う。この場
合の書き込み特性及び選択は前記実施例と全く同様であ
る。読み出し方は前記実施例と同様に行う。 更に他の実施例として、第２表において、Ｎ型基板１
は5Vに固定し、Ｐ−ウェル１′，ビット線BL₁,BL₂,選択
ゲートSG₁,SG₂及び制御ゲートCG₁〜CG₄のそれぞれの電
位を書き込みと一括消去時に皆１律5Vプラスする。する
と例ばＰ−ウェルと制御ゲートの電位差等は変わらない
ので書き込みと一括消去動作は前記実施例と同じであ
る。 以上の実施例ではＮ型基板上にＰ−ウェルを設け、Ｐ
ウェル上にメモリセルを形成する方式を用いたが、逆に
Ｐ型基板上にＮ−ウェルを設け、周辺回路と分離して１
つのＮウェル上にNANDメモリセルアレイを形成しても良
い。つまりメモリセルのMOSFETはＰチャンネルトランジ
スタになっている。 この場合のデーター書き換え、及び読み出し方法を第
３表を用いて説明する。V_PP,V_PP′は10〜20Vであり、1/
2 V_PPは厳密に1/2 V_PPでなくとも4V〜V_PP（V_PP′）の間
の電位であれば良い。 まず一括消去は第３表にある電位でＮ−ウェルより浮
遊ゲートへ全ビット電子を注入し、メモリセルのしきい
値を正にする。次に選択書き込みはソースに一番近いメ
モリセルより順に行う。例えばメモリセルの制御ゲート
が第４図のCG₃に当るメモリセルを書き込む場合に第３
表にある電位で選択セルの浮遊ゲートよりＮ−ウェルへ
電子を抜きしきい値を負にする。この時負になった選択
セルのしきい値は−4Vより下がらないようにする。選択
セルのデータ読み出し方も第３表にある電位で行う。つ
まり選択セルのしきい値が正ならばビット線よりソース
へ電流が流れデーターが“1"と判定し、しきい値が負な
らば電流は流れずデーターが“0"と判定する。この時選
択セルを有するNANDセルアルイ中の非選択セルのメモリ
トランジスタはオン状態（しきい値よりも低い−5Vの電
位を制御ゲートに与える）にさせる必要がある。 更に本発明は、３層ゲート構造のメモリ・セルを用い
る事により、一括で浮遊ゲートより消去ゲートへ電子を
放出する事が可能である。この実施例の場合、消去ゲー
トは浮遊ゲートと１部で容量結合しているため、消去時
に高電圧を必要とせず、また、トンネル領域の面積が小
さい事により、多結晶シリコン膜の信頼性劣化を抑える
事が出来る。この型のメモリはウェルを用いないで基板
上に形成する事も出来るが、ウェルに形成する事により
本発明の利点を生かすことができる。 ３層ゲート構造のメモリセルの場合、一括消去は浮遊
ゲートと消去ゲート間の電子のトンネリングで行なわれ
るため、メモリ・セル領域をＰ−ウェル上につくる必要
がなく、また、Ｐ−ウェルを高電位に上げる必要もない
ため、必要な昇圧回路の電流供給能力をより低く抑えら
れ、昇圧回路面積を小さく出来る。また消去ゲートをデ
コードする事により、セルマトリクスの部分消去も可能
である。 ３層構造のセルでは第11図が示す様に消去ゲートが、
浮遊ゲートと容量結合をして、ドレイン・ソース方向に
並行して延在している。断面図は第12図（ａ），
（ｂ），（ｃ）で示している。 各メモリ・セルは、ｎ型シリコン基板１に設けたＰ−
ウェル１′上に50〜200Åの熱酸化膜からなる第１ゲー
ト絶縁膜3₁を介して500〜4000Åの第１層多結晶シリコ
ン膜により浮遊ゲート４（4₁,4₂,4₃）を形成する。さら
にこの上に150〜400Åの熱酸化膜からなる第３ゲート絶
縁膜５を介して、1000〜4000Åの第２層多結晶シリコン
膜により消去ゲート11が形成される。消去ゲートはドレ
イン・ソース方向に延在する。この時、ソース領域のn⁺
拡散層が消去ゲートで分断されない様、第２層多結晶シ
リコンを形成する前にn⁺層を形成しておく。さらに150
〜400Åの熱酸化膜からなる第４ゲート絶縁膜12を介し
て、1000〜4000Åの第３層多結晶シリコン膜により制御
ゲート６（6₁,6₂,6₃,6₄）が形成されている。制御ゲー
ト６は一方向に連続的に配設されてワード線WLとなる。
各メモリセルのソース・ドレイン拡散層となるｎ型層９
は隣接するもの同士で共用する形で４個のメモリ・セル
が直列接続されている。NANDセルの一端のドレインは、
ゲート電極4₅により構成される選択MOSトランジスタを
介してビット線８に接続され、他端のソースはゲート電
極4₆により構成されるもう一つの選択トランジスタを介
して接地線10に接続されている。２つの選択トランジス
タのゲート酸化膜である第２ゲート絶縁膜3₂は膜厚250
〜400Åの熱酸化膜で形成され、ゲート電極となる１層
目と３層目の多結晶シリコンは端部で結線され、低抵抗
にする。 第13図と第４表はこの実施例のNANDセルの書き込み，
消去および読み出しの動作を説明するための回路図およ
び各ゲート電位関係を示す表である。一括消去は、SG₁,
₂共に5Vにして、EGをV_PP,その他のBL,CGはOVにして行な
う。選択書き込み，読み出しに関しては、Ｐ−ウェルを
用いたNANDセルと同じである。この時EGはOVかもしくは
浮遊電位でもよい。 本発明は上記した実施例に限定されるものでなく種々
変形が可能である。 例えばフローティングゲートと制御ゲートの積層構造
を用いる代わりにMNOS構造を用いることもできる。この
場合も書込み，消去，読出しの動作は以上と同様であ
る。 〔発明の効果〕 本発明によれば消費電流の削減が可能であり、また内
部昇圧の可能なNANDメモリを提供することができる。 更に、電圧降下の影響を受けないので設計が容易で信
頼性にも優れた大容量メモリを得ることが出来る。

【図面の簡単な説明】 第１図は、本発明の一実施例のEEPROMのNANDセルを示す
平面図、第２図は第１図のＡ−Ａ′,B−Ｂ′断面図、第
３図はそのNANDセルの等価回路図、第４図はそのNANDセ
ルの動作を説明するための回路図、第５図、第６図、第
７図、第８図はページモード動作の例を説明するための
図、第９図、第10図は内部昇圧回路を説明するための
図、第11図、第12図、第13図は他の実施例を説明する図
である。 １……Ｎ型シリコン基板,1′……Ｐ−ウェル， ２……素子分離絶縁膜,3₁……第１ゲート絶縁膜， 3₂……第２ゲート絶縁膜,4₁〜4₄……浮遊ゲート， 4₅,4₆……選択ゲート,5……第３ゲート絶縁膜， 6₁〜6₄……制御ゲート， 6₅,6₆……選択ゲートの低抵抗化配線， ８……ビット線,9……ソース，ドレイン拡散層， 10……NANDセルのソース線， Ｍ（M₁〜M₄）……メモリセル， Ｓ（S₁,S₂）……選択MOSトランジスタ， SG（SG₁,SG₂）……選択ゲート， CG（CG₁〜CG₄）……制御ゲート。

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 大内 和則 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 桐澤 亮平 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内

Claims (1)

1. (57)【特許請求の範囲】 １．主表面を有する第一の半導体領域と、周辺回路が形
   成されるウェル領域とは別に前記第一の半導体領域に設
   けられたウェル領域と、前記第一の半導体領域上に設け
   られた複数のビット線と、浮遊ゲートと制御ゲートの積
   層構造またはMNOS構造、およびウェル領域に設けられた
   ソース・ドレインとなる第二の半導体領域とを備えた書
   き換え可能なメモリセルが複数個直列に接続され、この
   直列接続した複数のメモリセルの一端が前記ビット線に
   接続されるNANDセルと、前記NANDセルに含まれNANDセル
   が選択的に前記ビット線と導通するように前記NANDセル
   の一端に形成される選択トランジスタと、データ消去モ
   ードに続くデータ書込みモードの際、選択されたNANDセ
   ル中のあるメモリセルの電荷蓄積層とウェル領域との間
   で電荷のやりとりを行なうに十分な電界を生じる電圧を
   前記メモリセルの制御ゲートに与えるに当って、選択さ
   れたNANDセルの複数個のメモリセルに順次データを書込
   むように制御ゲートを制御する制御手段と、を備えたこ
   とを特徴とする不揮発性半導体記憶装置。 ２．前記第一の半導体領域および第二の半導体領域は第
   一導電型であり、ウェル領域は第二導電型であることを
   特徴とする特許請求の範囲第１項記載の不揮発性半導体
   記憶装置。 ３．前記第一の半導体領域は半導体基板であることを特
   徴とする特許請求の範囲第１項記載の不揮発性半導体記
   憶装置。 ４．前記NANDセルは、NANDセルの他端側に第二の選択ト
   ランジスタをさらに備え、この第二の選択トランジスタ
   は、前記選択されたNANDセルを選択的にソース電位に導
   通し、データ書込み時には前記NANDセルに対応するビッ
   ト線に電流が流れないように非導通となるようにしたこ
   とを特徴とする特許請求の範囲第１項記載の不揮発性半
   導体記憶装置。 ５．前記NANDセルの配列方向に実質的に平行に延在し、
   前記電荷蓄積層と制御ゲートの間に絶縁されて蓄積され
   た消去ゲートをさらに有し、この消去ゲートは前記電荷
   蓄積層の上にオーバーラップし、前記電荷蓄積層と制御
   ゲートとは前記消去ゲートによって容量結合しているこ
   とを特徴とする特許請求の範囲第１項記載の不揮発性半
   導体記憶装置。 ６．書込みはビット線から遠い側にあるメモリセルから
   順番に行なうことを特徴とする特許請求の範囲第１項記
   載の不揮発性半導体記憶装置。 ７．前記選択トランジスタは前記浮遊ゲートと制御ゲー
   トと同一の層をスルーホールを介して接続して形成した
   ものであることを特徴とする特許請求の範囲第１項記載
   の不揮発性半導体記憶装置。 ８．主表面を有する第一の半導体領域と、周辺回路が形
   成されるウェル領域とは別に前記第一の半導体領域に設
   けられたウェル領域と、前記第一の半導体領域上に設け
   られた複数のビット線と、浮遊ゲートと制御ゲートの積
   層構造またはMNOS構造、およびウェル領域に設けられた
   ソース・ドレインとなる第二の半導体領域とを備えた書
   き換え可能なメモリセルが複数個直列に接続され、この
   直列接続した複数のメモリセルの一端が前記ビット線に
   接続されるNANDセルと、前記NANDセルに含まれNANDセル
   の一端に接続されると共に前記NANDセルが形成されるウ
   ェル領域に形成される選択トランジスタとを備え、デー
   タ消去モードに続くデータ書込みモードの際、選択され
   たNANDセル中のあるメモリセルの電荷蓄積層とウェル領
   域との間で電荷のやりとりを行なうに十分な電界を生じ
   る電圧を前記メモリセルの制御ゲートに与え、選択書込
   みを行なうことを特徴とする不揮発性半導体記憶装置。 ９．前記第一の半導体領域および第二の半導体領域は第
   一導電型であり、ウェル領域は第二導電型であることを
   特徴とする特許請求の範囲第８項記載の不揮発性半導体
   記憶装置。 １０．前記第一の半導体領域は半導体基板であることを
   特徴とする特許請求の範囲第８項記載の不揮発性半導体
   記憶装置。 １１．前記NANDセルは、NANDセルの他端側に第二の選択
   トランジスタをさらに備え、この第二の選択トランジス
   タは、前記選択されたNANDセルを選択的にソース電位に
   導通し、データ書込み時には前記NANDセルに対応するビ
   ット線に電流が流れないように非導通となるようにした
   ことを特徴とする特許請求の範囲第８項記載の不揮発性
   半導体記憶装置。 １２．前記NANDセルの配列方向に実質的に平行に延在
   し、前記電荷蓄積層と制御ゲートの間に絶縁されて積層
   された消去ゲートをさらに有し、この消去ゲートは前記
   電荷蓄積層の上にオーバーラップし、前記電荷蓄積層と
   制御ゲートとは前記消去ゲートによって容量結合してい
   ることを特徴とする特許請求の範囲第８項記載の不揮発
   性半導体記憶装置。 １３．書込みはビット線から遠い側にあるメモリセルか
   ら順番に行なうことを特徴とする特許請求の範囲第８項
   記載の不揮発性半導体記憶装置。 １４．前記選択トランジスタは前記浮遊ゲートと制御ゲ
   ートと同一の層をスルーホールを介して接続して形成し
   たものであることを特徴とする特許請求の範囲第８項記
   載の不揮発性半導体記憶装置。