KR20210156985A - 일 함수 층들을 갖는 반도체 소자들 - Google Patents

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윤슬기
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    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

반도체 소자는 기판 상의 제1 및 제2 트랜지스터를 포함한다. 상기 제1 트랜지스터는 제1 N형 활성 영역; 제1 일 함수 층을 갖는 제1 게이트 전극; 및 La을 함유하는 고-유전물(High-K Dielectrics)을 갖는 제1 게이트 유전층을 포함한다. 상기 제1 일 함수 층은 TiON을 갖는 제1 층, TiN 또는 TiON을 갖는 제2 층, TiON을 갖는 제3 층, TiN을 갖는 제4 층, 그리고 TiAlC를 갖는 제5 층을 포함한다. 상기 제2 트랜지스터는 제1 P형 활성 영역; 제2 일 함수 층을 갖는 제2 게이트 전극; 및 고-유전물을 갖는 제2 게이트 유전층을 포함한다. 상기 제2 일 함수 층은 상기 제2 게이트 유전층에 직접적으로 접촉된 상기 제5 층을 포함한다.

Description

일 함수 층들을 갖는 반도체 소자들{SEMICONDUCTOR DEVICES INCLUDING WORK FUNCTION LAYERS}
일 함수 층들을 갖는 반도체 소자들 및 그 형성 방법들에 관한 것이다.
반도체 소자의 고집적화에 따라, 기판 상에 서로 다른 문턱 전압을 갖는 다수의 트랜지스터를 배치하는 기술이 연구되고 있다. 상기 서로 다른 문턱 전압을 갖는 다수의 트랜지스터를 구현하기 위하여 순차적으로 수행되는 다수의 공정을 이용하는 것은 양산 효율 측면에서 매우 불리하다. 공정 수의 증가는 트랜지스터들의 전기적 특성 산포 상승의 원인을 제공할 수 있다.
본 발명 기술적 사상의 실시예들에 따른 과제는 양산 효율 측면에서 유리하고 우수한 전기적 특성을 갖는 반도체 소자들 및 그 형성 방법들을 제공하는데 있다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 기판 상의 제1 문턱 전압을 갖는 제1 트랜지스터를 포함한다. 상기 기판 상의 상기 제1 문턱 전압과 다른 제2 문턱 전압을 갖는 제2 트랜지스터가 제공된다. 상기 제1 트랜지스터는 상기 기판 상에 한정된 제1 N형 활성 영역; 상기 제1 N형 활성 영역을 가로지르고 제1 일 함수 층(Work Function Layer)을 갖는 제1 게이트 전극; 및 상기 제1 N형 활성 영역 및 상기 제1 게이트 전극 사이의 La을 함유하는 고-유전물(High-K Dielectrics)을 갖는 제1 게이트 유전층을 포함한다. 상기 제1 일 함수 층은 상기 제1 게이트 유전층 상의 TiON을 갖는 제1 층, 상기 제1 층 상의 TiN 또는 TiON을 갖는 제2 층, 상기 제2 층 상의 TiON을 갖는 제3 층, 상기 제3 층 상의 TiN을 갖는 제4 층, 그리고 상기 제4 층 상의 TiAlC를 갖는 제5 층을 포함한다. 상기 제2 트랜지스터는 상기 기판 상에 한정된 제1 P형 활성 영역; 상기 제1 P형 활성 영역을 가로지르고 제2 일 함수 층을 갖는 제2 게이트 전극; 및 상기 제1 P형 활성 영역 및 상기 제2 게이트 전극 사이의 고-유전물을 갖는 제2 게이트 유전층을 포함한다. 상기 제2 일 함수 층은 상기 제2 게이트 유전층에 직접적으로 접촉된 상기 제5 층을 포함한다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 기판 상의 제1 문턱 전압을 갖는 제1 트랜지스터를 포함한다. 상기 기판 상의 상기 제1 문턱 전압과 다른 제2 문턱 전압을 갖는 제2 트랜지스터가 제공된다. 상기 제1 트랜지스터는 상기 기판 상에 수직 정렬된 다수의 제1 N형 활성 패턴을 갖는 제1 N형 활성 영역; 상기 제1 N형 활성 영역을 가로지르고 제1 일 함수 층을 갖는 제1 게이트 전극; 및 상기 제1 N형 활성 영역 및 상기 제1 게이트 전극 사이의 La을 함유하는 고-유전물을 갖는 제1 게이트 유전층을 포함한다. 상기 제1 일 함수 층은 상기 제1 게이트 유전층 상의 TiON을 갖는 제1 층, 상기 제1 층 상의 TiN 또는 TiON을 갖는 제2 층, 상기 제2 층 상의 TiON을 갖는 제3 층, 상기 제3 층 상의 TiN을 갖는 제4 층, 그리고 상기 제4 층 상의 TiAlC를 갖는 제5 층을 포함한다. 상기 제2 트랜지스터는 상기 기판 상에 수직 정렬된 다수의 제1 P형 활성 패턴을 갖는 제1 P형 활성 영역; 상기 제1 P형 활성 영역을 가로지르고 제2 일 함수 층을 갖는 제2 게이트 전극; 및 상기 제1 P형 활성 영역 및 상기 제2 게이트 전극 사이의 고-유전물을 갖는 제2 게이트 유전층을 포함한다. 상기 제2 일 함수 층은 상기 제2 게이트 유전층에 직접적으로 접촉된 상기 제5 층을 포함한다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 기판 상의 서로 이격된 제1 내지 제3 N형 활성 영역 및 제1 내지 제3 P형 활성 영역을 포함한다. 상기 제1 N형 활성 영역을 가로지르고 제1 일 함수 층을 갖는 제1 게이트 전극이 제공된다. 상기 제1 P형 활성 영역을 가로지르고 제2 일 함수 층을 갖는 제2 게이트 전극이 제공된다. 상기 제2 N형 활성 영역을 가로지르고 제3 일 함수 층을 갖는 제3 게이트 전극이 제공된다. 상기 제3 N형 활성 영역을 가로지르고 제4 일 함수 층을 갖는 제4 게이트 전극이 제공된다. 상기 제2 P형 활성 영역을 가로지르고 제5 일 함수 층을 갖는 제5 게이트 전극이 제공된다. 상기 제3 P형 활성 영역을 가로지르고 제6 일 함수 층을 갖는 제6 게이트 전극이 제공된다. 상기 제1 N형 활성 영역 및 상기 제1 게이트 전극 사이와, 상기 제3 N형 활성 영역 및 상기 제4 게이트 전극 사이와, 상기 제2 P형 활성 영역 및 상기 제5 게이트 전극 사이와, 그리고 상기 제3 P형 활성 영역 및 상기 제6 게이트 전극 사이의 La을 함유하는 고-유전물을 갖는 제1 게이트 유전층이 제공된다. 상기 제1 P형 활성 영역 및 상기 제2 게이트 전극 사이와, 그리고 상기 제2 N형 활성 영역 및 상기 제3 게이트 전극 사이의 고-유전물을 갖는 제2 게이트 유전층이 제공된다. 상기 제1 일 함수 층은 상기 제1 게이트 유전층 상의 제1 층, 상기 제1 층 상의 제2 층, 상기 제2 층 상의 제3 층, 상기 제3 층 상의 제4 층, 그리고 상기 제4 층 상의 제5 층을 포함한다. 상기 제2 일 함수 층은 상기 제2 게이트 유전층 상에 직접적으로 접촉된 상기 제5 층을 포함한다. 상기 제3 일 함수 층은 상기 제2 게이트 유전층 상의 상기 제1 층, 상기 제1 층 상의 상기 제2 층, 상기 제2 층 상의 상기 제3 층, 상기 제3 층 상의 상기 제4 층, 그리고 상기 제4 층 상의 상기 제5 층을 포함한다. 상기 제4 일 함수 층은 상기 제1 게이트 유전층 상의 상기 제3 층, 상기 제3 층 상의 상기 제4 층, 그리고 상기 제4 층 상의 상기 제5 층을 포함한다. 상기 제5 일 함수 층은 상기 제1 게이트 유전층 상의 상기 제4 층, 그리고 상기 제4 층 상의 상기 제5 층을 포함한다. 상기 제6 일 함수 층은 상기 제1 게이트 유전층 상에 직접적으로 접촉된 상기 제5 층을 포함한다. 상기 제1 층은 TiON을 포함한다. 상기 제2 층은 TiN 또는 TiON을 포함한다. 상기 제3 층은 TiON을 포함한다. 상기 제4 층은 TiN을 포함한다. 상기 제5 층은 TiAlC를 포함한다.
본 발명 기술적 사상의 실시예들에 따르면, La을 함유하는 고-유전물을 갖는 제1 게이트 유전층, 고-유전물을 갖는 제2 게이트 유전층, 제1 내지 제5 층의 조합을 갖는 제1 내지 제6 일 함수 층이 제공될 수 있다. 상기 제1 및 제2 게이트 유전층과 상기 제1 내지 제6 일 함수 층의 조합은 서로 다른 문턱 전압을 갖는 다수의 트랜지스터를 구성할 수 있다. 양산 효율 측면에서 유리하고 우수한 전기적 특성을 갖는 반도체 소자들을 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도이다.
도 2는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 레이아웃이다.
도 3 내지 도 27은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이다.
도 28 내지 도 43은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 1은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도이다. 도 2는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 레이아웃이다. 도 3은 도 2의 절단선 1-1', 2-2', 3-3', 4-4', 5-5', 및 6-6'에 따라 취해진 단면도이고, 도 4는 도 2의 절단선 11-11', 12-12', 13-13', 14-14', 15-15', 및 16-16'에 따라 취해진 단면도이다. 도 5는 도 2의 절단선 1-1' 및 11-11'에 따라 취해진 단면도이고, 도 6은 도 2의 절단선 2-2'및 12-12'에 따라 취해진 단면도이고, 도 7은 도 2의 절단선 3-3'및 13-13'에 따라 취해진 단면도이고, 도 8은 도 2의 절단선 4-4'및 14-14'에 따라 취해진 단면도이고, 도 9는 도 2의 절단선 5-5' 및 15-15'에 따라 취해진 단면도이고, 도 10은 도 2의 절단선 6-6'및 16-16'에 따라 취해진 단면도이다. 도 1은 도 5의 제1 부분(31), 도 6의 제2 부분(32), 도 7의 제3 부분(33), 도 8의 제4 부분(34), 도 9의 제5 부분(35), 및 도 10의 제6 부분(36)을 보여주는 확대도에 해당될 수 있다.
도 1을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 제1 내지 제6 활성 영역(41-46), 계면 유전층(47), 다수의 제1 및 제2 게이트 유전층(48, 49), 제1 내지 제6 게이트 전극(G1-G6), 및 게이트 캐핑 층(76)을 포함할 수 있다.
상기 제1 활성 영역(41) 상에 상기 계면 유전층(47), 상기 제2 게이트 유전층(49), 상기 제1 게이트 전극(G1), 및 상기 게이트 캐핑 층(76)이 차례로 적층될 수 있다. 상기 제2 활성 영역(42) 상에 상기 계면 유전층(47), 상기 제1 게이트 유전층(48), 상기 제2 게이트 전극(G2), 및 상기 게이트 캐핑 층(76)이 차례로 적층될 수 있다. 상기 제3 활성 영역(43) 상에 상기 계면 유전층(47), 상기 제2 게이트 유전층(49), 상기 제3 게이트 전극(G3), 및 상기 게이트 캐핑 층(76)이 차례로 적층될 수 있다.
상기 제4 활성 영역(44) 상에 상기 계면 유전층(47), 상기 제2 게이트 유전층(49), 상기 제4 게이트 전극(G4), 및 상기 게이트 캐핑 층(76)이 차례로 적층될 수 있다. 상기 제5 활성 영역(45) 상에 상기 계면 유전층(47), 상기 제2 게이트 유전층(49), 상기 제5 게이트 전극(G5), 및 상기 게이트 캐핑 층(76)이 차례로 적층될 수 있다. 상기 제6 활성 영역(46) 상에 상기 계면 유전층(47), 상기 제1 게이트 유전층(48), 상기 제6 게이트 전극(G6), 및 상기 게이트 캐핑 층(76)이 차례로 적층될 수 있다.
상기 제1 게이트 전극(G1)은 차례로 적층된 제1 일 함수 층(Work Function Layer; WF1), 제1 게이트 도전층(72), 및 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제1 일 함수 층(WF1)은 차례로 적층된 제1 층(61), 제2 층(62), 제3 층(63), 제4 층(64), 및 제5 층(65)을 포함할 수 있다. 상기 제1 층(61)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다.
상기 제2 게이트 전극(G2)은 차례로 적층된 제2 일 함수 층(WF2), 상기 제1 게이트 도전층(72), 및 상기 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제2 일 함수 층(WF2)은 차례로 적층된 상기 제1 층(61), 상기 제2 층(62), 상기 제3 층(63), 상기 제4 층(64), 및 상기 제5 층(65)을 포함할 수 있다. 상기 제1 층(61)은 상기 제1 게이트 유전층(48) 상에 직접적으로 접촉될 수 있다.
상기 제3 게이트 전극(G3)은 차례로 적층된 제3 일 함수 층(WF3), 상기 제1 게이트 도전층(72), 및 상기 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제3 일 함수 층(WF3)은 차례로 적층된 상기 제3 층(63), 상기 제4 층(64), 및 상기 제5 층(65)을 포함할 수 있다. 상기 제3 층(63)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다.
상기 제4 게이트 전극(G4)은 차례로 적층된 제4 일 함수 층(WF4), 상기 제1 게이트 도전층(72), 및 상기 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제4 일 함수 층(WF4)은 차례로 적층된 상기 제4 층(64) 및 상기 제5 층(65)을 포함할 수 있다. 상기 제4 층(64)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다.
상기 제5 게이트 전극(G5)은 차례로 적층된 제5 일 함수 층(WF5), 상기 제1 게이트 도전층(72), 및 상기 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제5 일 함수 층(WF5)은 상기 제5 층(65)을 포함할 수 있다. 상기 제5 층(65)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다.
상기 제6 게이트 전극(G6)은 차례로 적층된 제6 일 함수 층(WF6), 상기 제1 게이트 도전층(72), 및 상기 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제6 일 함수 층(WF6)은 상기 제5 층(65)을 포함할 수 있다. 상기 제5 층(65)은 상기 제1 게이트 유전층(48) 상에 직접적으로 접촉될 수 있다.
상기 제1 내지 제3 활성 영역(41-43)의 각각은 N형 불순물들을 갖는 반도체 층을 포함할 수 있다. 상기 제1 내지 제3 활성 영역(41-43)의 각각은 N형 활성 영역으로 지칭될 수 있다. 상기 제4 내지 제6 활성 영역(44-46)의 각각은 P형 불순물들을 갖는 반도체 층을 포함할 수 있다. 상기 제4 내지 제6 활성 영역(44-46)의 각각은 P형 활성 영역으로 지칭될 수 있다. 일 실시예에서, 상기 제1 내지 제3 활성 영역(41-43)의 각각은 N형 불순물들을 갖는 단결정 실리콘 층을 포함할 수 있다. 상기 제4 내지 제6 활성 영역(44-46)의 각각은 P형 불순물들을 갖는 단결정 실리콘 층을 포함할 수 있다.
상기 계면 유전층(47)은 열 산화 공정 또는 세정 공정을 이용하여 형성된 실리콘 산화물을 포함할 수 있다. 상기 계면 유전층(47)은 생략될 수 있다. 상기 제1 게이트 유전층(48)은 고-유전물(High-K Dielectrics)을 포함할 수 있다. 상기 제1 게이트 유전층(48)은 Hf, O, 및 N을 포함할 수 있다. 상기 제1 게이트 유전층(48)은 HfON을 포함할 수 있다. 상기 제2 게이트 유전층(49)은 La을 함유하는 고-유전물을 포함할 수 있다. 상기 제2 게이트 유전층(49)은 Hf, La, O, 및 N을 포함할 수 있다. 상기 제2 게이트 유전층(49)은 HfLaON을 포함할 수 있다. 일 실시예에서, 상기 제2 게이트 유전층(49)은 제1 게이트 유전층으로 지칭될 수 있으며, 상기 제1 게이트 유전층(48)은 제2 게이트 유전층으로 지칭될 수 있다.
상기 제1 층(61)은 TiON을 포함할 수 있다. 상기 제2 층(62)은 TiN 또는 TiON을 포함할 수 있다. 상기 제3 층(63)은 TiON을 포함할 수 있다. 상기 제4 층(64)은 TiN을 포함할 수 있다. 상기 제5 층(65)은 TiAlC를 포함할 수 있다. 상기 제1 게이트 도전층(72)은 TiN을 포함할 수 있다. 상기 제2 게이트 도전층(74)은 W을 포함할 수 있다.
도 2를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 제1 영역(LP), 제2 영역(SP), 제3 영역(RP), 제4 영역(RN), 제5 영역(SN), 및 제6 영역(LN)을 갖는 기판(21)을 포함할 수 있다.
상기 제1 영역(LP) 내에 다수의 제1 트랜지스터(TR1)가 배치될 수 있다. 예를들면, 상기 제1 영역(LP)의 상기 기판(21) 내에 제1 활성 영역(41)이 한정될 수 있다. 상기 제1 활성 영역(41)을 가로지르는 다수의 제1 게이트 전극(G1)이 배치될 수 있다. 상기 제1 활성 영역(41) 및 상기 다수의 제1 게이트 전극(G1)은 상기 다수의 제1 트랜지스터(TR1)를 구성할 수 있다. 상기 제2 영역(SP) 내에 다수의 제2 트랜지스터(TR2)가 배치될 수 있다. 예를들면, 상기 제2 영역(SP)의 상기 기판(21) 내에 제2 활성 영역(42)이 한정될 수 있다. 상기 제2 활성 영역(42)을 가로지르는 다수의 제2 게이트 전극(G2)이 배치될 수 있다. 상기 제2 활성 영역(42) 및 상기 다수의 제2 게이트 전극(G2)은 상기 다수의 제2 트랜지스터(TR2)를 구성할 수 있다. 상기 제3 영역(RP) 내에 다수의 제3 트랜지스터(TR3)가 배치될 수 있다. 예를들면, 상기 제3 영역(RP)의 상기 기판(21) 내에 제3 활성 영역(43)이 한정될 수 있다. 상기 제3 활성 영역(43)을 가로지르는 다수의 제3 게이트 전극(G3)이 배치될 수 있다. 상기 제3 활성 영역(43) 및 상기 다수의 제3 게이트 전극(G3)은 상기 다수의 제3 트랜지스터(TR3)를 구성할 수 있다.
상기 제4 영역(RN) 내에 다수의 제4 트랜지스터(TR4)가 배치될 수 있다. 예를들면, 상기 제4 영역(RN)의 상기 기판(21) 내에 제4 활성 영역(44)이 한정될 수 있다. 상기 제4 활성 영역(44)을 가로지르는 다수의 제4 게이트 전극(G4)이 배치될 수 있다. 상기 제4 활성 영역(44) 및 상기 다수의 제4 게이트 전극(G4)은 상기 다수의 제4 트랜지스터(TR4)를 구성할 수 있다. 상기 제5 영역(SN) 내에 다수의 제5 트랜지스터(TR5)가 배치될 수 있다. 예를들면, 상기 제5 영역(SN)의 상기 기판(21) 내에 제5 활성 영역(45)이 한정될 수 있다. 상기 제5 활성 영역(45)을 가로지르는 다수의 제5 게이트 전극(G5)이 배치될 수 있다. 상기 제5 활성 영역(45) 및 상기 다수의 제5 게이트 전극(G5)은 상기 다수의 제5 트랜지스터(TR5)를 구성할 수 있다. 상기 제6 영역(LN) 내에 다수의 제6 트랜지스터(TR6)가 배치될 수 있다. 예를들면, 상기 제6 영역(LN)의 상기 기판(21) 내에 제6 활성 영역(46)이 한정될 수 있다. 상기 제6 활성 영역(46)을 가로지르는 다수의 제6 게이트 전극(G6)이 배치될 수 있다. 상기 제6 활성 영역(46) 및 상기 다수의 제6 게이트 전극(G6)은 상기 다수의 제6 트랜지스터(TR6)를 구성할 수 있다.
상기 다수의 제1 내지 제6 트랜지스터(TR1, TR2, TR3, TR4, TR5, TR6)의 각각은 핀펫(fin Field Effect Transistor; finFET), MBCFET®와 같은 멀티-브리지 채널 트랜지스터(Multi-Bridge Channel Transistor), 나노와이어 트랜지스터, 수직 트랜지스터, 리세스 채널 트랜지스터(Recess Channel Transistor), 3-D 트랜지스터, 플라나 트랜지스터(Planar Transistor), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 다수의 제1 내지 제3 트랜지스터(TR1, TR2, TR3)의 각각은 PMOS 트랜지스터일 수 있다. 상기 다수의 제4 내지 제6 트랜지스터(TR4, TR5, TR6)의 각각은 NMOS 트랜지스터일 수 있다.
상기 다수의 제1 트랜지스터(TR1)의 각각은 제1 문턱 전압을 가질 수 있다. 상기 다수의 제2 트랜지스터(TR2)의 각각은 상기 제1 문턱 전압과 다른 제2 문턱 전압을 가질 수 있다. 상기 다수의 제3 트랜지스터(TR3)의 각각은 상기 제1 문턱 전압과 다른 제3 문턱 전압을 가질 수 있다. 상기 제2 문턱 전압의 절대값은 상기 제1 문턱 전압의 절대값보다 작을 수 있다. 상기 제3 문턱 전압의 절대값은 상기 제1 문턱 전압의 절대값보다 클 수 있다. 예를들면, 상기 제1 문턱 전압은 약-220mV 일 수 있다. 상기 제2 문턱 전압은 약-150mV 일 수 있다. 상기 제3 문턱 전압은 약-300mV 일 수 있다.
상기 다수의 제4 트랜지스터(TR4)의 각각은 상기 제1 문턱 전압과 다른 제4 문턱 전압을 가질 수 있다. 상기 다수의 제5 트랜지스터(TR5)의 각각은 상기 제4 문턱 전압과 다른 제5 문턱 전압을 가질 수 있다. 상기 다수의 제6 트랜지스터(TR6)의 각각은 상기 제4 문턱 전압과 다른 제6 문턱 전압을 가질 수 있다. 상기 제4 문턱 전압은 상기 제6 문턱 전압보다 높을 수 있다. 상기 제5 문턱 전압은 상기 제6 문턱 전압보다 낮을 수 있다. 예를들면, 상기 제4 문턱 전압은 약320mV 일 수 있다. 상기 제5 문턱 전압은 약180mV 일 수 있다. 상기 제6 문턱 전압은 약250mV 일 수 있다.
도 1 및 도 2를 다시 한번 참조하면, 일 실시예에서, 상기 다수의 제6 트랜지스터(TR6)는 다수의 제2 트랜지스터로, 상기 다수의 제2 트랜지스터(TR2)는 다수의 제3 트랜지스터로, 상기 다수의 제3 트랜지스터(TR3)는 다수의 제4 트랜지스터로, 상기 다수의 제4 트랜지스터(TR4)는 다수의 제5 트랜지스터로, 상기 다수의 제5 트랜지스터(TR5)는 다수의 제6 트랜지스터로 지칭될 수 있다. 상기 다수의 제6 게이트 전극(G6)은 다수의 제2 게이트 전극으로, 상기 다수의 제2 게이트 전극(G2)은 다수의 제3 게이트 전극으로, 상기 다수의 제3 게이트 전극(G3)은 다수의 제4 게이트 전극으로, 상기 다수의 제4 게이트 전극(G4)은 다수의 제5 게이트 전극으로, 상기 다수의 제5 게이트 전극(G5)은 다수의 제6 게이트 전극으로 지칭될 수 있다.
상기 제1 활성 영역(41)은 제1 N형 활성 영역으로, 상기 제2 활성 영역(42)은 제2 N형 활성 영역으로, 상기 제3 활성 영역(43)은 제3 N형 활성 영역으로, 상기 제6 활성 영역(46)은 제1 P형 활성 영역으로, 상기 제4 활성 영역(44)은 제2 P형 활성 영역으로, 상기 제5 활성 영역(45)은 제3 P형 활성 영역으로 지칭될 수 있다. 상기 제6 일 함수 층(WF6)은 제2 일 함수 층으로, 상기 제2 일 함수 층(WF2)은 제3 일 함수 층으로, 상기 제3 일 함수 층(WF3)은 제4 일 함수 층으로, 상기 제4 일 함수 층(WF4)은 제5 일 함수 층으로, 상기 제5 일 함수 층(WF5)은 제6 일 함수 층으로 지칭될 수 있다.
도 3을 참조하면, 제1 게이트 전극(G1) 양측에 인접한 제1 활성 영역(41) 내에 한 쌍의 제1 소스/드레인 영역(55)이 배치될 수 있다. 제2 게이트 전극(G2) 양측에 인접한 제2 활성 영역(42) 내에 상기 한 쌍의 제1 소스/드레인 영역(55)이 배치될 수 있다. 제3 게이트 전극(G3) 양측에 인접한 제3 활성 영역(43) 내에 상기 한 쌍의 제1 소스/드레인 영역(55)이 배치될 수 있다. 제4 게이트 전극(G4) 양측에 인접한 제4 활성 영역(44) 내에 한 쌍의 제2 소스/드레인 영역(59)이 배치될 수 있다. 제5 게이트 전극(G5) 양측에 인접한 제5 활성 영역(45) 내에 상기 한 쌍의 제2 소스/드레인 영역(59)이 배치될 수 있다. 제6 게이트 전극(G6) 양측에 인접한 제6 활성 영역(46) 내에 상기 한 쌍의 제2 소스/드레인 영역(59)이 배치될 수 있다. 일 실시예에서, 상기 제1 내지 제6 게이트 전극(G1-G6)의 각각은 교체 금속 게이트 전극(Replacement Metal Gate Electrode)에 해당될 수 있다.
도 4를 참조하면, 기판(21) 상에 제1 내지 제6 활성 영역(41-46)을 한정하는 소자 분리층(23)이 배치될 수 있다. 상기 제1 내지 제6 활성 영역(41-46)의 각각은 상기 소자 분리층(23)의 상면보다 높은 레벨에 돌출될 수 있다. 제1 게이트 전극(G1)은 상기 제1 활성 영역(41)의 상면 및 측면들을 덮을 수 있다. 제2 게이트 전극(G2)은 상기 제2 활성 영역(42)의 상면 및 측면들을 덮을 수 있다. 제3 게이트 전극(G3)은 상기 제3 활성 영역(43)의 상면 및 측면들을 덮을 수 있다. 제4 게이트 전극(G4)은 상기 제4 활성 영역(44)의 상면 및 측면들을 덮을 수 있다. 제5 게이트 전극(G5)은 상기 제5 활성 영역(45)의 상면 및 측면들을 덮을 수 있다. 제6 게이트 전극(G6)은 상기 제6 활성 영역(46)의 상면 및 측면들을 덮을 수 있다. 제1 내지 제6 게이트 전극(G1-G6)의 각각은 상기 소자 분리층(23) 상에 연장될 수 있다.
상기 기판(21)은 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 소자 분리층(23)은 에스티아이(Shallow Trench Isolation; STI) 방법을 이용하여 형성된 절연 층을 포함할 수 있다. 상기 소자 분리층(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(Silicon Boron Nitride; SiBN), 실리콘 탄소 질화물 (Silicon Carbon Nitride; SiCN), 로우-케이 유전물(Low-K Dielectrics), 하이-케이 유전물(High-K Dielectrics), 또는 이들의 조합을 포함할 수 있다.
도 5를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제1 활성 영역(41), 계면 유전층(47), 제2 게이트 유전층(49), 한 쌍의 제1 소스/드레인 영역(55), 제1 게이트 전극(G1), 게이트 캐핑 층(76), 게이트 스페이서(78), 및 층간 절연층(79)을 포함할 수 있다.
상기 소자 분리층(23)의 상면은 상기 제1 활성 영역(41)의 최 상단보다 낮은 레벨에 형성될 수 있다. 상기 제1 활성 영역(41)은 상기 소자 분리층(23)의 상면보다 높은 레벨에 돌출될 수 있다. 상기 제1 활성 영역(41)은 N형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 N형 불순물들은 P, As, 또는 이들의 조합을 포함할 수 있다. 상기 제1 활성 영역(41)은 제1 N형 활성 영역으로 지칭될 수 있다.
상기 한 쌍의 제1 소스/드레인 영역(55)은 상기 제1 게이트 전극(G1) 양측에 인접한 상기 제1 활성 영역(41) 내에 배치될 수 있다. 상기 한 쌍의 제1 소스/드레인 영역(55)의 최 상단은 상기 제1 활성 영역(41)의 최 상단보다 높은 레벨에 돌출될 수 있다. 상기 한 쌍의 제1 소스/드레인 영역(55)의 각각은 P형 불순물들을 갖는 반도체 층을 포함할 수 있다. 상기 P형 불순물들은 B, BF, 또는 이들의 조합을 포함할 수 있다. 상기 한 쌍의 제1 소스/드레인 영역(55)의 각각은 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 방법을 이용하여 형성된 SiGe층을 포함할 수 있다. 상기 한 쌍의 제1 소스/드레인 영역(55)의 각각은 제1 하부 드레인(51), 제1 중간 드레인(52), 제1 상부 드레인(53)을 포함할 수 있다.
상기 제1 하부 드레인(51)은 상기 제1 활성 영역(41)에 직접적으로 접촉될 수 있다. 상기 제1 중간 드레인(52)은 상기 제1 하부 드레인(51) 상에 배치될 수 있다. 상기 제1 상부 드레인(53)은 상기 제1 중간 드레인(52) 상에 배치될 수 있다. 상기 제1 하부 드레인(51)의 Ge의 중량비는 상기 제1 중간 드레인(52) 보다 작을 수 있다. 일 실시예에서, 상기 제1 하부 드레인(51)은 Si층 일 수 있다. 상기 제1 중간 드레인(52)의 Ge의 중량비는 상기 제1 하부 드레인(51) 및 상기 제1 상부 드레인(53) 보다 클 수 있다. 상기 제1 상부 드레인(53)의 Ge의 중량비는 상기 제1 중간 드레인(52) 보다 작을 수 있다. 일 실시예에서, 상기 제1 상부 드레인(53)은 Si층 일 수 있다.
상기 제1 게이트 전극(G1)은 차례로 적층된 제1 일 함수 층(WF1), 제1 게이트 도전층(72), 및 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제1 일 함수 층(WF1)은 차례로 적층된 제1 층(61), 제2 층(62), 제3 층(63), 제4 층(64), 및 제5 층(65)을 포함할 수 있다. 상기 제1 층(61)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다.
상기 제1 일 함수 층(WF1)은 상기 제1 활성 영역(41)의 상면 및 측면들을 덮을 수 있다. 상기 제1 일 함수 층(WF1)은 상기 소자 분리층(23) 상에 연장될 수 있다. 상기 제1 일 함수 층(WF1)의 최 하단은 상기 제1 활성 영역(41)의 최 상단보다 낮은 레벨에 배치될 수 있다. 상기 제1 일 함수 층(WF1)의 최 하단은 상기 제1 활성 영역(41)의 최 상단보다 상기 기판(21)의 하면에 가깝게 배치될 수 있다.
상기 계면 유전층(47)은 상기 제1 활성 영역(41)의 상면 및 측면들 상에 형성될 수 있다. 상기 계면 유전층(47)은 상기 제1 일 함수 층(WF1) 및 상기 제1 활성 영역(41) 사이에 개재될 수 있다. 상기 제2 게이트 유전층(49)은 상기 제1 일 함수 층(WF1) 및 상기 계면 유전층(47) 사이에 배치될 수 있다. 상기 제2 게이트 유전층(49)은 상기 제1 일 함수 층(WF1) 및 상기 소자 분리층(23) 사이에 연장될 수 있다.
상기 게이트 캐핑 층(76)은 상기 제1 게이트 전극(G1) 상을 덮을 수 있다. 상기 게이트 스페이서(78)는 상기 게이트 캐핑 층(76) 및 상기 제1 게이트 전극(G1)의 측벽들 상에 배치될 수 있다. 상기 층간 절연층(79)은 상기 한 쌍의 제1 소스/드레인 영역(55) 상에 배치될 수 있다. 상기 게이트 스페이서(78) 및 상기 층간 절연층(79)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물 (SiCN), 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 게이트 스페이서(78)는 실리콘 질화물을 포함할 수 있다. 상기 층간 절연층(79)은 실리콘 산화물, 또는 로우-케이 유전물을 포함할 수 있다.
상기 제2 게이트 유전층(49)은 상기 제1 게이트 전극(G1) 및 상기 게이트 스페이서(78) 사이에 연장될 수 있다. 상기 제2 게이트 유전층(49)은 상기 제1 일 함수 층(WF1)의 측면 상에 연장될 수 있다.
도 6을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제2 활성 영역(42), 계면 유전층(47), 제1 게이트 유전층(48), 한 쌍의 제1 소스/드레인 영역(55), 제2 게이트 전극(G2), 게이트 캐핑 층(76), 게이트 스페이서(78), 및 층간 절연층(79)을 포함할 수 있다. 이하에서는 차이점만 간략하게 설명하기로 한다.
상기 제2 활성 영역(42)은 제2 N형 활성 영역으로 지칭될 수 있다. 제1 하부 드레인(51)은 상기 제2 활성 영역(42)에 직접적으로 접촉될 수 있다. 상기 제2 게이트 전극(G2)은 차례로 적층된 제2 일 함수 층(WF2), 제1 게이트 도전층(72), 및 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제2 일 함수 층(WF2)은 차례로 적층된 제1 층(61), 제2 층(62), 제3 층(63), 제4 층(64), 및 제5 층(65)을 포함할 수 있다. 상기 제1 층(61)은 상기 제1 게이트 유전층(48) 상에 직접적으로 접촉될 수 있다.
도 7을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제3 활성 영역(43), 계면 유전층(47), 제2 게이트 유전층(49), 한 쌍의 제1 소스/드레인 영역(55), 제3 게이트 전극(G3), 게이트 캐핑 층(76), 게이트 스페이서(78), 및 층간 절연층(79)을 포함할 수 있다.
상기 제3 활성 영역(43)은 제3 N형 활성 영역으로 지칭될 수 있다. 제1 하부 드레인(51)은 상기 제3 활성 영역(43)에 직접적으로 접촉될 수 있다. 상기 제3 게이트 전극(G3)은 차례로 적층된 제3 일 함수 층(WF3), 제1 게이트 도전층(72), 및 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제3 일 함수 층(WF3)은 차례로 적층된 제3 층(63), 제4 층(64), 및 제5 층(65)을 포함할 수 있다. 상기 제3 층(63)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다.
도 8을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제4 활성 영역(44), 계면 유전층(47), 제2 게이트 유전층(49), 한 쌍의 제2 소스/드레인 영역(59), 제4 게이트 전극(G4), 게이트 캐핑 층(76), 게이트 스페이서(78), 및 층간 절연층(79)을 포함할 수 있다.
상기 제4 활성 영역(44)은 P형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 제4 활성 영역(44)은 제2 P형 활성 영역으로 지칭될 수 있다. 상기 한 쌍의 제2 소스/드레인 영역(59)의 각각은 N형 불순물들을 갖는 반도체 층을 포함할 수 있다. 상기 한 쌍의 제2 소스/드레인 영역(59)의 각각은 선택적 에피택셜 성장(SEG) 방법을 이용하여 형성된 Si층 또는 SiC층을 포함할 수 있다. 상기 한 쌍의 제2 소스/드레인 영역(59)의 각각은 제2 하부 드레인(56), 제2 중간 드레인(57), 제2 상부 드레인(58)을 포함할 수 있다.
상기 제2 하부 드레인(56)은 상기 제4 활성 영역(44)에 직접적으로 접촉될 수 있다. 상기 제4 게이트 전극(G4)은 차례로 적층된 제4 일 함수 층(WF4), 제1 게이트 도전층(72), 및 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제4 일 함수 층(WF4)은 차례로 적층된 제4 층(64) 및 제5 층(65)을 포함할 수 있다. 상기 제4 층(64)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다.
도 9를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제5 활성 영역(45), 계면 유전층(47), 제2 게이트 유전층(49), 한 쌍의 제2 소스/드레인 영역(59), 제5 게이트 전극(G5), 게이트 캐핑 층(76), 게이트 스페이서(78), 및 층간 절연층(79)을 포함할 수 있다.
상기 제5 활성 영역(45)은 제3 P형 활성 영역으로 지칭될 수 있다. 상기 한 쌍의 제2 소스/드레인 영역(59)의 각각은 N형 불순물들을 갖는 반도체 층을 포함할 수 있다. 상기 제2 하부 드레인(56)은 상기 제5 활성 영역(45)에 직접적으로 접촉될 수 있다. 상기 제5 게이트 전극(G5)은 차례로 적층된 제5 일 함수 층(WF5), 제1 게이트 도전층(72), 및 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제5 일 함수 층(WF5)은 제5 층(65)을 포함할 수 있다. 상기 제5 층(65)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다.
도 10을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제5 활성 영역(45), 계면 유전층(47), 제1 게이트 유전층(48), 한 쌍의 제2 소스/드레인 영역(59), 제6 게이트 전극(G6), 게이트 캐핑 층(76), 게이트 스페이서(78), 및 층간 절연층(79)을 포함할 수 있다.
상기 제6 활성 영역(46)은 제1 P형 활성 영역으로 지칭될 수 있다. 상기 한 쌍의 제2 소스/드레인 영역(59)의 각각은 N형 불순물들을 갖는 반도체 층을 포함할 수 있다. 상기 제2 하부 드레인(56)은 상기 제6 활성 영역(46)에 직접적으로 접촉될 수 있다. 상기 제6 게이트 전극(G6)은 차례로 적층된 제6 일 함수 층(WF6), 제1 게이트 도전층(72), 및 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제6 일 함수 층(WF6)은 제5 층(65)을 포함할 수 있다. 상기 제5 층(65)은 상기 제1 게이트 유전층(48) 상에 직접적으로 접촉될 수 있다.
상기 제6 일 함수 층(WF6)은 상기 제6 활성 영역(46)의 상면 및 측면들을 덮을 수 있다. 상기 제6 일 함수 층(WF6)은 상기 소자 분리층(23) 상에 연장될 수 있다. 상기 제1 게이트 유전층(48)은 상기 제6 일 함수 층(WF6) 및 상기 계면 유전층(47) 사이에 배치될 수 있다. 상기 제1 게이트 유전층(48)은 상기 제6 일 함수 층(WF6) 및 상기 소자 분리층(23) 사이에 연장될 수 있다. 상기 제1 게이트 유전층(48)은 상기 제6 게이트 전극(G6) 및 상기 게이트 스페이서(78) 사이에 연장될 수 있다. 상기 제1 게이트 유전층(48)은 상기 제6 일 함수 층(WF6)의 측면 상에 연장될 수 있다.
도 11은 도 2의 절단선 1-1', 2-2', 3-3', 4-4', 5-5', 및 6-6'에 따라 취해진 단면도이고, 도 12는 도 2의 절단선 11-11', 12-12', 13-13', 14-14', 15-15', 및 16-16'에 따라 취해진 단면도이다. 도 13은 도 2의 절단선 1-1' 및 11-11'에 따라 취해진 단면도이고, 도 14는 도 2의 절단선 2-2'및 12-12'에 따라 취해진 단면도이고, 도 15는 도 2의 절단선 3-3'및 13-13'에 따라 취해진 단면도이고, 도 16은 도 2의 절단선 4-4'및 14-14'에 따라 취해진 단면도이고, 도 17은 도 2의 절단선 5-5' 및 15-15'에 따라 취해진 단면도이고, 도 18은 도 2의 절단선 6-6'및 16-16'에 따라 취해진 단면도이다.
도 11을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 제1 내지 제6 활성 영역(41-46), 다수의 제1 및 제2 소스/드레인 영역(55, 59), 및 제1 내지 제6 게이트 전극(G1-G6)을 포함할 수 있다. 일 실시예에서, 상기 제1 내지 제6 게이트 전극(G1-G6)의 각각은 교체 금속 게이트 전극(Replacement Metal Gate Electrode)에 해당될 수 있다.
도 12를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제1 내지 제6 활성 영역(41-46), 및 제1 내지 제6 게이트 전극(G1-G6)을 포함할 수 있다.
도 13을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제1 활성 영역(41), 계면 유전층(47), 제2 게이트 유전층(49), 한 쌍의 제1 소스/드레인 영역(55), 제1 게이트 전극(G1), 게이트 캐핑 층(76), 게이트 스페이서(78), 층간 절연층(79), 및 내부 스페이서(88)를 포함할 수 있다.
상기 제1 활성 영역(41)은 다수의 제1 활성 패턴(41A, 41B, 41C, 41D)을 포함할 수 있다. 상기 다수의 제1 활성 패턴(41A, 41B, 41C, 41D)은 상기 기판(21) 상에 수직 정렬될 수 있다. 상기 다수의 제1 활성 패턴(41A, 41B, 41C, 41D)중 최 하단에 배치된 하나(41A)는 상기 소자 분리층(23)에 의하여 상기 기판(21) 내에 한정될 수 있다. 상기 다수의 제1 활성 패턴(41A, 41B, 41C, 41D)은 서로 이격될 수 있다. 상기 제1 활성 영역(41)은 제1 N형 활성 영역으로 지칭될 수 있다. 상기 다수의 제1 활성 패턴(41A, 41B, 41C, 41D)은 다수의 제1 N형 활성 패턴으로 지칭될 수 있다.
상기 한 쌍의 제1 소스/드레인 영역(55)은 상기 제1 게이트 전극(G1) 양측에 인접한 상기 제1 활성 영역(41) 내에 배치될 수 있다. 상기 제1 게이트 전극(G1)은 차례로 적층된 제1 일 함수 층(WF1), 제1 게이트 도전층(72), 및 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제1 게이트 전극(G1)은 상기 다수의 제1 활성 패턴(41A, 41B, 41C, 41D)중 최 하단에 배치된 하나(41A)의 상면 및 측면들을 덮을 수 있다. 상기 제1 게이트 전극(G1)은 상기 다수의 제1 활성 패턴(41A, 41B, 41C, 41D)중 최 하단에 배치된 하나(41A)를 제외한 나머지(41B, 41C, 41D)의 상면, 하면, 및 측면들을 둘러쌀 수 있다.
상기 제1 게이트 전극(G1) 및 상기 한 쌍의 제1 소스/드레인 영역(55) 사이에 상기 내부 스페이서(88)가 개재될 수 있다. 상기 내부 스페이서(88)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 내부 스페이서(88)는 실리콘 질화물을 포함할 수 있다. 상기 내부 스페이서(88)는 생략될 수 있다.
상기 제1 일 함수 층(WF1)은 차례로 적층된 제1 층(61), 제2 층(62), 제3 층(63), 제4 층(64), 및 제5 층(65)을 포함할 수 있다. 상기 제1 층(61)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다. 상기 제1 일 함수 층(WF1)은 상기 다수의 제1 활성 패턴(41A, 41B, 41C, 41D)중 최 하단에 배치된 하나(41A)의 상면 및 측면들을 덮을 수 있다. 상기 제1 일 함수 층(WF1)은 상기 다수의 제1 활성 패턴(41A, 41B, 41C, 41D)중 최 하단에 배치된 하나(41A)를 제외한 나머지(41B, 41C, 41D)의 상면, 하면, 및 측면들을 둘러쌀 수 있다.
상기 계면 유전층(47)은 상기 제1 활성 영역(41) 상에 형성될 수 있다. 상기 계면 유전층(47)은 상기 제1 일 함수 층(WF1) 및 상기 제1 활성 영역(41) 사이에 개재될 수 있다. 상기 제2 게이트 유전층(49)은 상기 제1 일 함수 층(WF1) 및 상기 계면 유전층(47) 사이에 배치될 수 있다. 상기 제2 게이트 유전층(49)은 상기 제1 일 함수 층(WF1) 및 상기 소자 분리층(23) 사이에 연장될 수 있다. 상기 제2 게이트 유전층(49)은 상기 제1 일 함수 층(WF1) 및 상기 내부 스페이서(88) 사이에 연장될 수 있다.
도 14를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제2 활성 영역(42), 계면 유전층(47), 제1 게이트 유전층(48), 한 쌍의 제1 소스/드레인 영역(55), 제2 게이트 전극(G2), 게이트 캐핑 층(76), 게이트 스페이서(78), 층간 절연층(79), 및 내부 스페이서(88)를 포함할 수 있다.
상기 제2 활성 영역(42)은 다수의 제2 활성 패턴(42A, 42B, 42C, 42D)을 포함할 수 있다. 상기 제2 활성 영역(42)은 제2 N형 활성 영역으로 지칭될 수 있다. 상기 다수의 제2 활성 패턴(42A, 42B, 42C, 42D)은 다수의 제2 N형 활성 패턴으로 지칭될 수 있다. 상기 제2 게이트 전극(G2)은 차례로 적층된 제2 일 함수 층(WF2), 제1 게이트 도전층(72), 및 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제2 일 함수 층(WF2)은 차례로 적층된 제1 층(61), 제2 층(62), 제3 층(63), 제4 층(64), 및 제5 층(65)을 포함할 수 있다. 상기 제1 층(61)은 상기 제1 게이트 유전층(48) 상에 직접적으로 접촉될 수 있다.
도 15를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제3 활성 영역(43), 계면 유전층(47), 제2 게이트 유전층(49), 한 쌍의 제1 소스/드레인 영역(55), 제3 게이트 전극(G3), 게이트 캐핑 층(76), 게이트 스페이서(78), 층간 절연층(79), 및 내부 스페이서(88)를 포함할 수 있다.
상기 제3 활성 영역(43)은 다수의 제3 활성 패턴(43A, 43B, 43C, 43D)을 포함할 수 있다. 상기 제3 활성 영역(43)은 제3 N형 활성 영역으로 지칭될 수 있다. 상기 다수의 제3 활성 패턴(43A, 43B, 43C, 43D)은 다수의 제3 N형 활성 패턴으로 지칭될 수 있다. 상기 제3 게이트 전극(G3)은 차례로 적층된 제3 일 함수 층(WF3), 제1 게이트 도전층(72), 및 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제3 일 함수 층(WF3)은 차례로 적층된 제3 층(63), 제4 층(64), 및 제5 층(65)을 포함할 수 있다. 상기 제3 층(63)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다.
도 16을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제4 활성 영역(44), 계면 유전층(47), 제2 게이트 유전층(49), 한 쌍의 제2 소스/드레인 영역(59), 제4 게이트 전극(G4), 게이트 캐핑 층(76), 게이트 스페이서(78), 층간 절연층(79), 및 내부 스페이서(88)를 포함할 수 있다.
상기 제4 활성 영역(44)은 다수의 제4 활성 패턴(44A, 44B, 44C, 44D)을 포함할 수 있다. 상기 제4 활성 영역(44)은 제2 P형 활성 영역으로 지칭될 수 있다. 상기 다수의 제4 활성 패턴(44A, 44B, 44C, 44D)은 다수의 제2 P형 활성 패턴으로 지칭될 수 있다. 상기 제4 게이트 전극(G4)은 차례로 적층된 제4 일 함수 층(WF4), 제1 게이트 도전층(72), 및 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제4 일 함수 층(WF4)은 차례로 적층된 제4 층(64) 및 제5 층(65)을 포함할 수 있다. 상기 제4 층(64)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다.
도 17을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제5 활성 영역(45), 계면 유전층(47), 제2 게이트 유전층(49), 한 쌍의 제2 소스/드레인 영역(59), 제5 게이트 전극(G5), 게이트 캐핑 층(76), 게이트 스페이서(78), 층간 절연층(79), 및 내부 스페이서(88)를 포함할 수 있다.
상기 제5 활성 영역(45)은 다수의 제5 활성 패턴(45A, 45B, 45C, 45D)을 포함할 수 있다. 상기 제5 활성 영역(45)은 제3 P형 활성 영역으로 지칭될 수 있다. 상기 다수의 제5 활성 패턴(45A, 45B, 45C, 45D)은 다수의 제3 P형 활성 패턴으로 지칭될 수 있다. 상기 제5 게이트 전극(G5)은 차례로 적층된 제5 일 함수 층(WF5), 제1 게이트 도전층(72), 및 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제5 일 함수 층(WF5)은 제5 층(65)을 포함할 수 있다. 상기 제5 층(65)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다.
도 18을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제6 활성 영역(46), 계면 유전층(47), 제1 게이트 유전층(48), 한 쌍의 제2 소스/드레인 영역(59), 제6 게이트 전극(G6), 게이트 캐핑 층(76), 게이트 스페이서(78), 층간 절연층(79), 및 내부 스페이서(88)를 포함할 수 있다.
상기 제6 활성 영역(46)은 다수의 제6 활성 패턴(46A, 46B, 46C, 46D)을 포함할 수 있다. 상기 제6 활성 영역(46)은 제1 P형 활성 영역으로 지칭될 수 있다. 상기 다수의 제6 활성 패턴(46A, 46B, 46C, 46D)은 다수의 제1 P형 활성 패턴으로 지칭될 수 있다. 상기 제6 게이트 전극(G6)은 차례로 적층된 제6 일 함수 층(WF6), 제1 게이트 도전층(72), 및 제2 게이트 도전층(74)을 포함할 수 있다. 상기 제6 일 함수 층(WF6)은 제5 층(65)을 포함할 수 있다. 상기 제5 층(65)은 상기 제1 게이트 유전층(48) 상에 직접적으로 접촉될 수 있다.
도 19는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도이다. 도 20은 도 2의 절단선 1-1', 2-2', 3-3', 4-4', 5-5', 및 6-6'에 따라 취해진 단면도이고, 도 21은 도 2의 절단선 11-11', 12-12', 13-13', 14-14', 15-15', 및 16-16'에 따라 취해진 단면도이다. 도 22는 도 2의 절단선 1-1' 및 11-11'에 따라 취해진 단면도이고, 도 23은 도 2의 절단선 2-2'및 12-12'에 따라 취해진 단면도이고, 도 24는 도 2의 절단선 3-3'및 13-13'에 따라 취해진 단면도이고, 도 25는 도 2의 절단선 4-4'및 14-14'에 따라 취해진 단면도이고, 도 26은 도 2의 절단선 5-5' 및 15-15'에 따라 취해진 단면도이고, 도 27은 도 2의 절단선 6-6'및 16-16'에 따라 취해진 단면도이다. 도 19는 도 22의 제1 부분(531), 도 23의 제2 부분(532), 도 24의 제3 부분(533), 도 25의 제4 부분(534), 도 26의 제5 부분(535), 및 도 27의 제6 부분(536)을 보여주는 확대도에 해당될 수 있다.
도 19를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 제1 내지 제6 활성 영역(41-46), 계면 유전층(47), 다수의 제1 및 제2 게이트 유전층(48, 49), 제1 내지 제6 게이트 전극(G1-G6), 및 게이트 캐핑 층(76)을 포함할 수 있다.
제1 일 함수 층(WF1)은 차례로 적층된 제1 층(611), 제2 층(162), 제3 층(163), 제4 층(164), 및 제5 층(165)을 포함할 수 있다. 상기 제1 층(161)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다.
제2 일 함수 층(WF2)은 차례로 적층된 상기 제1 층(161), 상기 제2 층(162), 상기 제3 층(163), 상기 제4 층(164), 및 상기 제5 층(165)을 포함할 수 있다. 상기 제1 층(161)은 상기 제1 게이트 유전층(48) 상에 직접적으로 접촉될 수 있다.
제3 일 함수 층(WF3)은 차례로 적층된 상기 제2 층(162), 상기 제3 층(163), 상기 제4 층(164), 및 상기 제5 층(165)을 포함할 수 있다. 상기 제2 층(162)은 상기 제1 게이트 유전층(48) 상에 직접적으로 접촉될 수 있다.
제4 일 함수 층(WF4)은 차례로 적층된 상기 제3 층(163), 상기 제4 층(164), 및 상기 제5 층(165)을 포함할 수 있다. 상기 제3 층(163)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다.
제5 일 함수 층(WF5)은 차례로 적층된 상기 제4 층(164) 및 상기 제5 층(165)을 포함할 수 있다. 상기 제4 층(164)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다.
제6 일 함수 층(WF6)은 상기 제4 층(164) 및 상기 제5 층(165)을 포함할 수 있다. 상기 제4 층(164)은 상기 제1 게이트 유전층(48) 상에 직접적으로 접촉될 수 있다.
상기 제1 층(161)은 TiN을 포함할 수 있다. 상기 제2 층(162)은 TiN을 포함할 수 있다. 상기 제3 층(163)은 TiN을 포함할 수 있다. 상기 제4 층(164)은 TiN을 포함할 수 있다. 상기 제5 층(165)은 TiAlC를 포함할 수 있다.
도 20을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 제1 내지 제6 활성 영역(41-46), 다수의 제1 및 제2 소스/드레인 영역(55, 59), 및 제1 내지 제6 게이트 전극(G1-G6)을 포함할 수 있다. 일 실시예에서, 상기 제1 내지 제6 게이트 전극(G1-G6)의 각각은 교체 금속 게이트 전극(Replacement Metal Gate Electrode)에 해당될 수 있다.
도 21을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제1 내지 제6 활성 영역(41-46), 및 제1 내지 제6 게이트 전극(G1-G6)을 포함할 수 있다.
도 22를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제1 활성 영역(41), 계면 유전층(47), 제2 게이트 유전층(49), 한 쌍의 제1 소스/드레인 영역(55), 제1 게이트 전극(G1), 게이트 캐핑 층(76), 게이트 스페이서(78), 및 층간 절연층(79)을 포함할 수 있다. 제1 층(161)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다.
도 23을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제2 활성 영역(42), 계면 유전층(47), 제1 게이트 유전층(48), 한 쌍의 제1 소스/드레인 영역(55), 제2 게이트 전극(G2), 게이트 캐핑 층(76), 게이트 스페이서(78), 및 층간 절연층(79)을 포함할 수 있다. 제1 층(161)은 상기 제1 게이트 유전층(48) 상에 직접적으로 접촉될 수 있다.
도 24를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제3 활성 영역(43), 계면 유전층(47), 제1 게이트 유전층(48), 한 쌍의 제1 소스/드레인 영역(55), 제3 게이트 전극(G3), 게이트 캐핑 층(76), 게이트 스페이서(78), 및 층간 절연층(79)을 포함할 수 있다. 제2 층(162)은 상기 제1 게이트 유전층(48) 상에 직접적으로 접촉될 수 있다.
도 25를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제4 활성 영역(44), 계면 유전층(47), 제2 게이트 유전층(49), 한 쌍의 제2 소스/드레인 영역(59), 제4 게이트 전극(G4), 게이트 캐핑 층(76), 게이트 스페이서(78), 및 층간 절연층(79)을 포함할 수 있다. 제3 층(163)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다.
도 26을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제5 활성 영역(45), 계면 유전층(47), 제2 게이트 유전층(49), 한 쌍의 제2 소스/드레인 영역(59), 제5 게이트 전극(G5), 게이트 캐핑 층(76), 게이트 스페이서(78), 및 층간 절연층(79)을 포함할 수 있다. 제4 층(164)은 상기 제2 게이트 유전층(49) 상에 직접적으로 접촉될 수 있다.
도 27을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 제5 활성 영역(45), 계면 유전층(47), 제1 게이트 유전층(48), 한 쌍의 제2 소스/드레인 영역(59), 제6 게이트 전극(G6), 게이트 캐핑 층(76), 게이트 스페이서(78), 및 층간 절연층(79)을 포함할 수 있다. 제4 층(164)은 상기 제1 게이트 유전층(48) 상에 직접적으로 접촉될 수 있다.
도 28 내지 도 43은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다. 도 28 내지 도 43의 각각은 도 5의 제1 부분(31), 도 6의 제2 부분(32), 도 7의 제3 부분(33), 도 8의 제4 부분(34), 도 9의 제5 부분(35), 및 도 10의 제6 부분(36)을 보여주는 확대도에 해당될 수 있다.
도 28을 참조하면, 제1 내지 제6 활성 영역(41-46) 상에 계면 유전층(47)이 형성될 수 있다. 상기 계면 유전층(47)은 열 산화 공정 또는 세정 공정을 이용하여 형성된 실리콘 산화물을 포함할 수 있다. 상기 계면 유전층(47)은 상기 제1 내지 제6 활성 영역(41-46) 상에 직접적으로 접촉될 수 있다.
도 29를 참조하면, 상기 계면 유전층(47) 상에 제1 게이트 유전층(48)이 형성될 수 있다. 상기 제1 게이트 유전층(48)은 하이-케이 유전물(High-K Dielectrics)을 포함할 수 있다. 일 실시예에서, 상기 제1 게이트 유전층(48)은 HfO를 포함할 수 있다.
도 30을 참조하면, 상기 제1 게이트 유전층(48) 상에 첨가물 층(49A)이 형성될 수 있다. 일 실시예에서, 상기 첨가물 층(49A)은 La 또는 LaO를 포함할 수 있다.
도 31을 참조하면, 제1 영역(LP), 제3 영역(RP), 제4 영역(RN), 및 제5 영역(SN) 내의 상기 첨가물 층(49A) 상을 덮는 제1 마스크 패턴(49M)이 형성될 수 있다. 상기 제1 마스크 패턴(49M)을 식각마스크로 사용하여 상기 첨가물 층(49A)을 식각하여 제2 영역(SP) 및 제6 영역(LN) 내의 상기 제1 게이트 유전층(48)이 노출될 수 있다.
도 32를 참조하면, 상기 제1 마스크 패턴(49M)이 제거될 수 있다. 어닐링(Annealing)공정을 이용하여 상기 첨가물 층(49A)내의 금속 물질을 상기 제1 게이트 유전층(48) 내부로 주입하여 제2 게이트 유전층(49)이 형성될 수 있다. 일 실시예에서, 상기 제2 게이트 유전층(49)은 HfLaO를 포함할 수 있다.
상기 제2 게이트 유전층(49)은 상기 제1 영역(LP), 상기 제3 영역(RP), 상기 제4 영역(RN), 및 상기 제5 영역(SN) 내의 상기 계면 유전층(47) 상에 형성될 수 있다. 상기 제1 게이트 유전층(48)은 상기 제2 영역(SP) 및 상기 제6 영역(LN) 내의 상기 계면 유전층(47) 상에 보존될 수 있다.
도 33을 참조하면, 질소 주입 공정을 이용하여 상기 제1 게이트 유전층(48) 및 상기 제2 게이트 유전층(49) 내에 질소가 주입될 수 있다. 상기 제1 게이트 유전층(48)은 Hf, O, 및 N을 포함할 수 있다. 상기 제2 게이트 유전층(49)은 Hf, La, O, 및 N을 포함할 수 있다. 일 실시예에서, 상기 제1 게이트 유전층(48)은 HfON 을 포함할 수 있다. 상기 제2 게이트 유전층(49)은 HfLaON을 포함할 수 있다.
도 34를 참조하면, 상기 제1 게이트 유전층(48) 및 상기 제2 게이트 유전층(49) 상에 제1 층(61)이 형성될 수 있다. 상기 제1 층(61)은 Ti, O, 및 N을 포함할 수 있다. 일 실시예에서, 상기 제1 층(61)은 TiON을 포함할 수 있다. 상기 제1 층(61)은 0.7nm 내지 2nm의 두께를 가질 수 있다.
도 35를 참조하면, 상기 제1 층(61) 상에 제2 층(62)이 형성될 수 있다. 상기 제2 층(62)은 Ti 및 N을 포함할 수 있다. 일 실시예에서, 상기 제2 층(62)은 TiN을 포함할 수 있다. 상기 제2 층(62)은 0.7nm 내지 2nm의 두께를 가질 수 있다.
도 36을 참조하면, 상기 제1 영역(LP) 및 상기 제2 영역(SP) 내의 상기 제2 층(62) 상을 덮는 제2 마스크 패턴(62M)이 형성될 수 있다. 상기 제2 마스크 패턴(62M)을 식각마스크로 사용하여 상기 제2 층(62) 및 상기 제1 층(61)을 식각하여 상기 제3 영역(RP), 상기 제4 영역(RN), 및 상기 제5 영역(SN) 내의 상기 제2 게이트 유전층(49)이 노출될 수 있으며, 상기 제6 영역(LN) 내의 상기 제1 게이트 유전층(48)이 노출될 수 있다. 상기 제1 층(61) 및 상기 제2 층(62)은 상기 제1 영역(LP) 및 상기 제2 영역(SP) 내에 보존될 수 있다.
도 37을 참조하면, 상기 제2 마스크 패턴(62M)이 제거될 수 있다. 상기 제2 층(62), 상기 제2 게이트 유전층(49), 및 상기 제1 게이트 유전층(48) 상에 제3 층(63)이 형성될 수 있다. 상기 제3 층(63)은 Ti 및 N을 포함할 수 있다. 일 실시예에서, 상기 제3 층(63)은 TiN을 포함할 수 있다. 상기 제3 층(63)은 0.7nm 내지 2nm의 두께를 가질 수 있다.
도 38을 참조하면, 산소 주입 공정을 이용하여 상기 제3 층(63) 내에 산소가 주입될 수 있다. 상기 제3 층(63)은 Ti, O, 및 N을 포함할 수 있다. 일 실시예에서, 상기 제3 층(63)은 TiON을 포함할 수 있다.
상기 산소 주입 공정이 수행되는 동안 상기 제2 층(62) 내에 산소가 주입될 수 있다. 상기 제2 층(62)은 Ti, O, 및 N을 포함할 수 있다. 일 실시예에서, 상기 제2 층(62)은 TiON을 포함할 수 있다.
도 39를 참조하면, 상기 제1 영역(LP), 상기 제2 영역(SP), 상기 제3 영역(RP), 상기 제5 영역(SN), 및 상기 제6 영역(LN) 내의 상기 제3 층(63) 상을 덮는 제3 마스크 패턴(63M)이 형성될 수 있다. 상기 제3 마스크 패턴(63M)을 식각마스크로 사용하여 상기 제3 층(63)을 식각하여 상기 제4 영역(RN) 내에 상기 제2 게이트 유전층(49)이 노출될 수 있다.
도 40을 참조하면, 상기 제3 마스크 패턴(63M)이 제거될 수 있다. 상기 제3 층(63) 및 상기 제2 게이트 유전층(49) 상에 제4 층(64)이 형성될 수 있다. 상기 제4 층(64)은 Ti 및 N을 포함할 수 있다. 일 실시예에서, 상기 제4 층(64)은 TiN을 포함할 수 있다. 상기 제4 층(64)은 0.7nm 내지 2nm의 두께를 가질 수 있다.
도 41을 참조하면, 상기 제1 영역(LP), 상기 제2 영역(SP), 상기 제3 영역(RP), 및 상기 제4 영역(RN) 내의 상기 제4 층(64) 상을 덮는 제4 마스크 패턴(64M)이 형성될 수 있다. 상기 제4 마스크 패턴(64M)을 식각마스크로 사용하여 상기 제4 층(64) 및 상기 제3 층(63)을 식각하여 상기 제5 영역(SN) 내에 상기 제2 게이트 유전층(49)이 노출될 수 있으며, 상기 제6 영역(LN) 내에 상기 제1 게이트 유전층(48)이 노출될 수 있다.
도 42를 참조하면, 상기 제4 마스크 패턴(64M)을 제거하여 상기 제4 층(64)이 노출될 수 있다. 상기 제4 층(64), 상기 제2 게이트 유전층(49) 및 상기 제1 게이트 유전층(48) 상에 제5 층(65)이 형성될 수 있다. 상기 제5 층(65)은 TiAlC를 포함할 수 있다. 상기 제5 층(65)은 0.7nm 내지 2nm의 두께를 가질 수 있다.
도 43을 참조하면, 상기 제5 층(65) 상에 제1 게이트 도전층(72)이 형성될 수 있다. 상기 제1 게이트 도전층(72)은 TiN을 포함할 수 있다. 상기 제1 게이트 도전층(72)의 두께는 상기 제5 층(65)의 2배 내지 1000배 두꺼울 수 있다.
도 1을 다시 한번 참조하면, 상기 제1 게이트 도전층(72) 상에 제2 게이트 도전층(74)이 형성될 수 있다. 상기 제2 게이트 도전층(74)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 제2 게이트 도전층(74)은 W 층을 포함할 수 있다. 상기 제2 게이트 도전층(74) 상에 게이트 캐핑 층(76)이 형성될 수 있다. 상기 게이트 캐핑 층(76)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물 (SiCN), 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 게이트 캐핑 층(76)은 실리콘 질화물을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 23: 소자 분리층
41, 42, 43, 44, 45, 46: 활성 영역 47: 계면 유전층
48: 제1 게이트 유전층 49: 제2 게이트 유전층
55, 59: 소스/드레인 영역 61: 제1 층
62: 제2 층 63: 제3 층
64: 제4 층 65: 제5 층
72: 제1 게이트 도전층 74: 제2 게이트 도전층
76: 게이트 캐핑 층 78: 게이트 스페이서
79: 층간 절연층 88: 내부 스페이서
G1, G2, G3, G4, G5, G6: 게이트 전극
WF1, WF2, WF3, WF4, WF5, WF6: 일 함수 층(Work Function Layer)
TR1, TR2, TR3, TR4, TR5, TR6: 트랜지스터

Claims (10)

  1. 기판 상의 제1 문턱 전압을 갖는 제1 트랜지스터; 및
    상기 기판 상의 상기 제1 문턱 전압과 다른 제2 문턱 전압을 갖는 제2 트랜지스터를 포함하되,
    상기 제1 트랜지스터는
    상기 기판 상에 한정된 제1 N형 활성 영역;
    상기 제1 N형 활성 영역을 가로지르고 제1 일 함수 층(Work Function Layer)을 갖는 제1 게이트 전극; 및
    상기 제1 N형 활성 영역 및 상기 제1 게이트 전극 사이의 La을 함유하는 고-유전물(High-K Dielectrics)을 갖는 제1 게이트 유전층을 포함하고,
    상기 제1 일 함수 층은 상기 제1 게이트 유전층 상의 TiON을 갖는 제1 층, 상기 제1 층 상의 TiN 또는 TiON을 갖는 제2 층, 상기 제2 층 상의 TiON을 갖는 제3 층, 상기 제3 층 상의 TiN을 갖는 제4 층, 그리고 상기 제4 층 상의 TiAlC를 갖는 제5 층을 포함하고,
    상기 제2 트랜지스터는
    상기 기판 상에 한정된 제1 P형 활성 영역;
    상기 제1 P형 활성 영역을 가로지르고 제2 일 함수 층을 갖는 제2 게이트 전극; 및
    상기 제1 P형 활성 영역 및 상기 제2 게이트 전극 사이의 고-유전물을 갖는 제2 게이트 유전층을 포함하고,
    상기 제2 일 함수 층은 상기 제2 게이트 유전층에 직접적으로 접촉된 상기 제5 층을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 게이트 유전층은 Hf, La, O, 및 N을 포함하고,
    상기 제2 게이트 유전층은 Hf, O, 및 N을 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 일 함수 층은 상기 제1 N형 활성 영역의 상면 및 측면을 덮고,
    상기 제1 일 함수 층의 최 하단은 상기 제1 N형 활성 영역의 최 상단보다 상기 기판의 하면에 가깝게 배치되며,
    상기 제2 일 함수 층은 상기 제1 P형 활성 영역의 상면 및 측면을 덮고,
    상기 제2 일 함수 층의 최 하단은 상기 제1 P형 활성 영역의 최 상단보다 상기 기판의 하면에 가깝게 배치된 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 층은 상기 제1 게이트 유전층에 직접적으로 접촉된 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 게이트 유전층은 상기 제1 일 함수 층의 측면 상에 연장되며,
    상기 제1 게이트 유전층의 최 상단은 상기 제1 일 함수 층의 최 하단보다 상기 기판의 하면에서 멀리 떨어지고,
    상기 제2 게이트 유전층은 상기 제2 일 함수 층의 측면 상에 연장되며,
    상기 제2 게이트 유전층의 최 상단은 상기 제2 일 함수 층의 최 하단보다 상기 기판의 하면에서 멀리 떨어지는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극의 각각은
    상기 제5 층 상의 TiN을 갖는 제1 게이트 도전층; 및
    상기 제1 게이트 도전층 상의 W을 갖는 제2 게이트 도전층을 더 포함하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 기판 상의 상기 제1 문턱 전압과 다른 제3 문턱 전압을 갖는 제3 트랜지스터를 더 포함하되,
    상기 제3 문턱 전압의 절대값은 상기 제1 문턱 전압의 절대값보다 작고,
    상기 제3 트랜지스터는
    상기 기판 상에 한정된 제2 N형 활성 영역;
    상기 제2 N형 활성 영역을 가로지르고 제3 일 함수 층을 갖는 제3 게이트 전극; 및
    상기 제2 N형 활성 영역 및 상기 제3 게이트 전극 사이의 상기 제2 게이트 유전층을 포함하고,
    상기 제3 일 함수 층은 상기 제2 게이트 유전층 상의 상기 제1 층, 상기 제1 층 상의 상기 제2 층, 상기 제2 층 상의 상기 제3 층, 상기 제3 층 상의 상기 제4 층, 그리고 상기 제4 층 상의 상기 제5 층을 포함하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 기판 상의 상기 제1 문턱 전압과 다른 제4 문턱 전압을 갖는 제4 트랜지스터를 더 포함하되,
    상기 제4 문턱 전압의 절대값은 상기 제1 문턱 전압의 절대값보다 크고,
    상기 제4 트랜지스터는
    상기 기판 상에 한정된 제3 N형 활성 영역;
    상기 제3 N형 활성 영역을 가로지르고 제4 일 함수 층을 갖는 제4 게이트 전극; 및
    상기 제3 N형 활성 영역 및 상기 제4 게이트 전극 사이의 상기 제1 게이트 유전층을 포함하고,
    상기 제4 일 함수 층은 상기 제1 게이트 유전층 상의 상기 제3 층, 상기 제3 층 상의 상기 제4 층, 그리고 상기 제4 층 상의 상기 제5 층을 포함하는 반도체 소자.
  9. 기판 상의 제1 문턱 전압을 갖는 제1 트랜지스터; 및
    상기 기판 상의 상기 제1 문턱 전압과 다른 제2 문턱 전압을 갖는 제2 트랜지스터를 포함하되,
    상기 제1 트랜지스터는
    상기 기판 상에 수직 정렬된 다수의 제1 N형 활성 패턴을 갖는 제1 N형 활성 영역;
    상기 제1 N형 활성 영역을 가로지르고 제1 일 함수 층을 갖는 제1 게이트 전극; 및
    상기 제1 N형 활성 영역 및 상기 제1 게이트 전극 사이의 La을 함유하는 고-유전물을 갖는 제1 게이트 유전층을 포함하고,
    상기 제1 일 함수 층은 상기 제1 게이트 유전층 상의 TiON을 갖는 제1 층, 상기 제1 층 상의 TiN 또는 TiON을 갖는 제2 층, 상기 제2 층 상의 TiON을 갖는 제3 층, 상기 제3 층 상의 TiN을 갖는 제4 층, 그리고 상기 제4 층 상의 TiAlC를 갖는 제5 층을 포함하고,
    상기 제2 트랜지스터는
    상기 기판 상에 수직 정렬된 다수의 제1 P형 활성 패턴을 갖는 제1 P형 활성 영역;
    상기 제1 P형 활성 영역을 가로지르고 제2 일 함수 층을 갖는 제2 게이트 전극; 및
    상기 제1 P형 활성 영역 및 상기 제2 게이트 전극 사이의 고-유전물을 갖는 제2 게이트 유전층을 포함하고,
    상기 제2 일 함수 층은 상기 제2 게이트 유전층에 직접적으로 접촉된 상기 제5 층을 포함하는 반도체 소자.
  10. 기판 상의 서로 이격된 제1 내지 제3 N형 활성 영역 및 제1 내지 제3 P형 활성 영역;
    상기 제1 N형 활성 영역을 가로지르고 제1 일 함수 층을 갖는 제1 게이트 전극;
    상기 제1 P형 활성 영역을 가로지르고 제2 일 함수 층을 갖는 제2 게이트 전극;
    상기 제2 N형 활성 영역을 가로지르고 제3 일 함수 층을 갖는 제3 게이트 전극;
    상기 제3 N형 활성 영역을 가로지르고 제4 일 함수 층을 갖는 제4 게이트 전극;
    상기 제2 P형 활성 영역을 가로지르고 제5 일 함수 층을 갖는 제5 게이트 전극;
    상기 제3 P형 활성 영역을 가로지르고 제6 일 함수 층을 갖는 제6 게이트 전극;
    상기 제1 N형 활성 영역 및 상기 제1 게이트 전극 사이와, 상기 제3 N형 활성 영역 및 상기 제4 게이트 전극 사이와, 상기 제2 P형 활성 영역 및 상기 제5 게이트 전극 사이와, 그리고 상기 제3 P형 활성 영역 및 상기 제6 게이트 전극 사이의 La을 함유하는 고-유전물을 갖는 제1 게이트 유전층; 및
    상기 제1 P형 활성 영역 및 상기 제2 게이트 전극 사이와, 그리고 상기 제2 N형 활성 영역 및 상기 제3 게이트 전극 사이의 고-유전물을 갖는 제2 게이트 유전층을 포함하되,
    상기 제1 일 함수 층은 상기 제1 게이트 유전층 상의 제1 층, 상기 제1 층 상의 제2 층, 상기 제2 층 상의 제3 층, 상기 제3 층 상의 제4 층, 그리고 상기 제4 층 상의 제5 층을 포함하고,
    상기 제2 일 함수 층은 상기 제2 게이트 유전층 상에 직접적으로 접촉된 상기 제5 층을 포함하고,
    상기 제3 일 함수 층은 상기 제2 게이트 유전층 상의 상기 제1 층, 상기 제1 층 상의 상기 제2 층, 상기 제2 층 상의 상기 제3 층, 상기 제3 층 상의 상기 제4 층, 그리고 상기 제4 층 상의 상기 제5 층을 포함하고,
    상기 제4 일 함수 층은 상기 제1 게이트 유전층 상의 상기 제3 층, 상기 제3 층 상의 상기 제4 층, 그리고 상기 제4 층 상의 상기 제5 층을 포함하고,
    상기 제5 일 함수 층은 상기 제1 게이트 유전층 상의 상기 제4 층, 그리고 상기 제4 층 상의 상기 제5 층을 포함하고,
    상기 제6 일 함수 층은 상기 제1 게이트 유전층 상에 직접적으로 접촉된 상기 제5 층을 포함하되,
    상기 제1 층은 TiON을 포함하고,
    상기 제2 층은 TiN 또는 TiON을 포함하고,
    상기 제3 층은 TiON을 포함하고,
    상기 제4 층은 TiN을 포함하고,
    상기 제5 층은 TiAlC를 포함하는 반도체 소자.
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