JPH01173654A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有する書替え可能
なメモリセルを用いた不揮発性半導体メモリ装置に関す
る。

（従来の技術） ＥＦＲＯＭの分野で、浮遊ゲートをもつＭＯ８ＦＥＴ構
造のメモリセルを用いた紫外線消去型不揮発性メモリ装
置が広く知られている。このＥＦＲＯＭのメモリアレイ
は、互いに交差する行線と列線の各交点にメモリセルを
配置して構成される。実際のパターン上では、二つのメ
モリセルのドレインを共通にして、ここに列線がコンタ
クトするようにしてセル占有面積をできるだけ小さくし
ている。しかしこれでも、二つのメモリセルの共通ドレ
イン毎に列線とのコンタクト部を必要とし、このコンタ
クト部がセル占有面積の太きい部分を占めている。

これは対して最近、メモリセルを直列接続してＮＡＮＤ
セルを構成し７、コンタクト部を大幅に減らすことをＴ
Ｉ］能としたＥＰＲＯＭ　：　ＥＥＰＲＯＭが提案され
ている。例えばホットエレクトロンにより基板から電子
を浮遊ゲートに注入することにより、書込みを行ない、
紫外線照射で全面消去を行う。

しかしながら、消費電流が大きくなるという問題がある
。そしてドレイン電圧が高いので電流供給能力の人で内
部昇圧回路を使い難い。また、ＮＡＮＤセル内のメモリ
セルの位誼によって電圧降下か生じるので設計上の問題
がある。

（発明が解決しようとする問題点） 以上のように従来提案されているＮＡＮＤセルを用いた
ＥＰＲＯλ１は、消費電流が大きい、書込時に電圧降下
が生じ２る、等の問題があった。

本発明はこの様な問題を解決した不揮発性半導体メモリ
装置を提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明にかかるＥＰＲＯＭでは、浮遊ゲートと制御ゲー
トを有するメモリセルがソース、ドレイン拡散層を共用
する形で複数個直列接続されてＮＡＮＤセルを構成して
、これがマトリクス配列すしてメモリアレイを構成する
。メモリセルは、浮遊ゲートとウェルを設けた基板との
間で電子のトンネリングにより書込みを行うものとする
。例えばまとまったビットを一括で浮遊ゲートよりウェ
ルへ電子を抜き消去しておき、次に選択的にビット線よ
り浮遊ゲートに電子を注入する。

（作用） 本発明によれば、ホットエレクトロン注入でなく、トン
ネルにより書込みを行なうので電流も小さくて済む。ま
な電圧降下の問題もない。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１区は一実施例のＥＥＰＲＯＭのＮＡＮＤセルを示す
平面図であり、第２図　（ａ）　　（ｂ）　　はそのＡ
−Ａ’　、　Ｂ−Ｂ′断面図であ乙、また第３図はＮＡ
ＮＤセルの等価回路である。この実施例では、４個のメ
モリセルＭ１〜Ｍ４と２個の選択ＭＯ８）ランジスタＳ
１．Ｓ、を、そのソース、ドレイン拡散層を共用する形
で直列接続してＮＡＮＤセルを構成している。この様な
ＮＡＮＤセルがマトリックス配列されてメモリアレイが
構成される。ＮＡＮＤセルのドレインは選択トランジス
タ８ｍを介してビット線ＢＬに接続される。又ＮＡＮＤ
セルのソースは選択トランジスタＳ、を介して接地線に
接続される。各メモリセルの制御ゲートＣＧ１〜ＣＧ４
はビット線ＢＬと交差するワード線ＷＬに接続される。

この実施例は４個のメモリセルで１つのＮＡＮＤセルを
構成しているが、一般に２のｎ乗（’　””　Ｌ　２＋
・・・）個のメモリセルで１つのＮＡＮＤセルを構成で
きる。

具体的なセル構造を第２区により説明する。Ｎ型シリコ
ン基板１上にＰ−ウェル１′を設ける。

このＰ−ウェル１′上にメモリセルを形成し、周辺回路
はメモリセルと別のＰ−ウェル上にもうける。

ＮＡＮＤセルは、Ｐ−ウェル１′上の素子分離絶縁膜２
で囲まれた一つの領域に、この実施例では４個のメモリ
セルとそれをはさむ２つの選択トランジスタが形成され
ている。各メモリセルけ、Ｐ−ウェル１′上に５０〜２
ｏｏＡの熱酸化膜からなる第１ゲート絶縁膜３１を介し
て、５００〜４０００Ａの第１層多結晶シリコン膜によ
り浮遊ゲー）４（４１゜４ｔ、４ｍ、４４）が形成され
、この上に１５０〜４００にの熱酸化膜からなる第３ゲ
ート絶縁膜５を介し７て、１０００〜４０００人の第２
層多結晶シリコン、膜により制御ゲート６（６□＋　６
２　＋　６Ｂ　＋　６４　）が形成されている。制御ゲ
ート６は一方向に連続的に配設されてワード線ＷＬとな
る。各メモリセルのソース。

ドレイン拡散層となるｎ型層９は隣接するもの同士で共
用する形で、４個のメモリセルが「１列接続されている
。ＮＡＮＤセルの一端のドレインは、ゲー）　’１　％
　４ｓにより構成される選択ＭＯ８）ランジスタを介し
てビット線８に接続され、他端のソースはゲート電極４
・により構成されるもう−つの選択トランジスタを介し
て接地線１０に接続されている。

２つの選択トランジスタは、Ｐ−ウェル１′上に２５０
〜４００＾の熱酸化膜からなる第２ゲート絶縁膜３宜を
介して、第１層多結晶シリコン膜により選択ゲート４　
（４１，４＠）が形成される。

この上に第３ゲート絶縁膜５を介して、選択ゲー）　（
４ｍ、４ｇ　）上に第２層多結晶シリコンより成る配線
６（６，，６゜）が形成される。ここで選択ゲー）（４
１，４−）と配線（６ｍ−６ｉ）とは所定間隔のスルー
ホールで接続され、低抵抗化される。

とζで各メモリセルの浮遊ゲート（４，〜４４）と制御
ゲート（６，〜６４）と選択ゲート（４ｇ　、　４ｍ）
と選択ゲート上の低抵抗上用配線（６ｇ、６ｇ）はそれ
ぞれ、チャンネル長方向については同一エツチング・マ
スクを用いて同時にパターニングしてエッヂを揃えてい
る。ソース、ドレイン拡散層となるｎ型層９は、これら
の制御ゲート（６，〜６４）および選択ゲート上の多結
晶配線＜６＊　、６＠）をマスクとして、ヒ素又は燐の
イオン注入にて形成される。

この様な構成において、各メモリセルでの浮遊ゲート４
と基板１間の結合容ｆｌ　Ｃｓは、浮遊ゲート４と制御
ゲート６間の結合容量Ｃ１にくらぺて小さく設定されて
いる。これを具体的なセル・パラメータ例を上げて説明
すれば、パター７寸法は第１図に記入したように、１μ
ｍルールに従って、浮遊ゲートおよび制御ゲートともに
幅が１μｍ１チヤネル幅が１μｍであり、また浮遊ゲー
ト４はフィールド領域上に両側１μｍずつ延在させてい
る。また、第１ゲート絶縁膜３は例えば２００人の熱酸
化膜、第２ゲート絶縁膜５は３ｓｏＬの熱酸化膜である
。熱酸化膜の誘電率にεとすると、Ｃ，＝ε１０．０２ であり、 Ｃ３＝３ε１０．０３５ である。即ち、ＣＩ＜０２となっている。

第４図と第１表はこの実施例のＮＡＮＤセルでの書き込
み消去および読み出しの動作を説明するための回路図お
よび各ゲートの電位関係を示す表である。

第　　１　　表 まずＮＡＮＤセルを構成するメモリセルを一括して消去
する。そのためにこの実施例では、選択ＭＯ８）ランジ
スタＳ１とＳ、のゲート電極ＳＧ！とＳＧ、および、Ｎ
ＡＮＤセル内の全てのメモリセルの制御ゲー）　ＣＧ、
〜ＣＧ、をＯｖどし、Ｎ型基板１とメモリセルを囲むＰ
−ウェル１′を”Ｈ＃レベル（例えば昇圧電位ｖＰ、’
＝１ｓｖ）とし、ビット線ＢＬ、　、　ＢＬ、も同じＶ
ＰＰ電位とする。これにより全メモリセルの制御ゲート
とＰ−ウェル１′間に電界がかかり、浮遊ゲートからＰ
−ウェル１′にトンネル効果により電子が放出される。

全メモリ・セルＭ１〜Ｍａはこれによりしきい値が負（
−１〜５Ｖ）の方向に移動し”０″状態となる。こうし
て、ＮＡＮＤセルの一括消去が行なわれる・次にＮＡＮ
Ｄセルへのデータ書き込みを行う。

データー書き込みはソース側のメモリセルＭ４から頭に
行う。まず、ビット線１　（ＢＬＩ）側にあるメモリセ
ルＭ４　（第４図のセルＡ）のみを選択的に書き込む場
合、第１表に示すようにビット線側の選択トランジスタ
Ｓ１のゲー）　ＳＧ、を１０ｖにソ−ス線側の選択トラ
ンジスタＳ、のゲート５ＧｉＯ■に、制御ター）ＣＧ、
を”Ｈ−レベル（例えば昇圧電位Ｖｐｐ”１２〜２０■
）に、そして他の制御ゲートＣＧ、〜ＣＧ、をＯＶと１
Ｈ＃レベルの中間電位（例えば’ＶＰＩ））とする。

このときビット線１（ＢＬｌ）をＯｖに、ビット線２（
ＢＬｍ）を中間電位（例えば−！−ｖＰＰ）とする。こ
れによりメモリセルＡの制御ゲートとｎ型拡散層９及び
Ｐ−ウェル１′間に高電界がかかる。この結果Ｐ−ウェ
ルｌ′およびｎ型拡散層９より浮遊ケートに電子がトン
ネル効果により注入され、しきい値が正の方向に移動し
て、しきい値が０ｖ以上の状態１１°になる。

このとき選択されていないメモリセルのしきい値は変わ
らない。

まずビット線１　（ＢＬＩ）側にあるメモリセルＭ１〜
ンネル部がＯＶなので書き込みモードになるが電界が弱
く、浮遊ゲートに電子が注入されずメモリセルのしきい
値は変らず”Ｏ″状態あり続ける。

又、″０”書込み又は非選択とされたビット線２（ＢＬ
ｔ）側では、メモリセルＭ１〜Ｍ、は制御ターｐｐ ＦＣＧ１〜ＣＧ３が中間電位−玉−で各メモリセルのソ
ース・ドレインおよびチャンネル部の電位も同よびチャ
ンネル部間の電界はほとんどなく、浮遊ゲートから電子
の注入、放出は起らない。よってメモリセルのしきい値
は変らず＠０″状態であり続ける。又ビット線２（ＢＬ
、）側にあるメモリセルＭ４は制御ター）　ＣＧ、は′
Ｈ″レベル（ＶＰＰ）であるがＰＰ ソースとドレインおよびチャンネル部の電位は一となっ
ており書き込みモードになるが電界は弱く、浮遊ゲート
に電子が注入されずメモリセルのしきい値は変らす″″
０′ｂ 以上の様にしてセルＡにのみ選択的に書き込みが行なわ
れる。次にＮＡＮＤアレイの１つ上段のメモリセルＭ、
の書き込みに移る。このときメモリセルＭ、の制御ゲー
トＣＧ、を１Ｈ”レベル（Ｖｐｐ）に上げ、メモリセル
Ｍ、　、　Ｍ、　、　Ｍ４の制御ゲートＣＧ１゜ＰＰ ＣＧ、　、　ＣＧ、を中間電位−ミーに、選択されたメ
モリセル側のビット線をＯＶに、他のビット線は中関電
電位はメモリセルＭ４の選択書き込み時と変らない。

するとメモリセルＭ４の書き込みと同様選択的に１つ上
段のメモリセルＭ、の書き込みができる。

以下同様に、メモリセルＭ、　、　Ｍｌに順次書き込み
を行う。

以上の書き込み時には”Ｈ″レベルＶｐｐ）と中間電が
、″″Ｈ″Ｈ″レベル電位より流れる電流はトンネル電
流と、拡散層９とＰ−ウェル１′間の接合ワークのみな
のでｌＯμＡ以下である。

又−括消去時にはＮ型基板１とメモリセルを囲むＰ−ウ
ェル１を′Ｈ”レベル（Ｖｐｐ’）に上げるが、１Ｈ″
レベルより流れる電流はトンネル電流とＯＶである周辺
回路を囲むＰ−ウェルとＮ型基板１の間の接合立−りの
みなので１０μＡ以下である。

よって書き込みと消去時の高電圧はＩＣに外部より与え
られる５ｖ程度の低い電圧からも昇圧回路により作るこ
とができる。

さらに選択書き込み時に高電圧より流れる電流が微少な
ため一つの制御ゲートにつながるメモリセルは一度に全
部書き込みが可能である。つまりページ・モードでの書
き込みができ、その分高速書き込みができる。

さらに本発明の書き込み、消去法ではトンネル電子が流
れている時にメモリセルのドレイン部とＰ−ウェル間の
サーフェイス・破壊を起こさずデーター書き替え回数お
よびデーター保持の信頼性が向上する。

さらに書き込み時に選択ゲートのゲート電称Ｓ０１には
高々ＩＯＶ程度の電圧しかかからないので素子分離が容
易で素子分離幅を従来のホットエレクトロン注入型のＥ
ＦＲＯＭと同程度に縮小できる。

読み出し動作は、例えば第４のセルＡのチーターを読み
出す場合を説明すると、２つの選択トランジスタのゲー
ト電圧８Ｇ、とＳＧ、を５ｖにしトランジスタをオンと
し、非選択のメモリセルのｆｆ１ｌＪ　ｍター）　ＣＧ
、　、　ＣＧ！およびＣＧ、には書き込み状態にあるメ
モリセルがオンする程度の″″Ｈ″Ｈ″レベルば５Ｖ）
電位を与え、選択メモリセルＡの制御ゲ−）　ＣＧ、を
”Ｌ″レベル例えば０■）とする。

そして選択メモリセルＡにつながるピット線１（ＢＬＩ
）を１Ｈ”レベル（１〜５Ｖ程度）に他のピット線はＯ
ｖに、そしてソース線はＯｖにする。これによりピット
線１（ＢＬｌ）に電流が流れるか否かにより、メモリセ
ルＡの０″、１１″　の判定ができる。

以上において、実施例のＢ”ＦＲＯＭを構成する基本Ｎ
ＡＮＤセルの構成と動作を説明した。次にこの様なＮＡ
ＮＤセルを用いたメモリアレイおよびその周辺回路を含
むＢ　Ｆ　ＲＯＭ全体の構成と動作を説明する。

第５図は、Ｅ”ＦＲＯＭの全体構成を示すブロック図で
ある。１１は前述したようなＮＡＮＤセルをマトリクス
配列したメモリアレイである。その具体的な構成は例え
ば、第６図に示す通りである。

ピット線ＢＬとワード腺ＷＬが交差して配列され、その
各交差位置にメモリセルＭ１１．　Ｍｔ　２．・・・が
配置される。各メモリセルは前述のように４個ずつＮＡ
ＮＤセルを構成して、その一端のドレインが選択トラン
ジスタを介してピット線ＢＬに接続される。メモリアレ
イ１１０同門には、その出力を検出するピット線センス
アンプ１２、行デコーダ１３、行アドレスバッファ１４
、列デコーダ１５、列アドレスバッファ　１６が配置さ
れる。ラッチ回路１７は入出力データを一時記憶するた
めのもので、この実施例ではピット線の本数（２５６個
）の容量をもつ。１８はＩ１０センスアンプ、１９はデ
ータアウトバッファ、２１はデータインバッファである
。この実施例で更に、ランチ回路１７とは別に、これよ
り容量の大きいバッファメモリとして（ＤＸｆｉｆ　イ
ｙ　りＲＡＭ（ＳＲＡＭ）２０　ｉ”、ラッチ回路１７
とデータインバッファ２１の間に設けられている。ＳＲ
ＡＭ２０はこの実施例では、ピット線の本数（２５６）
ｘＮＡＮＤの段数（４）の１にビットである。このＳＲ
ＡＭの具体的メモリ構成を第８図に示す。

第７図は、このように構成されたＥ”　Ｆ　ＲＯＭでの
ページ・モードによる動作を説明するためのタイムチャ
ートである。ＣＥはチップ・イネーブル信号で、これが
＠Ｌ”レベルのときアクティブになる。ＯＥはアウトプ
ット・イネーブル信号で、これが”Ｈ″レベルとき書込
みモードとなる。ＷＥはライト・イネーブル信号であり
、これが＠Ｈ″レベルかう１Ｌ″レベルになる時にアド
レスを取込み、Ｌ”レベルから”Ｈ″レベルなる時に入
力データを取込む。Ｒ／Ｂは、几ｅａｄｙ／Ｂｕｓｙ信
号であり、書込み中は”Ｌ“レベルとなって外部に書込
み中であることを知らせる。

いま第５図で、ＳＲＡＭ２０がない場合を考える。ライ
ト・イネーブル信号ＷＥのｇ″Ｈ”→′Ｌ”→１Ｈ＃の
サイクルを１ペ一ジ分（この実施例ではメモリアレイの
ピット線数２５６と等しいとする）の回数繰返すことに
より、高速にデータを取込むことができる。この１ペ一
ジ分のデータはピット線に接続されるラッチ回路１７に
記憶される。

ラッチされたデータは同時にピット線に転送され、アド
レスで指定されたメモリセルに同時に書き込まれる。以
上は良く知られたページ・モードである０例えば、ペー
ジ・モードを使わないで２５６ピツト分のデータを、書
込む場合、消去時間と書込み時間がそれぞれ１０ｍ５ｅ
ｃとして、２５６Ｘ２０（ｍｓｅｃ）≠５　（ｓｅｃ）
かかる。これに対し上述のページ・モードを用いると、
外部データを２５６個取込む時間（＝１μ５ｅｃｘ２５
６）　十消去時間（１０ｍｓｅｃ）　＃２０．２　（ｍ
３６０となる。即ち、約２５０倍の高速化が図られる。

この実施例では第５図に示したように、周辺回路にラッ
チ回路１７とは別にＳＲＡＭ２０を設けている。このＳ
ＲＡＭ２０は、１ペ一ジ分（２５６）ｘ　ＮＡＮＤセル
の段数（４）の容量即ち、１にビットの容量をもつ。第
８図はそのＳＲＡＭ２０の内部構成を示す。行をＮＡＮ
Ｄセルの段数、列をページ長にとっである。このＳＲＡ
Ｍ２０へはページ・モードにより任意のアドレスへラン
ダムにデータを曹込むことが可能である。即ちページ・
モードにより、ライト・イネーブル信号ＷＥの゛■］″
→“Ｌ″→”Ｈ″を２５６　Ｘ　４回繰返して、１に分
のデータを寸ずＳＲＡＭ２０に取込む。ＳＲＡＭ２０に
取り込まれたデータはまず、Ｍ４．１　、　Ｍ４，２　
、・・・。

Ｍ４，２５６の１ペ一ジ分がラッチ回路１７に転送され
る。この転送された１ペ一ジ分のデータは既に説明した
動作原理で、第６図のワード線ＷＬ４に沿う２５６個の
メモリセルに一括して書き込まれる。

次いで、Ｍ３，１　、　Ｍ３，２　、・・・、　Ｍ３，
２５６の１ペ一ジ分のデータがＳＲＡＭ２０からラッチ
回路１７に転送され、これが第６図のワード、ＩＪ　Ｗ
Ｌ３に沿う２５６個のメモリセルに同時に書き込まれる
。以下同様にして、ＳＲＡＭ２０の１にビットのデータ
は連続的に順次書込みが行われる。

ＳＲＡＭ２０を搭載しない場合のページ・モードでは前
述のように、１ペ一ジ分の書込みに２０．２ｍ５ｅｃか
かり、ｌｋピント書込むには、２０．２　（ｍｓｅｃ）
ｘ　４　＝　８０．４　（ｍｓｅｃ　）の時間がかかる
。これに対］−て１にピットの容量のＳＲ，ＡＭ２０を
搭載したこの実施例では、ページ・モードによるｌｋビ
ットの吉込み時間は、消去［（１］奴が１回で済むため
に、外部データを２５６個取込む時間（１μ５ｃｃｘ２
５６）＋消去時間（１０ｍｓｅｃ）十書込み時間（１０
ｍｓｅｃｘ４）＃５０．２ｍ５ｅｃとなる。即ち、ＳＲ
ＡＭ２０の搭載によって、約６２％の書込み時間の短縮
が可能になる。

また、メモリチップ内部で電源電圧を昇圧してデータ書
込み、消去のための高電圧を得るためには、例えば第９
図のような電圧昇圧回路を用いる。

この回路は、例えば５ＶＩ７）Ｎ、原電圧Ｖｃから負荷
ＭＯ８）ランジスタＱＲを介してキャパシタＣ１に蓄積
した電荷を、第１０図に示すようなりロック信号０１　
、　Ｊ２１２を用い、ＭＯＳ）ランジスタＱ１を介して
次のキャパシタＣ２に転送し、このキャパシタＣ２に蓄
積した電荷を次のＭＯＳ　）ランジスタＱ２を介して次
のキャパシタＣ３に転送する、という動作を順次繰り返
すことにより、出力端に高電圧ＶＨを得るものである。

降圧回路の場合は第９図のトランジスタＱＲ，Ｑｌ〜Ｑ
ｎをｎ−ｃｈからｐ−ｃｈに代え、ＶｃｃをＶｓｓにす
れば良い。クロック、ｍｌ、　３２Ｆ２は第１０図の正
から負のパルスに代える。

さらに第２表を用いて別の４Ｊき込み・消去法のと 実施例％示す。

第　　２　　表 まずＮ型基板１はθ〜５ｖに固定しておく。

−括消去時は全ての制御ター）　ＣＧを″Ｌ”レベル（
−Ｖｐｐ’　＝　−１８Ｖ　程度）にそしテＰ　−ウｘ
　ル１　’とｎ型拡散層９を０■にして浮遊ゲートから
電子をトンネル効果でＰ−ウェル１′の方に放出してメ
モリセルのしきい値を下げて０”状態にする、選択書き
込み時は上述し九Ｐ−ウェル１′、ビット線。

選択ゲート、制御ゲートの電位を皆−Ｖｐｐ（およそ−
１６Ｖ）下げた電位にして行う。この場合の書き込み特
性及び選択は前記実施例と全く同様である。

読み出し方は前記実施例と同様に行う。

更に他の実施例として、第２表において、Ｎ型基板１は
５Ｖに固定し、Ｐ−ウェル１′、ピット線ＢＬ、　、　
ＢＬ、　、選択ゲート８Ｇ、　、　ＳＧ、及び制御ター
）　ＣＧ、〜ＣＧ４のそれぞれの電位を書き込みと一括
消去時に皆１律５■プラスする。すると例えばＰ−ウェ
ルと制御ゲートの電位差等は変わらないので書き込みと
一括消去動作は前記実施例と同じである。

以上の実施例ではＮ型基板上にＰ−ウェルを役け、Ｐウ
ェル上にメモリセルを形成する方式を用いたが、逆にＰ
′ｉｊ１基板上にＮ−ウェルを設け、周辺回路と分離し
て１つのＮウェル上にＮＡＮＤメモリセルアレイを形成
しても良い、つまりメモリセルのＭＯＳＦＥＴはＰチャ
ンネルトランジスタになっている。

この場合のデーター書き替え、及び読み出し方法を第３
表を用いて説明する。ＶＰＰ、　ＶＰＰ’は１０〜２０
Ｖテロ　Ｆ）、−！−Ｖｐｐ　ハ１ＮＨＩｃ　’ＶＰＰ
　テｆｘ　＜　トモ４Ｖ−Ｖｐｐ（Ｖｐｐ’）の間の電
位であれば良い。

（）ｊ］τν白り 第　　３　　表 まず−括消去は第３表にある電位でＮ−ウェルより浮遊
ゲートへ全ビット電子を注入し、メそリセルのしきい値
を正にする０次に選択書き込みはソースに一番近いメモ
リセルより順に行う０例えばメモリセルの制御ゲートが
第４図のＣＧ、に尚るメモリセルを曹き込む場合に第３
表にある電位で選択セルの浮遊ゲートよりＮ−ウェルへ
１ｉ子を抜きしきい値を負にする。この時負になった選
択セルのしきい値は一４Ｖより下がらないようにする。

選択セルのデータ読み出し万も第３奴にある４位で行う
。つまり選択セルのしきい値が正ならばビット線よりソ
ースへ電流が流れデーターが″ｌ″と判定し、しきい値
が負ならば％　ｂＬ　Ｆｉ流れずデーターが“０”と判
定する。この時選択セルを有するＮＡＮＤセルアルイ中
の非選択セルのメモリトランジスタはオン状態（しきい
値よりも低い一５Ｖの電位を制御ゲートに与える）にさ
せる必要がある。

更に本発明は、３層ゲート構造のメモリ・セルを用いる
事により、−括で浮遊ゲートよ抄消去ゲートへ電子を放
出する事が可能である。この実施例の場合、消去ゲート
は浮遊ゲートと１部で容量結合している九め、消去時に
高電圧を必要とせず、また、トンネル領域の面積が小さ
い裏により、多結晶シリコン換の信頼性劣化を抑える事
が出来る。

この型のメモリはウェルを用いないで基板上に形成する
事も出来るが、ウェルに形成する事により本発明の利点
を生かすことができる。

３／ｉ１ゲート構造のメモリセルの場合、−括消去は浮
遊ゲートと消去ゲート１ｇ」の電子のトンネル領域で行
なわれるため、メモリ・セル領域をＰ−ウェル上につく
る必要がなく、また、Ｐ−ウェルを高電位に上げる必要
もないため、必要な昇圧回路の電流供給能力をより低く
抑えられ、昇圧回目面積を小さく出来る。また消去ゲー
トをデコードするＣにより、セルマトリクスの部分消去
も司比である。

３層構造のセルでは第１１図が示す様に消去ゲートが、
浮遊ゲートと容量結合をして、ドレイン・ソース方向に
並行して姑在している。断面３は第１２図（ａ）　、　
（ｂ）　、　（Ｃ）で示している。

各メモリ・セルは、ｎ型シリコン基板１に設けたＰ−ウ
ェル１′上に５０〜２００＾の熱酸化膜からなる第１ゲ
ート絶縁膜３ｍを介して５００〜４ｏｏｏＡの第１層多
結晶シリコン膜により浮遊ゲート４（４，。

４．１４．）を形成する。さらにこの上に１５０〜４０
０λの熱酸化膜からなる第３ゲート絶縁膜５を介して、
１０００〜４００ＯＡの第２層多結晶シリコン膜により
消去ゲート１１が形成される。消去ゲートはドレイン・
ソース方向に延在する。この時、ソース領域のｎ拡散層
が消去ゲートで分断されない様、第２層多結晶シリコン
を形成する前にｎ層を形成しておく。さらに１５０〜４
００＾の熱酸化膜からなる第４ゲート絶縁膜１２を介し
て、１０００〜４０００にの第３層多結晶シリコン膜に
より制御ゲート６（６ｓ、６ｔ、６３−６４）が形成さ
れている。制御ゲート６は一方向に連続的に配設されて
ワード線ＷＬとなる。各メモリセルのソース・ドレイン
拡散層となるｎ型層９は隣接するもの同士で共用する形
で４個のメモリ・セルが直列接続されている。

ＮＡＮＤセルの一端のドレインは、ゲート電極４　舊に
より構成される選択ＭＯ８）ランジスタを介してビット
線８に接続され、他端のソースはゲート電極４．により
構成されるもう一つの選択トランジスタを介して接地線
１０に接続されている。２つの選択トランジスタのゲー
ト酸化膜である第２ゲート絶縁膜３！は膜厚２５０〜４
００人の熱酸化膜で形成され、ゲート電極となる１層目
と３層目の多結晶シリコンは端部で結線され、低抵抗に
する。

第１３図と第４表はこの実施例のＮＡＮＤセルの書き込
み、消去および読み出しの動作を説明するための回路図
および各ゲート電位関係を示す表である。−括消去はＳ
Ｇ、、２共に５■にして、ＥＧをＶｐｐ、その他のＢＬ
、ＣＧはＯｖにして行なう。選択書き込み、読み出しに
関しては、Ｐ−ウェルを用い九ＮＡＮＤセルと同じであ
る。この時ＥＧは０■かもしくは浮遊電位でもよい。

第　　４　　表 本発明は上記した実施例に限定されるものでなく種々変
形が可能である。

例えばフローティングゲートと制御ゲートの層構造を用
いる代わ９にＭＮＯ８構造を用いることもできる。この
場合も書込み、消去、読出しの動作は以上と同様である
。

〔発明の効果〕

本発明によれば消費電流の削減が可能であり、また内部
昇圧の可能なＮＡＮＤメモリを提供することができる。

更に、電圧降下の影響を受けないので設計が容易で信頼
性にも優れた大容量メモリを得ることが出来る。

【図面の簡単な説明】

第１図は、本発明の一実施例のＥ　ＥＰ　ＲＯＭのＮＡ
ＮＤセルを示す平面図、第２図Ｍは第１図のＡ−Ａ／、
Ｂ−Ｂ／断面図、第３図はそのＮＡＮＤセルの等価回路
図、第４図はそのＮ　Ａ　Ｎ　Ｄセルの動作を説明する
ための回路図、第５図、第６図、第７図、第８図はペー
ジモード動作の例を説明するための図、第９図、第１０
図は内部昇圧回路を説明するための図、第１１図、第１
２図、第１３図は他の実施例を説明する−である。 １・・・Ｎｆｉシリコン基＆、　　１’・・・Ｐ−ウェ
ル。 ２・・・素子分離絶縁膜、３．・・・第１ゲート絶縁膜
。 ３、・・・第２ゲート絶縄ａ、４１〜４４・・・浮遊ゲ
ート。 ４、．４゜・・・選択ゲート、　５・・・第３ゲート絶
縁膜。 ６１〜６４・・・制御ゲート。 ６、　、６．・・・選択ゲートの低抵抗化配線。 ８・・・ビット線、　　９・・・ソース、ドレイン拡散
層。 ｌＯ・・・ＮＡＮＤセルのソース線。 Ｍ（Ｍ１〜Ｍ、）・・・メモリセル。 ５（Ｓｓ　、ａｔ）・・・選択ＭＯ８）ランジスタ。 ８Ｇ（８Ｇ鳳、ＳＧ暑）・・・選択ゲート。 ＣＧ（ＣＧ１〜ＣＧ、）・・・制御ゲート。 代理人　弁理士　則　近　憲　佑 同　　松山光速 Ｂ 第　１　図 （ａ） 第２図 第３図 ＢＬＩ　　　　　　　　Ｅ３Ｌ２ 第４図 ト　　　　　　　　　　　　　　　　　　　　ヘ第８図 第９図 第１０図 ｉｌｌ （ａ） 第１２図 第１３図

Claims (3)

【特許請求の範囲】
1. （１）第１導電型の半導体基板に設けられた第２導電型
   の半導体領域に、浮遊ゲートに制御ゲートを重ねたメモ
   リセルを前記第２導電型の半導体領域に設けられた第１
   導電型の半導体領域を介して直列接続して構成され、そ
   の一端部にビット線を接続したＮＡＮＤセルが配列形成
   され、選択セルとビット線間のメモリセルをオンさせて
   前記第１導電型の半導体領域と浮遊ゲート間の電荷のト
   ンネルを用いて選択書込みを行なうことを特徴とする不
   揮発性半導体記憶装置。
2. （２）浮遊ゲートと第２導電型の半導体領域間の電荷の
   トンネルによりＮＡＮＤセル内を一括消去することを特
   徴とする特許請求の範囲第１項記載の不揮発性半導体記
   憶装置。
3. （３）書き込みをＮＡＮＤセル・ブロックのビット線と
   のコンタクトに対して遠い側から行うことを特徴とする
   特許請求の範囲第１項記載の不揮発性半導体記憶装置。