JPH10510124A - ２トランジスタ無消費電力型の電気的書き換え可能な不揮発性ラッチ素子 - Google Patents

Abstract

(57)【要約】 入力ノード、出力ノード及び消去ノードを有する２トランジスタ無消費電力型の電気的書き換え可能な不揮発性ラッチ素子が構成される。ＰチャネルＭＯＳトランジスタは第１電圧源と接続されたソース、上記出力ノードと接続されたドレーン、上記入力ノードと接続された制御ゲート、及び該制御ゲートと容量結合されたフローティングゲートを有する。ＮチャネルＭＯＳトランジスタは上記第１電圧源よりも低い電圧の第２電圧源と接続されたソース、上記出力ノードと接続されたドレーン、上記入力ノードと接続された制御ゲート、及び該制御ゲートと容量結合されるとともに上記ＰチャネルＭＯＳトランジスタのフローティングゲートと共通にしたフローティングゲートを有する。上記ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのフローティングゲートは上記消去ノードとトンネル誘電体を介して容量結合される。

Description

【発明の詳細な説明】 ２トランジスタ無消費電力型の電気的書き換え可能な不揮発性ラッチ素子 発明の技術分野 この発明は固体スイッチング素子に関する。更に詳しくは、本発明は２トラン ジスタ無消費電力型の電気的書き換え可能な不揮発性ラッチ素子に関する。本発 明の代表的な適用例として、ユーザ・プログラマブル回路素子（使用者により書 き込みされる回路素子）用のパストランジスタを制御するスイッチング素子とし て使用することが含まれる。 従来の技術 従来、不揮発性ラッチ素子の製造における問題点について取り組まれ、幾つか の解決方法が提案されている。 ハラリー（Ｈｓｒｒａｒｉ）の米国特許第４１３２９０４号に、交差結合した ＣＭＯＳラッチ素子を用いたスタチックＲＡＭ構造と同様のものが開示され、そ こでは、両ＮチャネルＭＯＳトランジスタに、所望の状態のラッチ（拘束）を命 令するようにプログラム可能としたフローティングゲートが設けられる。このハ ラリーの回路素子は、再書き込み可能とした相補的データを生成する不揮発性ラ ッチ素子を提供するものではあるが、このラッチ素子は高い閾値電圧を有するｎ 型ウェル構造が必要であるとか、１次のパワーアップ（電力補給）時にデータを 不確定なものとする危険性がある。更には、上記フローティングゲート構造は、 繰り返し行われる読み出し操作により蓄積データが退化する、よく知られた読み 出し障害を発生し易いものである。 シムコ（Ｓｉｍｋｏ）の米国特許第４３００２１２号に、不揮発性スタチック ＲＡＭ回路が開示されている。この回路素子は１セルあたり少なくとも８つのト ランジスタ素子を含む、セルサイズが非常に大型のものであり、そのうちの半導 体素子構造は複雑なものである。 コーシック等（Ｋｏｗｓｈｉｋ ｅｔ．ａｌ）の米国特許第４８５８１８５号 に、ＣＭＯＳ不揮発性ラッチ素子を用いた構造が開示されている。このコーシッ ク等のラッチ素子は再書き込み可能とされる相補的データを生成し、パワーアッ プ時に既知の状態と見做し得る、高い閾値電圧を有するｎ型ウェル構造を要求さ れはしないけれども、セルサイズが１０個のトランジスタをその他の素子と一緒 に用いた、非常に大型なものである。 本発明の目的は、上記従来形式のものにおける種々の欠点のうちの幾つかを解 消した、不揮発性ラッチ素子を提供することにある。 本発明のもう１つの目的は、セルサイズの小型な不揮発性ラッチ素子を提供す ることにある。 本発明の他の目的は、最少数のトランジスタを用いた、不揮発性ラッチ素子を 提供することにある。 本発明のもう１つの目的は、高い閾値電圧を有するｎ型ウェル形成技術を必要 としない、不揮発性ラッチ素子を提供することにある。 更に、本発明の目的は、読み出し障害を排除した、不揮発性ラッチ素子を提供 することにある。 更にまた、本発明のもう１つの目的は、パワーアップ時に既知の状態と見做し 得る、不揮発性ラッチ素子を提供することにある。 本発明の構成 本発明の１つの面によれば、入力ノード、出力ノード及び消去ノードを有する ２トランジスタ無消費電力型の電気的書き換え可能な不揮発性ラッチ素子が構成 される。ＰチャネルＭＯＳトランジスタは第１電圧源と接続されたソース、上記 出力ノードと接続されたドレーン、上記入力ノードと接続された制御ゲート、及 び該制御ゲートと容量結合されたフローティングゲートを有する。ＮチャネルＭ ＯＳトランジスタは上記第１電圧源よりも低い電圧の第２電圧源と接続されたソ ース、上記出力ノードと接続されたドレーン、上記入力ノードと接続された制御 ゲート、及び該制御ゲートと容量結合されるとともに上記ＰチャネルＭＯＳトラ ンジスタのフローティングゲートと共通にしたフローティングゲートを有する。 上記ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのフロー ティングゲートは、上記消去ノードとトンネル誘電体を介して容量結合される。 上記制御ゲート及び消去ゲートは、上記フローティングゲートと容量結合された 基板内の領域に形成するか、又は、上記フローティングゲートと容量結合された ポリシリコンラインを形成するようにしてもよい。 本発明のもう１つの面によれば、上記２トランジスタ無消費電力型の電気的書 き換え可能な不揮発性ラッチ素子の出力ノードにＭＯＳトランジスタスイッチン グ素子を接続するようにしてもよい。このラッチ素子の１つの状態により上記ト ランジスタスイッチング素子をターンオンするかターンオフするかを制御する。 上記ＭＯＳトランジスタスイッチング素子のソース及びドレーンは、上記２トラ ンジスタ無消費電力型の電気的書き換え可能な不揮発性ラッチ素子をプログラム することにより、選択的に互いに接続されるようにした回路の各ノードに接続す るようにしてもよい。 上記２トランジスタ無消費電力型の電気的書き換え可能な不揮発性ラッチ素子 は、制御ゲート及び消去ノードが半導体基板における拡散領域により形成される ようにした、単一のポリシリコンゲート工程を用いて製造するようにしてもよい 。それとも、この２トランジスタ無消費電力型の電気的書き換え可能な不揮発性 ラッチ素子は、制御ゲート及び消去ノードが第２レベルポリシリコン層領域によ り形成されるようにした、二重ポリシリコンゲートプロセスを用いて製造するよ うにしてもよい。 図面の簡単な説明 図１は、本発明の２トランジスタ無消費電力型の電気的書き換え可能な不揮発 性ラッチ素子の概略構成図である。 図２は、図１の２トランジスタ無消費電力型の電気的書き換え可能な不揮発性 ラッチ素子における書き込み及び消去状態における転送特性の説明図である。 図３は、図１の２トランジスタ無消費電力型の電気的書き換え可能な不揮発性 ラッチ素子における半導体素子配置（レイアウト）を示す平面図である。 図４は、図３の２トランジスタ無消費電力型の電気的書き換え可能な不揮発性 ラッチ素子における半導体素子レイアウト図における４−４線断面図である。 図５は、本発明のもう１つの実施例の２トランジスタ無消費電力型の電気的書 き換え可能な不揮発性ラッチ素子を用いて構成した２×２アレイの概略回路図で ある。 好ましい実施例の詳細な説明 この発明の技術分野の専門家は、以下の本発明の記述が単に説明するためのも のであって本発明をこれに限定するものではないと理解しなければならない。そ の他の本発明の実施例はそのような当業者に容易に考え付かせるものである。 まず、図１を参照すると、本発明の２トランジスタ無消費電力型電気的書き換 え可能な不揮発性ラッチ素子１０が示される。このラッチ素子１０は、Ｐチャネ ルＭＯＳトランジスタ１２とＮチャネルＭＯＳトランジスタ１４とにより、よく 知られているインバータを構成している。ＰチャネルＭＯＳトランジスタ１２の ソース１６は半導体基板の１つの拡散領域に形成されるとともにＶｃｃ電源と接 続され、該トランジスタ１２のドレーン１８は、半導体基板の１つの拡散領域に 形成されるとともに、また、ＮチャネルＭＯＳトランジスタ１４のドレーンと接 続される。ＮチャネルＭＯＳトランジスタ１４のソース２０は半導体基板の拡散 領域に形成されるとともにアースと接続される。ＰチャネルＭＯＳトランジスタ １２とＮチャネルＭＯＳトランジスタ１４の共通接続ドレーン１８は当該ラッチ 素子の出力ノード２２を形成する。 この技術分野においてよく知られているように、ポリシリコンにドープして形 成された、共通フローティングゲート２４がＰチャネルＭＯＳトランジスタ１２ とＮチャネルＭＯＳトランジスタ１４との両者と協働するように接続されている 。このフローティングゲート２４はこの技術分野でよく知られているようにトン ネル誘電体を介して消去“ゲート”ノード２６と容量結合されている。 ＰチャネルＭＯＳトランジスタ１２及びＮチャネルＭＯＳトランジスタ１４は 制御“ゲート”ノード２８を共有している。この制御ゲート２８は上記フローテ ィングゲート２４と容量結合され、例えば、半導体基板の分離した拡散領域を形 成している。 本発明の２トランジスタ無消費電力型電気的書き換え可能な不揮発性ラッチ素 子１０は２つの状態、即ち、書き込み又は“オン”状態と、消去又は“オフ”状 態とにおいて安定する。この本発明のラッチ素子１０はＰチャネルＭＯＳ及びＮ チャネルＭＯＳトランジスタ１２及び１４に共通のゲート２８をプログラミング （書き込み）電圧Ｖｐｐに昇圧することにより書き込みが行われる一方、消去ノ ード２６はゼロ電圧に保持される。フローティングゲート２２は制御ゲート２８ と容量結合されているので“Ｈ”とされる。トンネル誘電体を横断する電界がホ ーラー−ノルトハイム（Ｆｏｗｌｅｒ−Ｎｏｌｄｈｅｉｍ）のトンネル効果に必 要な最低電圧を超えると、電子がトンネル誘電体を横切ってフローティングゲー ト２４に到達するようになる。これら捕獲された電子がＮチャネルＭＯＳトラン ジスタ１４の閾値電圧をよりプラス側に高めるとともにＰチャネルＭＯＳトラン ジスタ１２の閾値電圧をよりマイナス側に低下させる。上記書き込み電圧が除去 された後、両制御ゲート２８が接地電圧に保持される。このラッチ素子１０のノ ード２２における出力は、ＮチャネルＭＯＳトランジスタ１４がターンオフされ るとともにＰチャネルＭＯＳトランジスタ１２がターンオンされるため、概略Ｖ ｃｃ電圧となる。 本発明の２トランジスタ無消費電力型電気的書き換え可能な不揮発性ラッチ素 子１０の消去を行うには、制御ゲート２８が接地電圧に保持されるとともに消去 ノード２６がＶｐｐに高められる。上記トンネル誘電体を横断して確立された電 圧により電子がフローティングゲート２４を貫通させられ、このようにして益々 プラス電圧が高められる。フローティングゲート２４における正電荷によりＮチ ャネルＭＯＳトランジスタ１４の閾値電圧を低下させ（すなわち正電圧を低下さ せ）るとともにＰチャネルＭＯＳトランジスタ１２の閾値電圧を高める（すなわ ち正電圧を上昇させる）。上記書き込み電圧を除去した後、両制御ゲート２８は 接地電圧に保持される。このラッチ素子のノード２２における出力は、Ｎチャネ ルＭＯＳトランジスタ１４がターンオンされるとともにＰチャネルＭＯＳトラン ジスタ１２がターンオフされるため、概略、接地電圧（ゼロ）となる。 図２は、図１の２トランジスタ無消費電力型電気的書き換え可能な不揮発性ラ ッチ素子における書き込み状態及び消去状態での転送特性を示すグラフである。 図２は上述したラッチ素子の動作を説明するものである。図２を見て解るように 、実線３０はＣＭＯＳインバータにおける規定電圧の転送特性を示する。破線３ ２ は、出力電圧として機能する、当該インバータを流通する電流を示す。電流曲線 の負のピークは、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジ スタの両者が導通する点を示す。 図２における直線状の破線３４は、書き込み操作により電子のトンネル作用に よるフローティングゲートへの到達時における当該インバータの動作点を示す。 出力電圧は最大とされるとともに電流はゼロとされる。直線状の破線３６は、消 去操作により電子のフローティングゲートへのトンネル作用が無くなった時にお ける当該インバータの動作点を示す。出力電圧は最小とされるとともに電流はゼ ロとされる。このように、本発明のラッチ素子においては、書き込み状態及び消 去状態のいずれにおいても電流がゼロであることが分かる。 この技術分野の専門家には、本発明のラッチ構造は安定したものであることが 理解されよう。上記フローティングゲートを備えたトランジスタ素子の実験によ れば、該フローティングゲートに１０年以上にわたり電荷を保存できることが実 証された。 図１に示す構造を有するラッチ素子は種々の多数の素子を駆動するのに使用す ることができる。この明細書に開示するように、本発明のラッチ素子は、そのあ る状態が集積回路において選択的に内部接続回路網の形成を制御するように使用 されるパストランジスタを駆動するように、便利に使用することができる。 さて、図３及び図４に、半導体材料中に組み込まれた、本発明のラッチ素子の 一実施例が示される。図３は、図１の２トランジスタ無消費電力型電気的書き換 え可能な不揮発性ラッチ素子における半導体レイアウトを説明する平面図を示し 、図４は、図３の２トランジスタ無消費電力型電気的書き換え可能な不揮発性ラ ッチ素子の半導体レイアウトの説明図における４−４線から見た断面図を示す。 図１のＰチャネルＭＯＳトランジスタ１２はｎ−ウェル４０中に設けられ、該 トランジスタ１２のソース及びドレーンは、それぞれ、ｐ⁺拡散領域４２及び４ ４により形成される。図１のＮチャネルＭＯＳトランジスタ１４は、（図４に更 に簡単に見られるように）ｐ型半導体基板４６中に設けられ、そのドレーン及び ソースは、それぞれ、ｎ⁺拡散領域４８及び５０により形成される。金属ストリ ップ５２がｐ⁺拡散領域４４とｎ⁺拡散領域４８とをコンタクト５４及び５６を介 して接続するのに用いられる。Ｖｃｃ金属線５８がｐ⁺拡散領域４２とコンタク ト６０を介して接続されるとともに接地金属線６２がｎ⁺拡散領域５０とコンタ クト６４を介して接続される。当業者によれば、図３の半導体配置では、２つの コンタクトが示されているが、それに代えて、単一のコンタクトを用いて実現で きることが理解されよう。 図１のフローティングゲート２４は、ＰチャネルＭＯＳトランジスタ１２のフ ローティングゲート部分を形成している、拡散領域４２及び４４間のチャンネル 領域の上部に配置された伸長フィンガー６８を有する、単一のポリシリコン層６ ６により形成される。第２の伸長フィンガー７０が拡散領域４８及び５０間のチ ャンネル領域の上部に配置されてＮチャネルＭＯＳトランジスタ１４のフローテ ィングゲートを形成している。この技術分野の専門家によれば理解されるように 、ＰチャネルＭＯＳトランジスタ１２及びＮチャネルＭＯＳトランジスタ１４の 両者のソース及びドレーンは、この技術分野でよく知られている、自己整合ゲー ト方法を用いて形成できる。 ＰチャネルＭＯＳトランジスタ１２及びＮチャネルＭＯＳトランジスタ１４に 共通の制御ゲートは、上記半導体基板において高い閾値電圧のｎ型拡散領域７２ として形成される。この高い閾値電圧のｎ型拡散領域７２は、当該技術分野にお いてよく知られているように、企図された電源電圧Ｖｐｐに対し適当な余裕度を もって抗じ得るようなものに形成される。この高い閾値電圧の拡散領域７２は、 容量結合を強化するように、長く延びるポリシリコンフローティングゲートスト リップ６６を被覆するように設けられて該フローティングゲートと容量結合され る。代表的に、この技術分野においてよく知られている高質の酸化物により、約 ５０〜約１３０Å、好ましくは、約８０Åの厚みをもって形成された誘電体層７ ４により拡散領域７２がポリシリコンフローティングゲートストリップ６６から 分離されとともに結合キャパシタ７６が形成される。この代表的な結合キャパシ タ７６の領域はトンネルキャパシタ領域の約７〜１０倍の大きさとされる。 図１のラッチ素子１０の消去ノードは、上記半導体基板において高い閾値電圧 のｎ型拡散領域として形成される。また、上記高い閾値電圧のｎ型拡散領域７２ によると同様に、当該技術分野においてよく知られているように、企図された電 源電圧Ｖｐｐに対し適当な余裕度をもって耐え得るように、高い閾値電圧のｎ型 拡散領域７８を形成しなければならない。被覆ポリシリコンストリップ６６によ り拡散領域７８を交差させることにより、トンネルキャパシタ８０が形成される 。このポリシリコン層６６は、この技術分野においてよく知られているように、 代表的に、高質の酸化物により、約５０〜約１３０Å、好ましくは、約８０Åの 厚みをもって形成された、トンネル誘電体層８２を介して拡散領域７８から分離 される。この代表的なトンネルキャパシタ８２の領域は、写真印刷法を用いて印 刷できる、概略、最小限の特定サイズのものに形成するか、又は、ソース／ドレ ーン拡散部分にポリシリコンフローティングゲートを重複させることにより形成 するようにしてもよい。 この技術分野の専門家には、図３及び図４に示される実施例は半導体基板に実 際に配置された“ゲート”素子を用いて構成されたものであるが、ＥＰＲＯＭ技 術とかＥＥＰＲＯＭ技術においてよく知られているように、ポリシリコンにより 第２層として形成された、ポリシリコン線で容易に置き換え可能であることが理 解されよう。そのような素子構造は、この明細書の添付図面に図示されるような ものと等価なものであり、本発明の技術的範囲に属するものである。 本発明の代表的な実施例において、各ラッチ素子は約１０Ｖ〜約１５Ｖの範囲 のＶｐｐ電圧により書き込み及び消去が可能とされる。 図３及び図４の検査から明らかように、上記制御及び消去“ゲート”は半導体 基板におけるドープされた領域により形成されるので、本発明の２トランジスタ 無消費電力型電気的書き換え可能な不揮発性ラッチ素子は、市販の単一レベルの ポリシリコンゲートＣＭＯＳ集積回路製造工程の１部分として製造するようにし てもよい。そのような製造方法は、公知のｎウェルの形成工程とか、フィールド 注入工程とか、フィールド酸化工程により実施することができる。 まず、消去ゲート及び制御ゲート線を形成する、高い閾値電圧のｎ型領域が埋 め込みｎ⁺マスクを用いて半導体基板内に注入して形成される。これに代えて、 上記消去ゲートは、公知の高電圧処理法によりｎ型ソース又はドレーン拡散領域 に形成するようにしてもよい。 次に、トンネル窓を食刻して高圧電界に暴露することにより概略消去線及びト ンネル誘電体を構成する、ｎ拡散領域が、好ましくは、高質の酸化物により形成 され、次いで、上記トンネル窓内に画定される。次に、公知の半導体製造工程に より、フローティングゲートを構成することになるポリシリコン層が形成され、 ドープされ、画定される。 次いで、集積回路における他のＰチャネル及びＮチャネルトランジスタ素子を 形成するためのゲート酸化工程が実施され、それに続いて、それら他のトランジ スタ素子用の付着、ドーピング及びポリシリコンゲートの画定が行われる。もし 、消去及び制御ゲート全体がポリシリコン層から形成するのであれば、埋め込み ポリシリコン酸化物が形成され、窓を食刻してフローティングゲート領域が露出 され、ゲートポリシリコン層付着が行われるまでに、トンネル誘電体及び制御ゲ ートキャパシタ誘電体が形成される。それに続いて、ソース及びドレーン領域に 自己整合したＰチャネル及びＮチャネルを形成するのに必要なマスク及び注入工 程によって埋め込み酸化物が形成される。 次に、公知の半導体製造技術を用いてリン化ホウ酸シリカガラス層（ＢＰＳＧ ）の付着、コンタクト窓の形成及び一次レベル金属膜の形成が行われる。次いで 、この技術分野でよく知られているように、各金属層及び他のバック−エンド処 理が行われる。 上記２トランジスタ無消費電力型電気的書き換え可能な不揮発性ラッチ素子の 製造に使用される各工程の詳細な諸条件、例えば、処理時間、温度、不純物注入 量、厚み等は、ＣＭＯＳ素子製造の技術分野においてよく知られているとおりで あり、したがって、この明細書においては記述しない。この技術分野の専門家に 認識されるように、この明細書に記述した本発明のラッチ素子の製造方法は、標 準のＣＭＯＳ製造工程とか、公知の膜成形方法とかを用いて実施し得るものであ る。その他、フローティングゲート、トンネル誘電体並びに制御及び消去ゲート 用のキャパシタの形成に使用される諸工程は、ＥＥＰＲＯＭ及びＥＰＲＯＭ技術 においてよく知られたものであり、その詳細な技術説明の複雑化を避けるために 、本明細書においては省略する。 図３及び図４の実施例を見て分かるように、本発明のラッチ素子１０は小型な ものに形成することができる。図３及び図４に示すレイアウトは、ラッチ素子ア レイに容易に流用することができる。そのようなラッチ素子アレイは、ユーザ・ プログラマブル（使用者書き込み可能）回路（例えば、ＦＰＧＡ（大規模プログ ラマブルゲートアレイ）集積回路）用として有用である。上記ラッチ素子の出力 は、ユーザプログラマブル集積回路において選択的に内部結合するためにトラン ジスタスイッチを駆動するのに使用することができる。 図５に、本発明のもう１つの面における、２トランジスタ無消費電力型電気的 書き換え可能な不揮発性ラッチ素子により形成されたアレイ９０の概略構成図を 示す。このアレイ９０は、その行及び列に、複数の２トランジスタ無消費電力型 電気的書き換え可能な不揮発性ラッチ素子を配置して構成される。図５において 、各ラッチ素子は四角形に数字符号１０−１、１０−２、１０−３及び１０−４ を付して示される。図５に示される、２行２列のラッチ素子アレイ９０は、単に 、本発明を説明するためのものであるが、実用にあたり、本発明にしたがって図 ５のアレイ９０をより大きなアレイとすることは、当業者にとって容易なことで あると認識される。 ラッチ素子１０−１及び１０−２が上記アレイ９０の第１行を構成し、ラッチ 素子１０−３及び１０−４が該アレイ９０の第２行を構成している。同様に、ラ ッチ素子１０−１及び１０−３が上記アレイ９０の第１列を構成し、ラッチ素子 １０−２及び１０−４が該アレイ９０の第２列を構成している。 各ラッチ素子はパストランジスタと組み合わされている。これらのパストラン ジスタは参照符号９２−１〜９２−４を付して示され、これら参照符号の数字添 え字は、上記各ラッチ素子の参照符号の数字の添え字と対応している。各パスト ランジスタのゲートは対応するラッチ素子の出力ノードと接続される。図５に示 されるように、パストランジスタ９２−２〜９２−４はＮチャネルＭＯＳトラン ジスタとされるが、当業者には明らかなように、本発明の原理から逸脱すること なく、他の型式の素子を用いて、他の種々のものに応用することができる。 本発明のアレイ９０における各ラッチ素子１０−１〜１０−４はアドレス及び 書き込み又は消去が可能とされる。図５に示すアレイ形態では、包括消去モード が設定されているが、当業者には、各ラッチ素子が個別にどのようにして消去さ れるかを容易に理解できよう。 本発明のアレイ９０において、選択トランジスタ９４−１〜９４−４はプログ ラミング（書き込み）のために各ラッチ素子を選択するのに用いられる。図５に おいて、上記各パストランジスタにおけると同様、各選択トランジスタの参照符 号における数字の添え字は、該当の選択トランジスタと組み合わされたラッチ素 子の参照符号における数字の添え字と対応する。選択トランジスタ９４−１〜９ ４−４は、上記ラッチ素子群をプログラムするために、選択されたラッチ素子に 書き込み電圧を送出するのに使用される。 選択トランジスタ９４−１及び９４−２のゲートは第１行線９６と接続される 。選択トランジスタ９４−３及び９４−４のゲートは第２行線９８と接続される 。選択トランジスタ９４−１及び９４−３のドレーンは第１桁線１００と接続さ れる。選択トランジスタ９４−２及び９４−２のドレーンは第２桁線１０２と接 続される。各選択トランジスタのソースは対応するラッチ素子の入力ノード（共 通の制御ゲート）と接続される。 包括消去線１０４は各ラッチ素子１０−１〜１０−４と接続して示される。こ の包括消去線は各ラッチ素子の消去ノードと接続され、全てのラッチ素子を同時 的に消去又はリセットするのに用いられる。 本発明のアレイ９０の１つのモード操作時、行線９６及び９８は０ボルトに保 持され、よって選択トランジスタ９４−１〜９４−４はターンオフされる。アレ イ９０のラッチ素子１０−１〜１０−４のうち、所望の１つに書き込みをするに は、上記行線及び桁線を用いて書き込もうとするラッチ素子を選択するとともに 選択されたラッチ素子に印加するように適当な電圧が送出される。 １つ又はそれ以上の所望のラッチ素子に書き込みを行うにあたり、全てのラッ チ素子を既知の状態にセットするために、必ずしも必修のことではないが、上記 ラッチ素子の全てを消去することが好ましい。これは、桁線１０２及び１０４を 全て接地して、全ての選択トランジスタ９４−１〜９４−４をターンオンさせて ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタに共通の制御 ゲートを接地するとともに包括消去線１０４に書き込み電圧Ｖｐｐを印加するこ とにより行われる。単一のラッチ素子の実施例に対して前述したように、この操 作を行うことにより、全てのラッチ素子のフローティングゲートから電子のトン ネル作用を行わせてそれらのラッチ素子をより活性化する。消去操作後、上記ラ ッチ素子における全てのＮチャネルＭＯＳトランジスタ１４（図１参照）がター ンオンされるとともに全てのＰチャネルＭＯＳトランジスタ１２（図１参照）が ターンオフされる。これらラッチ素子の全ての出力は接地電圧となる。 一旦、全てのラッチ素子が既知状態（消去）されると、これらのラッチ素子の うち、１つ又はそれ以上のいずれのラッチ素子も書き込み可能状態となる。一例 として、ラッチ素子１０−３に書き込みを行うにあたり、第１行線９６は接地電 位としたまま、第２行線９８に電圧Ｖｐｐが印加される。また、第２桁線１０２ が接地電位としたまま、第１桁線１００に電圧Ｖｐｐが印加される。また、包括 消去線１０４は接地電位に保持される。これにより、選択トランジスタ９４−３ をターンオンし、ラッチ素子１０−３におけるＮチャネルＭＯＳトランジスタ及 びＰチャネルＭＯＳトランジスタの共通の制御ゲートにＶｐｐ電圧が印加される 。このような状態のもとで、ラッチ素子１０−３の内部において、電子がフロー ティングゲートまでトンネル作用を行い、よってＰチャネルＭＯＳトランジスタ がターンオンされるとともにＮチャネルＭＯＳトランジスタがターンオフされ、 該ラッチ素子１０−３の出力が概略Ｖｃｃ電圧に高められる。 第１行線９６は接地電位に保持されているため、両選択トランジスタ９４−１ 及び９４−２はターンオフされる。第２桁線１０２は接地電位に保持されている ため、選択トランジスタ９４−４のゲートが、そのドレーンに電圧が印加された ときにターンオンしてしまうような電圧が印加されているにも拘わらず、Ｖｐｐ 電圧はラッチ素子１０−４におけるＭＯＳトランジスタの制御ゲートに現れない 。したがって、ラッチ素子１０−１、１０−２及び１０−４のフローティングゲ ー トには電子のトンネル作用が発生しない。 書き込み回路１０６から各線９６、９８、１００、１０２及び１０４に、それ ぞれ、種々の駆動電圧が供給される。本発明の素子に書き込みを行うために必要 な電圧発生及び切り換え（スイッチング）用の回路は、当該技術分野においてよ く知られており、単なる技術的選択事項の範囲内のものである。上記種々の電圧 は、当該技術分野においてよく知られているように、電荷ポンプにより当該作動 中のチップに発生するようにするか、又は、当該技術分野においてよく知られて いるように、休止チップから選択されたＩ／Ｏピン（入出力端子）を介して供給 するようにしてもよい。 本発明の２トランジスタ無消費電力型電気的書き換え可能な不揮発性ラッチ素 子は、予めプログラミング（書き込み）を一度行えば、常時、所望の状態にパワ ーアップすることができる。従来形式のラッチ素子と異なり、独自の読み取り及 び書き込みパス（経路）を用いることが可能であり、読み出し障害問題を最小限 のものに抑制することができる。高い閾値電圧を有するｎ−ウェル構造を必要と しない。セルサイズを小型なものとし、種々のアレイ素子に適用可能でありかつ 長期間のデータ保存を可能とした、優れて有用なものである。 以上、本発明の実施例及び応用例を記述したが、当該技術分野の専門家は、こ の明細書に記述した発明思想から逸脱することなく、上述したもの以外に種々に 変形することができることは明らかなことである。したがって、本発明は請求の 範囲に記述した技術的事項に限定されるものでない。

【手続補正書】 【提出日】１９９７年１２月５日 【補正内容】 明細書を次のとおり訂正する。 （１）明細書１頁１２行に「ハラリー（Ｈｓｒｒａｒｉ）」とあるを「ハラリー （Ｈａｒｒａｒｉ）」と訂正する。 （２）明細書５頁３行に「フローティングゲート２２」とあるを「フローティン グゲート２４」と訂正する。 （３）明細書１１頁１６行に「選択トランジスタ９４−２及び９４−２」とある を「選択トランジスタ９４−２及び９４−４」と訂正する。

Claims (1)

1. 【特許請求の範囲】 １．入力ノード； 出力ノード； 消去ノード； 第１電圧源と接続されたソース、上記出力ノードと接続されたドレーン、上記 入力ノードと接続された制御ゲート、及び該制御ゲートと容量結合されたフロー ティングゲートを有する、ＰチャネルＭＯＳトランジスタ；及び 上記第１電圧源よりも低い電圧の第２電圧源と接続されたソース、上記出力ノ ードと接続されたドレーン、上記入力ノードと接続された制御ゲート、及び該制 御ゲートと容量結合されるとともに上記ＰチャネルＭＯＳトランジスタのフロー ティングゲートと共通にしたフローティングゲートを有する、ＮチャネルＭＯＳ トランジスタを含み、上記消去ノードに、トンネル誘電体を介して、上記Ｐチャ ネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのフローティングゲ ートを容量結合して構成した、２トランジスタ無消費電力型の電気的書き換え可 能な不揮発性ラッチ素子。 ２．更に、ドレーン、ソース及びゲートを有するとともに該ゲートを出力ノード と接続した、ＭＯＳトランジスタを含んだ、第１項記載のラッチ素子。 ３．複数の２トランジスタ無消費電力型の電気的書き換え可能な不揮発性ラッチ 素子により構成した、ラッチ素子アレイであって、 上記アレイの各行に対応する、複数の行線； 上記アレイの各列に対応するとともに上記各行線と交差する、複数の桁線； 上記アレイの各行列交差位置にそれぞれ配置され、入力ノードと、出力ノード と、消去ノードと、第１電圧源と接続されたソース、上記出力ノードと接続され たドレーン、上記入力ノードと接続された制御ゲート及び該制御ゲートと容量結 合されたフローティングゲートを有する、ＰチャネルＭＯＳトランジスタと、上 記第１電圧源よりも低い電圧の第２電圧源と接続されたソース、上記出力ノード と接続されたドレーン、上記入力ノードと接続された制御ゲート及び該制御ゲー トと容量結合されるとともに上記ＰチャネルＭＯＳトランジスタのフローティン グゲートと共通にしたフローティングゲートを有する、ＮチャネルＭＯＳトラン ジスタとを含み、上記消去ノードに、トンネル誘電体を介して、上記Ｐチャネル ＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのフローティングゲート を容量結合して形成した、複数の２トランジスタ無消費電力型の電気的書き換え 可能な不揮発性ラッチ素子、並びに、上記入力ノードと接続したソース、これの 行列交差位置に付属する桁線と接続したドレーン及びこれの行列交差位置に付属 する行線と接続したゲートを含む、複数の選択トランジスタ； 上記アレイにおける各２トランジスタ無消費電力型の電気的書き換え可能な不 揮発性ラッチ素子の消去ノードと共通に接続した、共通消去線； 上記複数の行線から選択した行線に、接地電位又はＶｐｐ電圧のいずれか一方 を選択的に印加するようにした回路；及び 上記複数の桁線から選択した桁線に、接地電位又はＶｐｐ電圧のいずれか一方 を選択的に印加するようにした回路により構成した、ラッチ素子アレイ。