JP3666973B2 - 半導体素子および半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体素子に関し、特に、静電容量が並列接続された２つの素子を備えた半導体素子およびその製造方法に関する。
【０００２】
【関連技術】
ユーザーが手元で論理機能を書込むことができるＬＳＩとして、ＰＬＤ（Programmable Logic Device）が知られている。ＰＬＤは、あらかじめチップ上に多くの論理回路等を配置するとともに、論理回路等相互を、プログラム可能なスイッチを介して接続するよう構成したものである。ＰＬＤのスイッチ等として、図６Ａに示すスイッチング素子ＳＷが考えられる。
【０００３】
スイッチング素子ＳＷは、プログラム用のトランジスタＴＲ１およびスイッチ用のトランジスタＴＲ２を図６Ａのように接続することにより構成する。プログラム用のトランジスタＴＲ１は、スプリットゲート型のＥＰＲＯＭ（Erectrically Programmable Read Only Memory）である。また、トランジスタＴＲ１およびＴＲ２の、フローティングゲートＦＧ相互、コントロールゲートＣＧ相互は、ともに、連続的に形成されている。
【０００４】
端子ＥＳ、ＥＤ、コントロールゲートＣＧ、基板ＳＢに適当な電圧を印加することによりトランジスタＴＲ１にＯＮ／ＯＦＦ情報を書込み、トランジスタＴＲ１に書込まれた情報にしたがい、トランジスタＴＲ２が、配線Ｌ１と配線Ｌ２とを継断する。
【０００５】
図６Ｂ、Ｃに、それぞれ、プログラム用のトランジスタＴＲ１、スイッチ用のトランジスタＴＲ２の断面構成を示す。トランジスタＴＲ１に、ＯＦＦ情報を書込むには、例えば図６Ｂに示すトランジスタＴＲ１の基板ＳＢとフローティングゲートＦＧとの間に、フローティングゲートＦＧが高電位となるような電位差を与え、電子をフローティングゲートＦＧに取込むことにより行なう。したがって、基板ＳＢに対し、フローティングゲートＦＧの電位が高いほど、書込みが容易となる。
【０００６】
スイッチング素子ＳＷをコンデンサの結合と見た場合の等価回路を図７に示す。コントロールゲートＣＧとフローティングゲートＦＧとの間に形成される容量をＣ1U、Ｃ2Uとし、フローティングゲートＦＧと基板ＳＢとの間に形成される容量をＣ1L、Ｃ2Lとすれば、コントロールゲートＣＧと基板ＳＢ間に印加される電圧をＶとした場合、フローティングゲートＦＧと基板ＳＢとの間に発生する電圧ＶLは、図７に示す式で表わされる。
【０００７】
すなわち、電圧ＶLを大きくするためには、コントロールゲートＣＧとフローティングゲートＦＧとの間に形成される容量Ｃ1U、Ｃ2Uを大きくすればよい。このためには、図６Ｂ、Ｃに示すように、コントロールゲートＣＧとフローティングゲートＦＧとの間に配置される層間膜ＳＭを、薄くて電荷保持特性の良いＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の３層構造を持つ）により構成すればよい。
【０００８】
また、図７に示す電圧ＶLのバラ付きを低減するため、トランジスタＴＲ１のコントロールゲートＣＧとフローティングゲートＦＧとの間に形成される容量をＣ1Uを一定にする必要がある。このため、図６Ｂに示すように、層間膜ＳＭおよびフローティングゲートＦＧを覆い込むようにコントロールゲートＣＧを形成している。このように構成すれば、層間膜ＳＭおよびフローティングゲートＦＧに対するコントロールゲートＣＧの位置ずれが生じても、容量Ｃ1Uに影響を与えることはない。
【０００９】
一方、電子がフローティングゲートＦＧに取込まれるのは、ソースＳ、ドレインＤ間の電位差により電子が十分に加速されるドレインＤ近傍である。したがって、ドレインＤはフローティングゲートＦＧの直近に配置されなければならない。
【００１０】
これらの条件を満たすべく、図８に示すように、フローティングゲートＦＧ、および、ＯＮＯ膜により構成された層間膜ＳＭを形成した後、層間膜ＳＭとフローティングゲートＦＧとをマスクとして、セルフアラインで基板２にＡs（ヒ素）イオンを打込み（図８Ａ参照）、ドレインＤを形成する（図８Ｂ参照）。その後、層間膜ＳＭおよびフローティングゲートＦＧを覆い込むように、コントロールゲートＣＧを形成する（図８Ｂ、Ｃ参照）。このようにして、スイッチング素子ＳＷを形成する。
【００１１】
【発明が解決しようとする課題】
しかし、上記のようなスイッチング素子ＳＷの製造方法には、次のような問題点がある。図８Ａに示すように、層間膜ＳＭとフローティングゲートＦＧとをマスクとして、セルフアラインで基板２にＡsイオンを打込む際、Ａsイオンにより、層間膜ＳＭの上部を構成しているＯＮＯ膜がダメージを受ける。ＯＮＯ膜は膜厚が薄いため、ダメージを受けることにより電荷保持特性が悪くなる。このため、トランジスタＴＲ１のコントロールゲートＣＧとフローティングゲートＦＧとの間の絶縁不良が生ずるおそれがある。
【００１２】
この発明は、このようなスイッチング素子ＳＷなど半導体素子において生ずる問題点を解決し、電荷保持特性のよい半導体素子およびその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１の半導体素子は、導電体により構成された下部導電体層であるフローティングゲートと、絶縁体により構成された層間膜と、導電体により構成された上部導電体層であるコントロールゲートとを、この順に積み上げた構成を有する第１の素子であるプログラム用トランジスタ、導電体により構成され、第１の素子の下部導電体層と接続されたフローティングゲートと、絶縁体により構成された層間膜と、導電体により構成され、第１の素子の上部導電体層と接続されたコントロールゲートとを、この順に積み上げた構成を有する第２の素子であるスイッチング用トランジスタ、を備えた半導体素子であって、第１の素子であるプログラム用トランジスタの層間膜の厚さを第２の素子であるスイッチング用トランジスタの層間膜の厚さより厚くしたことを特徴とする。
【００１４】
請求項２の半導体素子は、
請求項１の半導体素子において、
第２の素子の層間膜の面積を第１の素子の層間膜の面積より大きくしたこと、
を特徴とする。
【００１５】
請求項３の半導体素子は、
請求項１または請求項２の半導体素子において、
第１の素子が、
基板に設けられた不純物導入領域に隣接した不純物非導入領域の上に、前記下部導電体層を配置するとともに、下部導電体層を覆い込むように、前記層間膜と前記上部導電体層とを、この順に重ねて配置することにより形成し、
該層間膜の厚さを、該不純物導入領域に対する不純物の導入に際し不純物が突き抜けない厚さに設定したこと、
を特徴とする。
【００１６】
請求項４の半導体素子は、
請求項１から請求項３のいずれかの請求項に記載の半導体素子において、
第１の素子の層間膜をシリコン酸化膜により構成し、
第２の素子の層間膜をＯＮＯ膜により構成したこと、
を特徴とする。
【００１７】
請求項５の半導体素子の製造方法は、
基板に設けられた不純物導入領域に隣接した不純物非導入領域の上に、導電体により構成された下部導電体層を配置するとともに、下部導電体層を覆い込むように、絶縁体により構成された層間膜と導電体により構成された上部導電体層とを、この順に重ねて配置する構成を有する第１の素子、
導電体により構成され、第１の素子の下部導電体層と接続された下部導電体層と、絶縁体により構成された層間膜と、導電体により構成され、第１の素子の上部導電体層と接続された上部導電体層とを、この順に積み上げた構成を有する第２の素子、
を備えた半導体素子の製造方法であって、
第１の素子の下部導電体層と第１の素子の層間膜とをマスクとして、第１の素子の不純物導入領域に対する不純物導入を行なうとともに、
第１の素子の層間膜を、第２の素子の層間膜に比べ厚く、かつ、不純物の導入に際し不純物が突き抜けない厚さに形成すること、
を特徴とする。
【００１８】
請求項６の半導体素子の製造方法は、
請求項５の半導体素子の製造方法において、
第１の素子の不純物導入領域に対する不純物導入を行なった後、酸化を行なうよう構成したこと、
を特徴とする。
【００１９】
【発明の効果】
請求項１の半導体素子は、第１の素子と第２の素子との下部導電体層相互および上部導電体相互を、ともに接続するとともに、第１の素子の層間膜の厚さを第２の素子の層間膜の厚さより厚くしたことを特徴とする。
【００２０】
したがって、第１の素子の層間膜が厚いにもかかわらず、薄い層間膜を有する第２の素子の影響により、上部導電体層と下部導電体層の間に形成される静電容量が大きく減少することはない。このため、静電容量をある程度維持しつつ、第１の素子の層間膜の厚さを厚くすることができる。
【００２１】
この結果、第１の素子の層間膜をマスクとして、不純物導入を行なう場合、第１の素子の層間膜の下部にまでダメージがおよぶ可能性が低い。すなわち、上部導電体層と下部導電体層の間に形成される静電容量をある程度維持しつつ、上部導電体層と下部導電体層の間の電荷保持特性の劣化を防止することができる。
【００２２】
請求項２の半導体素子は、請求項１の半導体素子において、第２の素子の層間膜の面積を第１の素子の層間膜の面積より大きくしたことを特徴とする。
【００２３】
したがって、相対的に面積の小さい第１の素子の層間膜の厚さを厚くすることによる影響は、さらに小さい。すなわち、上部導電体層と下部導電体層の間に形成される静電容量を、さらに高レベルで維持しつつ、上部導電体層と下部導電体層の間の電荷保持特性の劣化を防止することができる。
【００２４】
請求項３の半導体素子および請求項５の半導体素子の製造方法は、さらに、第１の素子が、不純物導入領域に隣接した不純物非導入領域の上に下部導電体層を配置するとともに、下部導電体層を覆い込むように、層間膜と上部導電体層とを、この順に重ねて配置することにより形成し、該層間膜の厚さを不純物が突き抜けない厚さに設定したことを特徴とする。
【００２５】
したがって、層間膜および下部導電体層をマスクとしてセルフアラインで不純物導入領域を形成せざるを得ない場合においても、不純物が層間膜を突き抜けることはない。すなわち、より電荷保持特性のよい半導体素子を実現することができる。
【００２６】
請求項４の半導体素子は、請求項１から請求項３のいずれかの請求項に記載の半導体素子において、第１の素子の層間膜をシリコン酸化膜により構成し、第２の素子の層間膜をＯＮＯ膜により構成したことを特徴とする。
【００２７】
したがって、薄いＯＮＯ膜により、静電容量を確保するとともに、厚いシリコン酸化膜により、不純物導入に対するダメージを軽減する。すなわち、静電容量の減少をさらに抑えつつ、電荷保持特性を確保することができる。
【００２８】
請求項６の半導体素子の製造方法は、請求項５の半導体素子の製造方法において、第１の素子の不純物導入領域に対する不純物導入を行なった後、酸化を行なうよう構成したことを特徴とする。
【００２９】
したがって、不純物導入の際マスクとなった第１の素子の層間膜のダメージをを、酸化工程において回復させることができる。すなわち、電荷保持特性をさらに向上させることができる。
【００３０】
【発明の実施の形態】
図１および図２に、この発明の一実施形態による半導体素子の製造方法である、スイッチング素子ＳＷの製造工程の一部を示す。図３は、半導体素子であるスイッチング素子ＳＷの実体的配置を示す平面図である。なお、スイッチング素子ＳＷの回路は図６Ａに示すものと同様の構成である。すなわち、スイッチング素子ＳＷは、第１の素子であるプログラム用のトランジスタＴＲ１、および第２の素子であるスイッチ用のトランジスタＴＲ２を用いたスイッチング素子であり、ＰＬＤの一種であるＦＰＧＡ（Field Programmable Gate Array）のスイッチとして使用される。
【００３１】
スイッチング素子ＳＷを製造するには、図１Ａに示すように、まず、基板１２の上に、酸化膜１４、ポリシリコン膜１６、ＯＮＯ膜１８を形成したものを用意する。レジスト（図示せず）をマスクとしてエッチングを行なうことにより、プログラム用のトランジスタＴＲ１の近傍のＯＮＯ膜１８のみを取り除き、露出したポリシリコン層１６の上にレジスト２０をのせ、パタニングする。
【００３２】
つぎに、レジスト２０をマスクとして、ポリシリコン膜１６および酸化膜１４をエッチングすることにより、図１Ｂに示すように、第１の素子の下部導電体層であるフローティングゲートＦＧ１、およびゲート酸化膜ＧＭ１を形成する。つぎに、上面を酸化することにより酸化膜２８を形成する。ポリシリコンに接している部分の酸化膜２８は厚く成長する。このポリシリコンに接した酸化膜２８が、第１の素子の層間膜ＳＭ１である。したがって、層間膜ＳＭ１は、フローティングゲートＦＧ１を覆い込むように形成される。さらに、レジスト２２をパタニングし、レジスト２２と、フローティングゲートＦＧ１および層間膜ＳＭ１をマスクとして、基板１２にＡｓイオンを注入する。
【００３３】
層間膜ＳＭ１は、シリコン酸化膜により構成された比較的厚い膜であるため、Ａｓイオンが打込まれても、Ａｓイオンは膜の表面に留まり、膜を貫通することはない。このため、Ａｓイオンの注入により層間膜ＳＭ１の電荷保持特性が悪くなることはない。
【００３４】
つぎに、レジスト２２を取り除いた後、図１Ｃに示すように、ＣＶＤ法等により、全体をポリシリコン膜２４により覆う。この工程で、基板１２に打込まれたＡｓイオンが拡散し、不純物導入領域である第１ドレインＤ１１が形成される。なお、第１ドレインＤ１１に隣接し、かつ、ゲート酸化膜ＧＭ１を介してフローティングゲートＦＧ１の直下に位置する領域が、不純物非導入領域であるチャネル領域ＣＨ１となる。
【００３５】
つぎに、レジスト（図示せず）をマスクとして、ポリシリコン膜２４をエッチングすることにより、図２Ａに示すように、第１の素子の上部導電体層であるコントロールゲートＣＧ１を形成する。コントロールゲートＣＧ１は、層間膜ＳＭ１を覆い込むように形成される。なお、コントロールゲートＣＧ１の一部は、スプリットゲートＳＧを構成している。
【００３６】
一方、スイッチ用のトランジスタＴＲ２を形成すべき部分においては、同様に、ポリシリコン膜２４（図１Ｃ参照）をエッチングすることにより、第２の素子の上部導電体層であるコントロールゲートＣＧ２を形成し、同一のマスクを用いて、さらにエッチングを進めることにより、第２の素子の層間膜ＳＭ２、第２の素子の下部導電体層であるフローティングゲートＦＧ２、ゲート酸化膜ＧＭ２を形成する。
【００３７】
つぎに、コントロールゲートＣＧ１、ＣＧ２をマスクとして、低濃度のＮ型不純物をイオン注入することによりＬＤＤ（Lightly Doped Drain-source）を形成する。
【００３８】
つぎに、図２Ｂに示すように、ＣＶＤ法などにより、全体をシリコン酸化膜（図示せず）で覆い、異方性エッチングを行なうことにより、サイドウォール２６を形成する。コントロールゲートＣＧ１、ＣＧ２、およびサイドウォール２６をマスクとして、高濃度のＮ型不純物をイオン注入することにより、トランジスタＴＲ１のソースＳ１、第２ドレインＤ１２、トランジスタＴＲ２のソースＳ２、ドレインＤ２が形成される。なおトランジスタＴＲ１の第１ドレインＤ１１と第２ドレインＤ１２とにより、ドレインＤ１を構成している。
【００３９】
このようにして形成したスイッチング素子ＳＷは、図３に示すように、トランジスタＴＲ２のコントロールゲートＣＧ２とフローティングゲートＦＧ２との間に挟まれた層間膜ＳＭ２（図２Ａ参照）の面積が、トランジスタＴＲ１のコントロールゲートＣＧ１とフローティングゲートＦＧ１との間に挟まれた層間膜ＳＭ１（図２Ａ参照）の面積に比べ、かなり大きくなるよう設定されている。
【００４０】
したがって、相対的にかなり面積の小さいトランジスタＴＲ１の層間膜ＳＭ１の厚さを厚くすることによる影響は、ほとんどない。
【００４１】
つぎに、図４および図５に、この発明の他の実施形態によるスイッチング素子ＳＷの製造工程の一部を示す。図４および図５には、図３に示す断面Ｐ１−Ｐ１のみを示す。断面Ｐ２−Ｐ２は、前述の図１および図２に示す実施形態の場合と同様である。
【００４２】
図４および図５に示すこの実施形態によるスイッチング素子ＳＷの製造方法は、前述の図１および図２に示すスイッチング素子ＳＷの製造方法と、略同様である。前述の実施形態における図１Ａ、Ｂ、Ｃ、図２Ａ、Ｂは、この実施形態における図４Ａ、Ｂ、図５Ａ、Ｂ、Ｃにそれぞれ対応する。つまり、この実施形態は、前述の実施形態において、図１Ｂと図１Ｃとの間に、図４Ｃの工程を挿入したものである。
【００４３】
すなわち、この実施形態においては、図４Ｂに示すように、レジスト２２をパタニングし、レジスト２２と、フローティングゲートＦＧ１および層間膜ＳＭ１をマスクとして、基板１２にＡｓイオンを注入し、その後、図４Ｃに示すように、上面を酸化する。Ａｓイオン注入の際ダメージを受けた層間膜ＳＭ１の膜質は、酸化工程において印加された熱により回復する。このため、電荷の保持特性がいっそう向上する。
【００４４】
この工程で、基板１２に打込まれたＡｓイオンが拡散し、不純物導入領域である第１ドレインＤ１１が形成される。なお、この酸化工程において、酸化膜２８が成長するが、不純物イオン濃度の高い第１ドレインＤ１１に接する酸化膜２８は、より厚く成長する。
【００４５】
なお、上述の各実施形態においては、ＰＬＤの一種のＦＰＧＡのスイッチである、スイッチング素子ＳＷにこの発明を適用した場合を例に説明したが、この発明はこれに限定されるものではない。ＰＬＤの他の一種であるＰＬＡ（Programmable Logic Array）の他、ＰＬＤ以外のスイッチング素子や、スイッチング素子以外の半導体素子一般にも適用することができる。
【００４６】
また、上述の各実施形態においては、第１の素子の層間膜としてシリコン酸化膜を用い、第２の素子の層間膜としてＯＮＯ膜を用いるよう構成したが、第１の素子の層間膜および第２の素子の層間膜として、これら以外のものを用いることもできる。また、第１の素子の層間膜と第２の素子の層間膜とを、異なる膜厚を有する同一材料により構成することもできる。
【００４７】
また、第２の素子の層間膜の面積が、第１の素子の層間膜の面積より大きくなるよう設定したが、第２の素子の層間膜の面積は、必ずしも第１の素子の層間膜の面積より大きくなるよう設定する必要はない。
【００４８】
また、第１の素子が、基板に設けられた不純物導入領域に隣接した不純物非導入領域の上に下部導電体層を配置するとともに、下部導電体層を覆い込むように、層間膜と上部導電体層とを、この順に重ねて配置することにより形成される構成を有する場合を例に説明したが、この発明は、第１の素子が、下部導電体層、層間膜、上部導電体層を、単にこの順に重ねて配置することにより形成される構成を有する場合等にも適用することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態による半導体素子の製造方法である、スイッチング素子の製造工程の一部を示す図面である。
【図２】この発明の一実施形態によるスイッチング素子の製造工程の一部を示す図面である。
【図３】この発明の一実施形態によるスイッチング素子の実体的配置を示す平面図である。
【図４】この発明の他の実施形態による半導体素子の製造方法である、スイッチング素子の製造工程の一部を示す図面である。
【図５】この発明の他の実施形態によるスイッチング素子の製造工程の一部を示す図面である。
【図６】スイッチング素子の回路図、ならびに、この発明による改良前におけるプログラム用のトランジスタおよびスイッチ用のトランジスタの断面構成を示す図面である。
【図７】スイッチング素子を静電容量の結合と見た場合の等価回路、静電容量に印加される分圧値を求める数式を示す図面である。
【図８】この発明による改良前における、スイッチング素子の製造工程の一部を示す図面である。
【符号の説明】
１２・・・・・・・・基板
１６・・・・・・・・ポリシリコン膜
１８・・・・・・・・ＯＮＯ膜
ＴＲ１・・・・・・・プログラム用のトランジスタ
ＦＧ１・・・・・・・トランジスタＴＲ１のフローティングゲート
ＳＭ１・・・・・・・トランジスタＴＲ１の層間膜
【発明の属する技術分野】
この発明は半導体素子に関し、特に、静電容量が並列接続された２つの素子を備えた半導体素子およびその製造方法に関する。
【０００２】
【関連技術】
ユーザーが手元で論理機能を書込むことができるＬＳＩとして、ＰＬＤ（Programmable Logic Device）が知られている。ＰＬＤは、あらかじめチップ上に多くの論理回路等を配置するとともに、論理回路等相互を、プログラム可能なスイッチを介して接続するよう構成したものである。ＰＬＤのスイッチ等として、図６Ａに示すスイッチング素子ＳＷが考えられる。
【０００３】
スイッチング素子ＳＷは、プログラム用のトランジスタＴＲ１およびスイッチ用のトランジスタＴＲ２を図６Ａのように接続することにより構成する。プログラム用のトランジスタＴＲ１は、スプリットゲート型のＥＰＲＯＭ（Erectrically Programmable Read Only Memory）である。また、トランジスタＴＲ１およびＴＲ２の、フローティングゲートＦＧ相互、コントロールゲートＣＧ相互は、ともに、連続的に形成されている。
【０００４】
端子ＥＳ、ＥＤ、コントロールゲートＣＧ、基板ＳＢに適当な電圧を印加することによりトランジスタＴＲ１にＯＮ／ＯＦＦ情報を書込み、トランジスタＴＲ１に書込まれた情報にしたがい、トランジスタＴＲ２が、配線Ｌ１と配線Ｌ２とを継断する。
【０００５】
図６Ｂ、Ｃに、それぞれ、プログラム用のトランジスタＴＲ１、スイッチ用のトランジスタＴＲ２の断面構成を示す。トランジスタＴＲ１に、ＯＦＦ情報を書込むには、例えば図６Ｂに示すトランジスタＴＲ１の基板ＳＢとフローティングゲートＦＧとの間に、フローティングゲートＦＧが高電位となるような電位差を与え、電子をフローティングゲートＦＧに取込むことにより行なう。したがって、基板ＳＢに対し、フローティングゲートＦＧの電位が高いほど、書込みが容易となる。
【０００６】
スイッチング素子ＳＷをコンデンサの結合と見た場合の等価回路を図７に示す。コントロールゲートＣＧとフローティングゲートＦＧとの間に形成される容量をＣ1U、Ｃ2Uとし、フローティングゲートＦＧと基板ＳＢとの間に形成される容量をＣ1L、Ｃ2Lとすれば、コントロールゲートＣＧと基板ＳＢ間に印加される電圧をＶとした場合、フローティングゲートＦＧと基板ＳＢとの間に発生する電圧ＶLは、図７に示す式で表わされる。
【０００７】
すなわち、電圧ＶLを大きくするためには、コントロールゲートＣＧとフローティングゲートＦＧとの間に形成される容量Ｃ1U、Ｃ2Uを大きくすればよい。このためには、図６Ｂ、Ｃに示すように、コントロールゲートＣＧとフローティングゲートＦＧとの間に配置される層間膜ＳＭを、薄くて電荷保持特性の良いＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の３層構造を持つ）により構成すればよい。
【０００８】
また、図７に示す電圧ＶLのバラ付きを低減するため、トランジスタＴＲ１のコントロールゲートＣＧとフローティングゲートＦＧとの間に形成される容量をＣ1Uを一定にする必要がある。このため、図６Ｂに示すように、層間膜ＳＭおよびフローティングゲートＦＧを覆い込むようにコントロールゲートＣＧを形成している。このように構成すれば、層間膜ＳＭおよびフローティングゲートＦＧに対するコントロールゲートＣＧの位置ずれが生じても、容量Ｃ1Uに影響を与えることはない。
【０００９】
一方、電子がフローティングゲートＦＧに取込まれるのは、ソースＳ、ドレインＤ間の電位差により電子が十分に加速されるドレインＤ近傍である。したがって、ドレインＤはフローティングゲートＦＧの直近に配置されなければならない。
【００１０】
これらの条件を満たすべく、図８に示すように、フローティングゲートＦＧ、および、ＯＮＯ膜により構成された層間膜ＳＭを形成した後、層間膜ＳＭとフローティングゲートＦＧとをマスクとして、セルフアラインで基板２にＡs（ヒ素）イオンを打込み（図８Ａ参照）、ドレインＤを形成する（図８Ｂ参照）。その後、層間膜ＳＭおよびフローティングゲートＦＧを覆い込むように、コントロールゲートＣＧを形成する（図８Ｂ、Ｃ参照）。このようにして、スイッチング素子ＳＷを形成する。
【００１１】
【発明が解決しようとする課題】
しかし、上記のようなスイッチング素子ＳＷの製造方法には、次のような問題点がある。図８Ａに示すように、層間膜ＳＭとフローティングゲートＦＧとをマスクとして、セルフアラインで基板２にＡsイオンを打込む際、Ａsイオンにより、層間膜ＳＭの上部を構成しているＯＮＯ膜がダメージを受ける。ＯＮＯ膜は膜厚が薄いため、ダメージを受けることにより電荷保持特性が悪くなる。このため、トランジスタＴＲ１のコントロールゲートＣＧとフローティングゲートＦＧとの間の絶縁不良が生ずるおそれがある。
【００１２】
この発明は、このようなスイッチング素子ＳＷなど半導体素子において生ずる問題点を解決し、電荷保持特性のよい半導体素子およびその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１の半導体素子は、導電体により構成された下部導電体層であるフローティングゲートと、絶縁体により構成された層間膜と、導電体により構成された上部導電体層であるコントロールゲートとを、この順に積み上げた構成を有する第１の素子であるプログラム用トランジスタ、導電体により構成され、第１の素子の下部導電体層と接続されたフローティングゲートと、絶縁体により構成された層間膜と、導電体により構成され、第１の素子の上部導電体層と接続されたコントロールゲートとを、この順に積み上げた構成を有する第２の素子であるスイッチング用トランジスタ、を備えた半導体素子であって、第１の素子であるプログラム用トランジスタの層間膜の厚さを第２の素子であるスイッチング用トランジスタの層間膜の厚さより厚くしたことを特徴とする。
【００１４】
請求項２の半導体素子は、
請求項１の半導体素子において、
第２の素子の層間膜の面積を第１の素子の層間膜の面積より大きくしたこと、
を特徴とする。
【００１５】
請求項３の半導体素子は、
請求項１または請求項２の半導体素子において、
第１の素子が、
基板に設けられた不純物導入領域に隣接した不純物非導入領域の上に、前記下部導電体層を配置するとともに、下部導電体層を覆い込むように、前記層間膜と前記上部導電体層とを、この順に重ねて配置することにより形成し、
該層間膜の厚さを、該不純物導入領域に対する不純物の導入に際し不純物が突き抜けない厚さに設定したこと、
を特徴とする。
【００１６】
請求項４の半導体素子は、
請求項１から請求項３のいずれかの請求項に記載の半導体素子において、
第１の素子の層間膜をシリコン酸化膜により構成し、
第２の素子の層間膜をＯＮＯ膜により構成したこと、
を特徴とする。
【００１７】
請求項５の半導体素子の製造方法は、
基板に設けられた不純物導入領域に隣接した不純物非導入領域の上に、導電体により構成された下部導電体層を配置するとともに、下部導電体層を覆い込むように、絶縁体により構成された層間膜と導電体により構成された上部導電体層とを、この順に重ねて配置する構成を有する第１の素子、
導電体により構成され、第１の素子の下部導電体層と接続された下部導電体層と、絶縁体により構成された層間膜と、導電体により構成され、第１の素子の上部導電体層と接続された上部導電体層とを、この順に積み上げた構成を有する第２の素子、
を備えた半導体素子の製造方法であって、
第１の素子の下部導電体層と第１の素子の層間膜とをマスクとして、第１の素子の不純物導入領域に対する不純物導入を行なうとともに、
第１の素子の層間膜を、第２の素子の層間膜に比べ厚く、かつ、不純物の導入に際し不純物が突き抜けない厚さに形成すること、
を特徴とする。
【００１８】
請求項６の半導体素子の製造方法は、
請求項５の半導体素子の製造方法において、
第１の素子の不純物導入領域に対する不純物導入を行なった後、酸化を行なうよう構成したこと、
を特徴とする。
【００１９】
【発明の効果】
請求項１の半導体素子は、第１の素子と第２の素子との下部導電体層相互および上部導電体相互を、ともに接続するとともに、第１の素子の層間膜の厚さを第２の素子の層間膜の厚さより厚くしたことを特徴とする。
【００２０】
したがって、第１の素子の層間膜が厚いにもかかわらず、薄い層間膜を有する第２の素子の影響により、上部導電体層と下部導電体層の間に形成される静電容量が大きく減少することはない。このため、静電容量をある程度維持しつつ、第１の素子の層間膜の厚さを厚くすることができる。
【００２１】
この結果、第１の素子の層間膜をマスクとして、不純物導入を行なう場合、第１の素子の層間膜の下部にまでダメージがおよぶ可能性が低い。すなわち、上部導電体層と下部導電体層の間に形成される静電容量をある程度維持しつつ、上部導電体層と下部導電体層の間の電荷保持特性の劣化を防止することができる。
【００２２】
請求項２の半導体素子は、請求項１の半導体素子において、第２の素子の層間膜の面積を第１の素子の層間膜の面積より大きくしたことを特徴とする。
【００２３】
したがって、相対的に面積の小さい第１の素子の層間膜の厚さを厚くすることによる影響は、さらに小さい。すなわち、上部導電体層と下部導電体層の間に形成される静電容量を、さらに高レベルで維持しつつ、上部導電体層と下部導電体層の間の電荷保持特性の劣化を防止することができる。
【００２４】
請求項３の半導体素子および請求項５の半導体素子の製造方法は、さらに、第１の素子が、不純物導入領域に隣接した不純物非導入領域の上に下部導電体層を配置するとともに、下部導電体層を覆い込むように、層間膜と上部導電体層とを、この順に重ねて配置することにより形成し、該層間膜の厚さを不純物が突き抜けない厚さに設定したことを特徴とする。
【００２５】
したがって、層間膜および下部導電体層をマスクとしてセルフアラインで不純物導入領域を形成せざるを得ない場合においても、不純物が層間膜を突き抜けることはない。すなわち、より電荷保持特性のよい半導体素子を実現することができる。
【００２６】
請求項４の半導体素子は、請求項１から請求項３のいずれかの請求項に記載の半導体素子において、第１の素子の層間膜をシリコン酸化膜により構成し、第２の素子の層間膜をＯＮＯ膜により構成したことを特徴とする。
【００２７】
したがって、薄いＯＮＯ膜により、静電容量を確保するとともに、厚いシリコン酸化膜により、不純物導入に対するダメージを軽減する。すなわち、静電容量の減少をさらに抑えつつ、電荷保持特性を確保することができる。
【００２８】
請求項６の半導体素子の製造方法は、請求項５の半導体素子の製造方法において、第１の素子の不純物導入領域に対する不純物導入を行なった後、酸化を行なうよう構成したことを特徴とする。
【００２９】
したがって、不純物導入の際マスクとなった第１の素子の層間膜のダメージをを、酸化工程において回復させることができる。すなわち、電荷保持特性をさらに向上させることができる。
【００３０】
【発明の実施の形態】
図１および図２に、この発明の一実施形態による半導体素子の製造方法である、スイッチング素子ＳＷの製造工程の一部を示す。図３は、半導体素子であるスイッチング素子ＳＷの実体的配置を示す平面図である。なお、スイッチング素子ＳＷの回路は図６Ａに示すものと同様の構成である。すなわち、スイッチング素子ＳＷは、第１の素子であるプログラム用のトランジスタＴＲ１、および第２の素子であるスイッチ用のトランジスタＴＲ２を用いたスイッチング素子であり、ＰＬＤの一種であるＦＰＧＡ（Field Programmable Gate Array）のスイッチとして使用される。
【００３１】
スイッチング素子ＳＷを製造するには、図１Ａに示すように、まず、基板１２の上に、酸化膜１４、ポリシリコン膜１６、ＯＮＯ膜１８を形成したものを用意する。レジスト（図示せず）をマスクとしてエッチングを行なうことにより、プログラム用のトランジスタＴＲ１の近傍のＯＮＯ膜１８のみを取り除き、露出したポリシリコン層１６の上にレジスト２０をのせ、パタニングする。
【００３２】
つぎに、レジスト２０をマスクとして、ポリシリコン膜１６および酸化膜１４をエッチングすることにより、図１Ｂに示すように、第１の素子の下部導電体層であるフローティングゲートＦＧ１、およびゲート酸化膜ＧＭ１を形成する。つぎに、上面を酸化することにより酸化膜２８を形成する。ポリシリコンに接している部分の酸化膜２８は厚く成長する。このポリシリコンに接した酸化膜２８が、第１の素子の層間膜ＳＭ１である。したがって、層間膜ＳＭ１は、フローティングゲートＦＧ１を覆い込むように形成される。さらに、レジスト２２をパタニングし、レジスト２２と、フローティングゲートＦＧ１および層間膜ＳＭ１をマスクとして、基板１２にＡｓイオンを注入する。
【００３３】
層間膜ＳＭ１は、シリコン酸化膜により構成された比較的厚い膜であるため、Ａｓイオンが打込まれても、Ａｓイオンは膜の表面に留まり、膜を貫通することはない。このため、Ａｓイオンの注入により層間膜ＳＭ１の電荷保持特性が悪くなることはない。
【００３４】
つぎに、レジスト２２を取り除いた後、図１Ｃに示すように、ＣＶＤ法等により、全体をポリシリコン膜２４により覆う。この工程で、基板１２に打込まれたＡｓイオンが拡散し、不純物導入領域である第１ドレインＤ１１が形成される。なお、第１ドレインＤ１１に隣接し、かつ、ゲート酸化膜ＧＭ１を介してフローティングゲートＦＧ１の直下に位置する領域が、不純物非導入領域であるチャネル領域ＣＨ１となる。
【００３５】
つぎに、レジスト（図示せず）をマスクとして、ポリシリコン膜２４をエッチングすることにより、図２Ａに示すように、第１の素子の上部導電体層であるコントロールゲートＣＧ１を形成する。コントロールゲートＣＧ１は、層間膜ＳＭ１を覆い込むように形成される。なお、コントロールゲートＣＧ１の一部は、スプリットゲートＳＧを構成している。
【００３６】
一方、スイッチ用のトランジスタＴＲ２を形成すべき部分においては、同様に、ポリシリコン膜２４（図１Ｃ参照）をエッチングすることにより、第２の素子の上部導電体層であるコントロールゲートＣＧ２を形成し、同一のマスクを用いて、さらにエッチングを進めることにより、第２の素子の層間膜ＳＭ２、第２の素子の下部導電体層であるフローティングゲートＦＧ２、ゲート酸化膜ＧＭ２を形成する。
【００３７】
つぎに、コントロールゲートＣＧ１、ＣＧ２をマスクとして、低濃度のＮ型不純物をイオン注入することによりＬＤＤ（Lightly Doped Drain-source）を形成する。
【００３８】
つぎに、図２Ｂに示すように、ＣＶＤ法などにより、全体をシリコン酸化膜（図示せず）で覆い、異方性エッチングを行なうことにより、サイドウォール２６を形成する。コントロールゲートＣＧ１、ＣＧ２、およびサイドウォール２６をマスクとして、高濃度のＮ型不純物をイオン注入することにより、トランジスタＴＲ１のソースＳ１、第２ドレインＤ１２、トランジスタＴＲ２のソースＳ２、ドレインＤ２が形成される。なおトランジスタＴＲ１の第１ドレインＤ１１と第２ドレインＤ１２とにより、ドレインＤ１を構成している。
【００３９】
このようにして形成したスイッチング素子ＳＷは、図３に示すように、トランジスタＴＲ２のコントロールゲートＣＧ２とフローティングゲートＦＧ２との間に挟まれた層間膜ＳＭ２（図２Ａ参照）の面積が、トランジスタＴＲ１のコントロールゲートＣＧ１とフローティングゲートＦＧ１との間に挟まれた層間膜ＳＭ１（図２Ａ参照）の面積に比べ、かなり大きくなるよう設定されている。
【００４０】
したがって、相対的にかなり面積の小さいトランジスタＴＲ１の層間膜ＳＭ１の厚さを厚くすることによる影響は、ほとんどない。
【００４１】
つぎに、図４および図５に、この発明の他の実施形態によるスイッチング素子ＳＷの製造工程の一部を示す。図４および図５には、図３に示す断面Ｐ１−Ｐ１のみを示す。断面Ｐ２−Ｐ２は、前述の図１および図２に示す実施形態の場合と同様である。
【００４２】
図４および図５に示すこの実施形態によるスイッチング素子ＳＷの製造方法は、前述の図１および図２に示すスイッチング素子ＳＷの製造方法と、略同様である。前述の実施形態における図１Ａ、Ｂ、Ｃ、図２Ａ、Ｂは、この実施形態における図４Ａ、Ｂ、図５Ａ、Ｂ、Ｃにそれぞれ対応する。つまり、この実施形態は、前述の実施形態において、図１Ｂと図１Ｃとの間に、図４Ｃの工程を挿入したものである。
【００４３】
すなわち、この実施形態においては、図４Ｂに示すように、レジスト２２をパタニングし、レジスト２２と、フローティングゲートＦＧ１および層間膜ＳＭ１をマスクとして、基板１２にＡｓイオンを注入し、その後、図４Ｃに示すように、上面を酸化する。Ａｓイオン注入の際ダメージを受けた層間膜ＳＭ１の膜質は、酸化工程において印加された熱により回復する。このため、電荷の保持特性がいっそう向上する。
【００４４】
この工程で、基板１２に打込まれたＡｓイオンが拡散し、不純物導入領域である第１ドレインＤ１１が形成される。なお、この酸化工程において、酸化膜２８が成長するが、不純物イオン濃度の高い第１ドレインＤ１１に接する酸化膜２８は、より厚く成長する。
【００４５】
なお、上述の各実施形態においては、ＰＬＤの一種のＦＰＧＡのスイッチである、スイッチング素子ＳＷにこの発明を適用した場合を例に説明したが、この発明はこれに限定されるものではない。ＰＬＤの他の一種であるＰＬＡ（Programmable Logic Array）の他、ＰＬＤ以外のスイッチング素子や、スイッチング素子以外の半導体素子一般にも適用することができる。
【００４６】
また、上述の各実施形態においては、第１の素子の層間膜としてシリコン酸化膜を用い、第２の素子の層間膜としてＯＮＯ膜を用いるよう構成したが、第１の素子の層間膜および第２の素子の層間膜として、これら以外のものを用いることもできる。また、第１の素子の層間膜と第２の素子の層間膜とを、異なる膜厚を有する同一材料により構成することもできる。
【００４７】
また、第２の素子の層間膜の面積が、第１の素子の層間膜の面積より大きくなるよう設定したが、第２の素子の層間膜の面積は、必ずしも第１の素子の層間膜の面積より大きくなるよう設定する必要はない。
【００４８】
また、第１の素子が、基板に設けられた不純物導入領域に隣接した不純物非導入領域の上に下部導電体層を配置するとともに、下部導電体層を覆い込むように、層間膜と上部導電体層とを、この順に重ねて配置することにより形成される構成を有する場合を例に説明したが、この発明は、第１の素子が、下部導電体層、層間膜、上部導電体層を、単にこの順に重ねて配置することにより形成される構成を有する場合等にも適用することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態による半導体素子の製造方法である、スイッチング素子の製造工程の一部を示す図面である。
【図２】この発明の一実施形態によるスイッチング素子の製造工程の一部を示す図面である。
【図３】この発明の一実施形態によるスイッチング素子の実体的配置を示す平面図である。
【図４】この発明の他の実施形態による半導体素子の製造方法である、スイッチング素子の製造工程の一部を示す図面である。
【図５】この発明の他の実施形態によるスイッチング素子の製造工程の一部を示す図面である。
【図６】スイッチング素子の回路図、ならびに、この発明による改良前におけるプログラム用のトランジスタおよびスイッチ用のトランジスタの断面構成を示す図面である。
【図７】スイッチング素子を静電容量の結合と見た場合の等価回路、静電容量に印加される分圧値を求める数式を示す図面である。
【図８】この発明による改良前における、スイッチング素子の製造工程の一部を示す図面である。
【符号の説明】
１２・・・・・・・・基板
１６・・・・・・・・ポリシリコン膜
１８・・・・・・・・ＯＮＯ膜
ＴＲ１・・・・・・・プログラム用のトランジスタ
ＦＧ１・・・・・・・トランジスタＴＲ１のフローティングゲート
ＳＭ１・・・・・・・トランジスタＴＲ１の層間膜
Claims (6)
- 導電体により構成された下部導電体層であるフローティングゲートと、絶縁体により構成された層間膜と、導電体により構成された上部導電体層であるコントロールゲートとを、この順に積み上げた構成を有する第１の素子であるプログラム用トランジスタ、
導電体により構成され、第１の素子の下部導電体層と接続されたフローティングゲートと、絶縁体により構成された層間膜と、導電体により構成され、第１の素子の上部導電体層と接続されたコントロールゲートとを、この順に積み上げた構成を有する第２の素子であるスイッチング用トランジスタ、
を備えた半導体素子であって、
第１の素子であるプログラム用トランジスタの層間膜の厚さを第２の素子であるスイッチング用トランジスタの層間膜の厚さより厚くしたこと、
を特徴とする半導体素子。 - 請求項１の半導体素子において、第２の素子の層間膜の面積を第１の素子の層間膜の面積より大きくしたこと、を特徴とする半導体素子。
- 請求項１または請求項２の半導体素子において、
第１の素子が、
基板に設けられた不純物導入領域に隣接した不純物非導入領域の上に、前記下部導電体層を配置するとともに、下部導電体層を覆い込むように、前記層間膜と前記上部導電体層とを、この順に重ねて配置することにより形成し、
該層間膜の厚さを、該不純物導入領域に対する不純物の導入に際し不純物が突き抜けない厚さに設定したこと、
を特徴とする半導体素子。 - 請求項１から請求項３のいずれかの請求項に記載の半導体素子において、
第１の素子の層間膜をシリコン酸化膜により構成し、
第２の素子の層間膜をＯＮＯ膜により構成したこと、
を特徴とする半導体素子。 - 基板に設けられた不純物導入領域に隣接した不純物非導入領域の上に、導電体により構成された下部導電体層を配置するとともに、下部導電体層を覆い込むように、絶縁体により構成された層間膜と導電体により構成された上部導電体層とを、この順に重ねて配置する構成を有する第１の素子、
導電体により構成され、第１の素子の下部導電体層と接続された下部導電体層と、絶縁体により構成された層間膜と、導電体により構成され、第１の素子の上部導電体層と接続された上部導電体層とを、この順に積み上げた構成を有する第２の素子、
を備えた半導体素子の製造方法であって、
第１の素子の下部導電体層と第１の素子の層間膜とをマスクとして、第１の素子の不純物導入領域に対する不純物導入を行なうとともに、
第１の素子の層間膜を、第２の素子の層間膜に比べ厚く、かつ、不純物の導入に際し不純物が突き抜けない厚さに形成すること、
を特徴とする半導体素子の製造方法。 - 請求項５の半導体素子の製造方法において、
第１の素子の不純物導入領域に対する不純物導入を行なった後、酸化を行なうよう構成したこと、
を特徴とする半導体素子の製造方法。
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