KR100745003B1 - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치에 있어서, 부유 게이트 전극을 보호 산화막으로 덮는 동시에, 논리 소자를 구성하는 MOS 트랜지스터의 게이트 전극 바로 아래에서의 버즈 비크 형성을 억제하는 것을 과제로 한다. 메모리 셀 영역과 소자 영역을 구획하여 이루어진 기판 상에 비결정질 실리콘막을 한결같이 퇴적하고, 또한 기판 상의 소자 영역을 상기 비결정질 실리콘막으로 덮은 채로, 메모리 셀 영역에 있어서 상기 비결정질 실리콘막을 패터닝하여, 플래시 메모리 장치의 적층 게이트 전극 혹은 단층 게이트를 형성한다. 또한 이 상태에서 열 산화 처리 공정에 의해 보호 산화막을 형성한 후, 상기 비결정질 실리콘막을 패터닝하여 상기 소자 영역에 게이트 전극을 형성한다.

Description

반도체 집적 회로 장치 및 그 제조 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND METHOD OF PRODUCING THE SAME}
도 1의 (A), (B)는 종래의 적층 게이트 구조 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 2의 (C), (D)는 종래의 적층 게이트 구조 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 3의 (E), (F)는 종래의 적층 게이트 구조 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 4의 (G), (H)는 종래의 적층 게이트 구조 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 5의 (I), (J)는 종래의 적층 게이트 구조 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 6의 (K), (L)는 종래의 적층 게이트 구조 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 7의 (M), (N)은 종래의 적층 게이트 구조 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 8의 (O), (P)는 종래의 적층 게이트 구조 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 9의 (Q)는 종래의 적층 게이트 구조 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 10의 (A), (B)는 종래의 적층 게이트 구조 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 과제를 설명하는 도면이다.
도 11의 (A), (B)는 종래의 적층 게이트 구조 플래시 메모리 장치에서 사용되는 보호 산화막의 역할을 설명하는 도면이다.
도 12는 본 발명의 관련 기술에 의한 단층 게이트 구조 플래시 메모리 장치의 구성을 도시하는 평면도이다.
도 13의 (A), (B)는 도 12의 플래시 메모리 장치의 구성을 나타내는 단면도이다.
도 14의 (A)∼(D)는 도 12의 플래시 메모리 장치의 기록 및 소거 동작을 설명하는 도면이다.
도 15의 (A), (B)는 도 12의 단층 게이트 구조 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 16의 (C), (D)는 도 12의 단층 게이트 구조 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 17의 (E), (F)는 도 12의 단층 게이트 구조 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 18의 (G), (H)는 도 12의 단층 게이트 구조 플래시 메모리 장치를 포함하 는 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 19의 (I), (J)는 도 12의 단층 게이트 구조 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 20의 (K), (L)은 도 12의 단층 게이트 구조 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 21의 (M)은 도 12의 단층 게이트 구조 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 22의 (A), (B)는 도 12의 단층 게이트 구조 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 과제를 도시한 도면이다.
도 23의 (A), (B)는 본 발명의 제1 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 24의 (C), (D)는 본 발명의 제1 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 25의 (E), (F)는 본 발명의 제1 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 26의 (G), (H)는 본 발명의 제1 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 27의 (I)는 본 발명의 제1 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 28의 (A), (B)는 본 발명의 제1 실시예의 효과를 설명하는 도면이다.
도 29의 (A), (B)는 제1 실시예의 다른 효과를 설명하는 도면이다.
도 30의 (A), (B)는 본 발명의 제2 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 31의 (C), (D)는 본 발명의 제2 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 32의 (E), (F)는 본 발명의 제2 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 33의 (G), (H)는 본 발명의 제2 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 34의 (I)는 본 발명의 제2 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 35의 (A), (B)는 본 발명 제2 실시예의 효과를 설명하는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
11 : 기판
11a, 11b, 11c, 11d, 11e, 11f : 확산 영역
12A : 터널 산화막
12B, 12C : 게이트 산화막
13, 16 : 비결정질 실리콘막
13A : 부유 게이트 전극
14 : ONO막
15A, 15B, 17A, 17B, 19A∼19E : 레지스트 패턴
151, 152 : 레지스트 패턴
171, 172, 173 : 레지스트 패턴
16B, 16C : 게이트 전극
16F : 부유 게이트 전극
16s : 측벽 산화막
18 : 보호 산화막
본 발명은 일반적으로 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 불휘발성 반도체 기억 장치를 포함하며 복수의 전원 전압을 사용하는 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
플래시 메모리 장치는 부유 게이트 전극(floating gate electrode) 중에 전하의 형태로 정보를 축적하는 불휘발성 반도체 기억 장치이며, 간단한 소자 구성을 지니고 있기 때문에 대규모 집적 회로 장치를 구성하는 데에 적합하다.
플래시 메모리 장치에서는 터널 절연막을 통하여 부유 게이트 전극으로 핫 캐리어를 주입하고 Fowler-Nordheim형 터널 효과를 이용하여 부유 게이트 전극으로부터 핫 캐리어를 방출함으로써 정보를 기록하거나 소거하지만, 이러한 핫 캐리어 를 발생시키기 위해서는 고전압이 필요하게 되고, 그 때문에 플래시 메모리 장치에서는 메모리 셀과 협동하는 주변 회로에 전원 전압을 승압하는 승압 회로가 설치되어 있다. 따라서, 이러한 주변 회로에서 사용되는 트랜지스터는 고전압으로 동작할 필요가 있다.
한편, 최근에는 이러한 플래시 메모리 장치를 고속 논리 회로와 함께, 공통의 반도체 기판 상에서 반도체 집적 회로 장치의 형태로 형성하고 있다. 이러한 고속 논리 회로에서는, 사용되는 트랜지스터가 저전압 동작을 할 필요가 있으므로, 상기 반도체 집적 회로 장치에서는 복수의 전원 전압을 사용할 필요가 있다.
도 1의 (A)∼도 9의 (Q)는 이러한 플래시 메모리를 포함하고 다전원 전압에 대응한 종래의 반도체 집적 회로 장치의 제조 공정을 도시한 도면이다.
도 1의 (A)에 도시한 바와 같이, 필드 산화막 혹은 STI(Shallow Trench Isolation) 구조 등의 소자 분리 구조(도시하지 않음)가 형성된 Si 기판(11) 상에는 플래시 메모리 셀 영역(A)과, 저전압 동작 트랜지스터 영역(B) 및 고전압 동작 트랜지스터 영역(C)이 구획되어져 있다. 도 1의 (A) 공정에서는 800∼1100℃ 온도에서 상기 Si 기판(11) 표면에 열 산화 공정을 행하여, 상기 영역(A∼C) 상에 터널 산화막(12A)이 8∼10 nm의 두께로 형성된다. 또한 도 1의 (B) 공정에서는 상기 터널 산화막(12A) 상에 P(인)으로 도핑된 80∼120 nm 두께의 비결정질 실리콘막(13)과, 소위 ONO(Oxide-Nitride-Oxide) 구조를 갖는 절연막(14)이 순차 퇴적된다. ONO 절연막(14)은 CVD법에 의해 상기 비결정질 실리콘막(13) 상에 5∼10 nm의 두께로 퇴적된 SiO2막(14c)과, CVD법에 의해 상기 SiO2막(14c) 상에 5∼10 nm의 두께로 퇴적된 SiN막(14b)과, 상기 SiN막(14b) 표면에 형성된 3∼10 nm 두께의 열 산화막(14a)으로 이루어져, 우수한 누설 전류 특성을 갖는다.
다음에 도 2의 (C) 공정에서는 상기 플래시 메모리 셀 영역(A) 상에 레지스트 패턴(15A)을 형성하고, 이 레지스트 패턴(15A)을 마스크로 사용하여 상기 저전압 동작 트랜지스터 영역(B) 및 고전압 동작 트랜지스터 영역(C)에서 상기 Si 기판(11) 상의 ONO막(14)과, 비결정질 실리콘막(13) 및 터널 절연막(12A)을 제거하고, 상기 영역(B 및 C)에서 Si 기판(11) 표면을 노출시킨다. 상기 터널 절연막(12A)의 제거 공정에서는 HF(Hydrafluoric acid)를 이용한 습식 에칭을 행하여, 그 결과 상기 영역(B 및 C)의 Si 기판(11) 표면이 HF에 쏘이게 된다.
다음에 도 2의 (D) 공정에서는 상기 레지스트 패턴(15A)을 제거하고, 또한 800∼1100℃의 온도로 열 산화 공정을 행함으로써, 상기 Si 기판(11)을 덮도록 상기 영역(B 및 C) 상에 열 산화막(12C)(열 질화 산화막을 이용할 수도 있음)을 10∼50 nm의 두께로 형성한다.
또한 도 3의 (E) 공정에서는, 상기 Si 기판(11) 상의 상기 플래시 메모리 셀 영역(A)에서 상기 ONO막(14)을 덮기 위해 또 상기 고전압 트랜지스터 형성 영역(C)에서 상기 열 산화막(12C)을 덮기 위해 다음의 레지스트 패턴(15B)을 형성하고, 이 레지스트 패턴(15B)을 마스크로 사용하여 상기 저전압 동작 트랜지스터 영역(B)에 있어서 상기 Si 기판(11) 상의 열 산화막(12C)을 HF 처리에 의해 제거하여, 상기 Si 기판(11) 표면을 노출시킨다. 도 3의 (E) 공정에 의해, 상기 영역(B)에 있어서 Si 기판(11) 표면은 2번째의 HF 처리를 받는다.
다음에 도 3의 (F) 공정에서는 상기 레지스트 패턴(15B)을 제거하고, 800∼1100℃ 온도의 열 산화 처리에 의해, 상기 영역(B)의 노출된 Si 기판(11) 상에 두께 3∼10 nm의 열 산화막(12B)(열 질화 산화막을 이용할 수도 있음)이 형성된다. 또 도 3의 (F) 공정에서는 상기 열 산화막(12B)을 형성하는 열 산화 공정의 결과, 상기 고전압 동작 트랜지스터 영역(C) 상에 형성되어 있는 상기 열 산화막(12C)의 두께가 두꺼워진다.
다음 도 4의 (G) 공정에 있어서, 도 3의 (F)의 구조 상에, P 도핑한 비결정질 실리콘막(16)(폴리실리콘막이어도 되고, 후 공정에서 도핑하여도 됨)이 플라즈마 CVD법에 의해 100∼250 nm의 두께로 퇴적되고, 계속해서 도 4의 (H) 공정에서는 상기 레지스트 패턴(17A)을 마스크로 하여 상기 비결정질 실리콘막(16)과, 상기 ONO막(14) 및 상기 비결정질 실리콘막(13)을 순차 패터닝함으로써, 상기 플래시 메모리 셀 영역(A)에서는, 비결정질 실리콘 패턴(13A), ONO 패턴(14A) 및 비결정질 실리콘 패턴(16A)으로 이루어지고 상기 비결정질 실리콘 패턴(13A)을 부유 게이트 전극으로서 포함하는 플래시 메모리의 적층 게이트 전극 구조(16F)가 형성된다. 또 도 4의 (G) 공정에서는 필요에 따라 상기 비결정질 실리콘막(16) 상에 WSi나 CoSi 등의 실리사이드막을 형성하는 것도 가능하다. 또, 비도핑 폴리실리콘막을 형성하고, 후의 이온 주입 공정에서 n형(P, As 등), 혹은 p형(B, BF2 등)의 게이트 전극을 형성하는 것도 가능하다.
다음에 도 5의 (I) 공정에서는 상기 레지스트 패턴(17A)이 제거되어, 상기 플래시 메모리 셀 영역(A)을 덮도록 새롭게 레지스트 패턴(17B)이 형성되고, 상기 레지스트 패턴(17B)을 마스크로 하여 상기 저전압 동작 트랜지스터 영역(B) 및 고전압 동작 트랜지스터 영역(C)에서의 비결정질 실리콘막(16)을 패터닝함으로써, 상기 영역(B)에서는 저전압 동작 트랜지스터의 게이트 전극(16B)이, 또 상기 영역(C)에서는 고전압 동작 트랜지스터의 게이트 전극(16C)이 형성된다.
이어서 도 5의 (J) 공정에서 상기 레지스트 패턴(17B)을 제거하고, 800∼900℃ 온도에서 열 산화 처리를 행함으로써, 보호 산화막(18)이 형성되어 상기 플래시 메모리 셀 영역(A)의 상기 적층 게이트 전극 구조(16F)를 덮고 또 상기 저전압 동작 트랜지스터 형성 영역(B)의 상기 게이트 전극(16B)을 덮으며 또한 상기 고전압 동작 트랜지스터 형성 영역(C)의 상기 게이트 전극(16C)을 덮는다.
다음에 도 6의 (K) 공정에서는, 레지스트 패턴(19A)을 형성하여 도 5의 (J)의 구조 상에 저전압 동작 트랜지스터와 고전압 동작 트랜지스터의 형성 영역(B 및 C)을 덮고, 또 상기 플래시 메모리 셀 영역(A)을 부분적으로 덮으며, 상기 레지스트 패턴(19A) 및 상기 적층 게이트 전극(16F)을 마스크로 하여 전형적으로 30∼80 keV의 가속 전압하에서 1 ×1014 cm-2∼3 ×1014 cm-2의 도우즈량으로 P+(As+도 가능)의 이온 주입을 실행하여, 상기 Si 기판(11) 중에 상기 적층 게이트 전극(16F)에 인접하여 n형 확산 영역(11a)을 형성한다.
도 6의 (K) 공정에서는 또한 상기 레지스트 패턴(19A)을 마스크로 하여, 전형적으로 30∼50 keV의 가속 전압하에서 1 ×1015∼6 ×1015 cm-2의 도우즈량으로 As+ 이온 주입을 행하여, 상기 n형 확산 영역(11a) 내에 별도의 n형 확산 영역(11b)을 형성한다. 도 6의 (K) 공정에서는, 상기 저전압 동작 트랜지스터 영역(B) 및 고전압 동작 트랜지스터 영역(C)이 상기 레지스트 패턴(19A)으로 덮여 있기 때문에, 이온 주입이 일어나지 않는다.
다음에 도 6의 (L) 공정에서 상기 레지스트 패턴(19A)이 제거되고, 상기 영역(A)은 노출되고 상기 영역(B 및 C)은 덮여지도록 새롭게 레지스트 패턴(19B)이 형성된다. 도 6의 (L) 공정에서는 또한 상기 레지스트 패턴(19B)을 마스크로 하여, 30∼50 keV의 가속 전압하에서 5 ×1014∼5 ×1015 cm-2의 도우즈량으로 As+(P+도 가능) 이온 주입을 실행하여, 그 결과 상기 n형 확산 영역(11b) 중의 불순물 농도가 증대되는 동시에, 상기 플래시 메모리 영역(A) 중에 또 다른 n형 확산 영역(11c)이 상기 적층 게이트 구조(16F)를 자기 정합 마스크로 하여 형성된다. 이 때 도 6의 (K) 공정을 생략하는 것도 가능하다.
이어서 도 7의 (M) 공정에서 상기 레지스트 패턴(19B)은 제거되고, 상기 저전압 동작 트랜지스터 영역(B)만을 노출하도록 레지스트 패턴(19C)이 상기 Si 기판(11) 상에 형성된다. 또한 도 7의 (M) 공정에서는 상기 레지스트 패턴(19C)을 마스크로 하여 p형 불순물 혹은 n형 불순물을 이온 주입하고, 상기 영역(B)에서는 상기 게이트 전극(16B)을 자기 정합 마스크로 하여, 1쌍의 LDD 확산 영역(11d)을 상기 Si 기판(11) 중 상기 게이트 전극(16B)의 양측에 형성한다.
다음에 도 7의 (N) 공정에서는 상기 레지스트 패턴(19C)이 제거되고, 상기 고전압 동작 트랜지스터 영역(C)만을 노출하도록 레지스트 패턴(19D)이 상기 Si 기판(11) 상에 형성된다. 또한 도 7의 (N) 공정에서는 상기 레지스트 패턴(19D)을 마스크로 하여 p형 혹은 n형의 불순물 원소가 이온 주입되어, 상기 Si 기판(11) 중 상기 게이트 전극(16C)의 양측에 1쌍의 LDD 확산 영역(11e)이 형성된다. 이 확산 영역(11e, 11d)을 동일 공정에서 형성할 수도 있다.
또한 도 8의 (O) 공정에서 상기 적층 게이트 전극(16F), 상기 게이트 전극(16B) 및 상기 게이트 전극(16C)의 양측에 측벽 절연막(16s)이 CVD 산화막의 퇴적 및 에치백(etchback)에 의해 형성되고, 도 8의 (P) 공정에서는 상기 플래시 메모리 셀 영역(A)은 덮이고 상기 저전압 동작 트랜지스터 영역(B) 및 고전압 동작 트랜지스터 영역(C)은 노출되도록 레지스트 패턴(19E)을 형성한다. 또한 p형 불순물 원소 혹은 n형 불순물 원소를 상기 레지스트 패턴(19E) 및 게이트 전극(16B, 16C)을 마스크로 하여 이온 주입함으로써, 상기 영역(B)에서는 상기 Si 기판(11) 중 상기 게이트 전극(16B)의 외측에 p+형 혹은 n+형의 확산 영역(11f)이 형성된다. 마찬가지로 상기 영역(C)에서는 상기 Si 기판 중 상기 게이트 전극(16C)의 외측에 p+형 혹은 n+형의 확산 영역(11g)이 형성된다. 상기 확산 영역(11f 및 11g) 표면에는 필요에 따라 살리사이드 공정에 의해 WSi나 CoSi 등의 저저항 실리사이드막을 형성하는 것도 가능하다.
또한 도 9의 (Q) 공정에서는 상기 Si 기판(11) 상에 층간 절연막(20)이 상기 영역(A∼C)을 연속해서 덮도록 형성되고, 또한 상기 층간 절연막(20) 중에 상기 영역(A)에서는 상기 확산 영역(11b 및 11c)을 노출시키는 컨택트 홀이 형성되고, 상기 컨택트 홀 중에는 W 플러그(20A)가 형성된다. 마찬가지로 상기 영역(B)에서는 상기 확산 영역(12f)을 노출시키는 컨택트 홀이 형성되고, 상기 컨택트 홀 중에는 W 플러그(20B)가 형성된다. 또한 상기 영역(C)에서는 상기 층간 절연막(20) 중에 상기 확산 영역(12g)을 노출시키는 컨택트 홀이 형성되고, 상기 컨택트 홀 중에는 W 플러그(20C)가 형성된다.
그런데, 이러한 적층 게이트 전극 구조(16F)를 갖는 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 제조 공정에서는, 도 5의 (J) 공정에서는 800∼900℃ 온도에서의 열 산화 처리 공정에 의해 상기 적층 게이트 전극 구조(16F)의 측벽면에 두께가 5∼10 nm인 보호 산화막(18)이 형성되지만, 이러한 열 산화 공정의 결과, 이러한 보호 산화막(18)은 도 10의 (A), (B)에 도시한 바와 같이 상기 적층 게이트 전극 구조(16F)뿐만 아니라, 상기 저전압 동작 트랜지스터 영역(B) 상에 형성된 게이트 전극(16B)의 측벽면 및 상기 고전압 동작 트랜지스터 영역(C)에 형성된 게이트 전극(16C)의 측벽면 상에도 형성된다.
그 때, 도 10의 (B)에 점선으로 둥글게 표시한 바와 같이, 상기 보호 산화막(18)은 상기 영역(B)에서 게이트 전극(16B) 밑으로 파고 들어가는 버즈 비크(bird's beaks)를 형성하여 버린다. 이 때문에 특히 게이트 길이가 짧고 따라서 게이트 산화막(12B)의 두께가 얇은 저전압 동작 트랜지스터에서는 실질적인 게 이트 산화막의 막 두께 변동이 게이트 전극(16B) 바로 아래에서 생겨 버려, 그 결과 임계치 특성이 원하는 값에서 벗어나 버리는 문제가 생긴다.
이러한 문제는 상기 보호 산화막(18)을 형성하지 않으면 물론 발생하지 않지만, 상기 보호 산화막(18)을 형성하지 않는다면 도 11의 (B)에 도시한 바와 같이, 상기 부유 게이트 전극(13) 중에 유지되는 전자가 CVD 공정과 에치백 공정에 의해 형성된 측벽 절연막(16s)으로 흩어져 버려, 플래시 메모리 장치 중에 축적된 정보는 단시간에 잃게 되어 버린다. 이에 대하여, 도 11의 (A)에 도시한 바와 같이 상기 부유 게이트 전극(13)의 측벽에 누설 전류가 적은 고품질의 열 산화막(18)을 형성한 경우에는 상기 부유 게이트 전극(13) 중에 주입된 전자는 안정적으로 유지된다.
이러한 점에서, 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치에서의 이러한 보호 산화막(18) 형성은 불가결하지만, 한편으로, 이러한 보호 산화막을 형성함에 따라 주변 회로 혹은 논리 회로를 구성하는 MOS 트랜지스터의 임계치 특성의 변동 문제도 또한 불가피하게 생겨 버린다. 이러한 MOS 트랜지스터의 임계치 특성의 변동 문제는 특히 MOS 트랜지스터가 게이트 길이가 짧은 고속 트랜지스터인 경우에 현저히 나타난다.
도 12는 본 발명의 관련 기술에 의한 단층 게이트 전극 구조를 갖는 플래시 메모리 셀의 구성을 도시하는 평면도이다.
도 12를 참조하면, Si 기판(11) 상에는 필드 산화막(11F)에 의해 소자 영역(11A)이 구획되어 있어, 상기 부유 게이트 전극 패턴(13A)의 일단이 상기 Si 기판(11) 상에 상기 소자 영역(11A)을 가로지르도록 형성되어 있다. 상기 소자 영역(11A) 중에는 상기 부유 게이트 전극 패턴(13A)을 자기 정합 마스크로 하여, 한쪽에는 n-형의 소스 영역(11a) 및 n+형의 소스 라인 영역(11b)이 형성되고, 다른 쪽에는 n+형의 드레인 영역(11c)이 형성되어 있다.
상기 Si 기판(11) 상에는 상기 소자 영역(11A)에 인접하여 별도의 소자 영역(11B)이 형성되어 있고, 상기 소자 영역(11B) 중에는 n+형 확산 영역(11C)이 형성되어 있다. 상기 부유 게이트 전극 패턴(13A)은 타단에 상기 확산 영역(11C)을 덮는 커플링부(13Ac)가 형성되어 있다.
도 13의 (A)은 도 12 중의 X-X'에 따른 단면도를 도시한다.
도 13의 (A)을 참조하면, 상기 Si 기판(11) 상에는 상기 소스 라인 영역(11b)과 드레인 영역(11c) 사이에 터널 산화막(12A)이 형성되어 있고, 상기 부유 게이트 전극 패턴(13A)은 상기 터널 산화막(12A) 상에 형성되어 있음을 알 수 있다. 또 상기 Si 기판(11) 중에는 상기 n+형 소스 라인 영역(11b)의 외측에 n-형의 소스 영역(11a)이 형성되어 있음을 알 수 있다. 상기 부유 게이트 전극 패턴(13A)의 측벽에는 측벽 절연막이 형성되어 있다.
도 13의 (B)은 도 12 중의 Y-Y'에 따른 단면도를 도시한다.
도 13의 (B)을 참조하면 상기 부유 게이트 전극 패턴(13A)은 상기 Si 기판(11) 상의 필드 산화막(11F) 위를 도 13의 (A)의 플래시 메모리 셀이 형성된 소자 영역(11A)에서 인접하는 소자 영역(11AC)으로 연속적으로 연장되어 있음을 알 수 있다. 상기 부유 게이트 전극 패턴(13A)의 단부(13Ac)는 상기 고농도 확산 영역(11C)과, 산화막(12Ac)을 통해 용량 결합하고 있다.
그래서 기록(program) 동작시에 도 14의 (A), (B)에 도시한 바와 같이 상기 소스 라인 영역(11b)을 설치하여, 상기 드레인 영역에 +5V의 드레인 전압을 인가하고, 또한 상기 고농도 확산 영역(11C)에 +10V의 기록 전압을 인가함으로써 상기 부유 게이트 전극(13A)의 전위가 상승하여, 상기 소자 영역(11A)에 있어서 상기 부유 게이트 전극(13A) 속으로 열 전자가 터널 산화막(12A)을 통해 주입된다.
한편 소거(erase) 동작시에는 도 14의 (C), (D)에 도시한 바와 같이 상기 드레인 영역(11c) 및 상기 고농도 확산 영역(11C)을 접지하여, 상기 소스 라인 영역(11b)에 +15V의 소거 전압을 인가한다. 그 결과, 상기 부유 게이트 전극(13A) 중의 전자는 상기 소스 영역(11a)으로 상기 터널 산화막(12A) 속을 터널링하고, 또한 상기 소스 라인 영역(11b)을 지나 소스 전원에 흡수된다.
이와 같이 도 12의 플래시 메모리에서는 상기 고농도 확산 영역(11C)이 컨트롤 게이트 전극의 역할을 하여, 종래의 적층 게이트 구조의 플래시 메모리와 달리, 폴리실리콘 부유 게이트 전극과 폴리실리콘 컨트롤 게이트 전극 사이에 앞서 설명한 ONO막(14)을 형성할 필요가 없다. 도 31의 플래시 메모리에서 상기 ONO막(14)의 역할을 하는 것은 산화막(12Ac)이지만, 상기 산화막(12A)은 Si 기판(11) 상에 열 산화 처리에 의해 형성할 수 있기 때문에, 고품질이다.
도 15의 (A)∼도 21의 (M)는 저전압 동작 트랜지스터(B) 및 고전압 동작 트랜지스터(C) 외에 도 12의 플래시 메모리 셀을 포함한 반도체 집적 회로 장치를 제조한 경우의 제조 공정을 도시한 도면이다. 단 도면에서, 앞서 설명한 부분에는 동 일한 참조 부호를 붙이고 그 설명을 생략한다.
도 15의 (A)를 참조하면, 800∼1100℃ 온도에서의 열 산화 처리에 의해, 상기 Si 기판(11) 상에는 플래시 메모리 셀 영역(A), 저전압 동작 트랜지스터 영역(B) 및 고전압 동작 트랜지스터 영역(C)에 열 산화막(12C)이 5∼50 nm의 두께로 형성되어, 도 15의 (B) 공정에서 레지스트 패턴(151)을 사용한 패터닝 공정에 의해, 상기 열 산화막(12C)이 상기 플래시 메모리 셀 영역(A)에서 제거된다.
다음에 도 16의 (C) 공정에서 상기 레지스트 패턴(151)은 제거되고, 또한 800∼1100℃의 온도에서 열 산화 처리를 행함으로써, 상기 영역(A) 상에 있어서 상기 Si 기판(11) 표면에 5∼15 nm의 두께로 터널 산화막(12A)을 형성한다. 도 16의 (C) 공정에서는 상기 터널 산화막(12A)을 형성하는 열 산화 처리 공정의 결과, 상기 영역(B∼D)의 각각에서, 상기 열 산화막(12C)의 성장이 생긴다.
다음에 도 16의 (D) 공정에서 레지스트 패턴(152)을 사용한 패터닝 공정에 의해, 상기 저전압 동작 트랜지스터 영역(B)에서 상기 열 산화막(12C)이 제거되고, 다음에 도 17의 (E) 공정에서 상기 레지스트 패턴(152)를 제거한 후, 800∼1100℃의 온도에서 열 산화 처리를 행함으로써, 상기 영역(B) 상에 열 산화막(12B)를 3∼10 nm의 두께로 형성한다. 도 17의 (E) 공정에서는 상기 열 산화막(12B)을 형성하는 열 산화 처리 공정의 결과, 상기 영역(A)에서 상기 터널 산화막(12A)의 성장이 생기고, 또 상기 영역(C)에서 상기 열 산화막(12C)의 성장이 생긴다.
이어서 도 17의 (F) 공정에서 상기 Si 기판(11) 상에 한결같이 P 도핑된 비 결정질 실리콘막(13)을 150∼200 nm의 두께로 퇴적하여, 이것을 도 18의 (G) 공정에서 레지스트 패턴(171)을 마스크로 패터닝하여, 상기 플래시 메모리셀 영역(A)에 부유 게이트 전극 패턴(13A)을, 또 상기 저전압 동작 트랜지스터 영역(B)에 게이트 전극 패턴(13B)을, 또한 상기 고전압 동작 트랜지스터 영역(C)에 게이트 전극 패턴(13C)을 형성한다.
이어서 도 18의 (H) 공정에서는, 800∼900℃ 온도에서 열 산화 처리 공정을 행하여 상기 부유 게이트 전극 패턴(13A) 및 게이트 전극 패턴(13B∼13C) 표면을 5∼10 nm 두께의 열 산화막(18)으로 덮고, 도 19의 (I) 공정에서 레지스트 패턴(172)을 마스크로 하여 50∼80 keV의 가속 전압하, 1 ×1014∼5 ×1014 cm-2의 도우즈량으로 P+ 혹은 As+을 이온 주입하여 소스 영역(11a)을 형성한다.
또한 도 19의 (J) 공정에서 레지스트 패턴(173)으로 상기 영역(B∼C)을 덮고, 상기 영역(A)에 있어서 상기 부유 게이트 전극 패턴(13A)을 자기 정합 마스크로 하여 30∼50 keV의 가속 전압하, 5 ×1014∼3 ×1015 cm-2의 도우즈량으로 As+의 이온 주입을 이온 주입하여, 상기 소스 영역(11a)의 내측에 n+형의 소스 라인 영역(11b)을, 또 상기 소스 영역(11a)의 채널 영역을 이격하여 반대측에 n+형의 드레인 영역(11c)을 형성한다.
다음에 도 20의 (K) 공정에서 상기 플래시 메모리 셀 영역(A)을 덮는 레지스트 패턴(173)을 형성하여, p형 혹은 n형 불순물 원소를 이온 주입함으로써, 상기 영 역(B)에 LDD 영역(11d)을, 상기 영역(C)에 LDD 영역(11e)을 각각 형성한다.
또한 도 20의 (L) 공정에서 상기 부유 게이트 전극 패턴(13A) 및 게이트 전극 패턴(13B∼13C)의 양측 벽면에 측벽 산화막(16s)이 형성되고, 도 21의 (M) 공정에서 상기 플래시 메모리 영역(A)을 레지스트 패턴(174)으로 덮은 상태에서 상기 영역(B∼C)의 각각에 있어서 p형 혹은 n형의 불순물 원소를 이온 주입하여, 확산 영역(11f, 11g)을 형성한다.
이러한 단층 게이트 구조의 플래시 메모리 장치의 제조에 있어서도, 도 18의 (H) 공정에서, 도 22의 (A)에 상세히 도시한 바와 같이, 상기 플래시 메모리 셀 영역(A)에 있어서 단층 게이트 전극 구조(13A)를 덮도록 열 산화막(18)을 보호 절연막으로서 형성할 때에, 동일한 열 산화막(18)이 상기 저전압 트랜지스터 영역(B)에 있어서도 도 22의 (B)에 도시한 바와 같이 게이트 전극(13B)을 덮도록 형성되어 버려, 그 결과 도 22의 (B)에서 점선으로 둥글게 표시한 바와 같이 상기 게이트 전극(13B)의 바로 아래로 침입하는 버즈 비크가 형성되어 버린다. 이 때문에, 상기 영역(B)에 형성되는 저전압 동작 트랜지스터에서는 원하는 임계치 특성을 얻을 수 없게 되어 버린다.
그래서, 본 발명은 상기의 과제를 해결한 신규적이며 유용한 반도체 장치의 제조 방법을 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는 기판 상에 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치를 형성하는 반도체 장치의 제조 방법에 있어서, 상기 기판 상에 상기 플래시 메모리 장치와 함께 형성되는 별도의 반도체 장치의 게이트 전극 바로 아래에서의 버즈 비크 형성을 효과적으로 억제할 수 있는 제조 방법을 제공하는 데에 있다.
본 발명은, 기판과, 상기 기판 상의 메모리 셀 영역에 형성된 불휘발성 메모리 장치와, 상기 기판 상의 소자 영역에 형성된 반도체 장치로 이루어지는 반도체 집적 회로 장치로서, 상기 불휘발성 메모리 장치는 상기 메모리 셀 영역에 있어서 상기 기판 표면을 덮는 터널 절연막과, 상기 터널 절연막 상에 형성된 부유 게이트 전극과, 상기 부유 게이트 전극 상에 형성된 절연막과, 상기 절연막 상에 형성된 컨트롤 게이트 전극으로 이루어지는 적층 게이트 전극 구조를 포함하고, 상기 반도체 장치는 상기 소자 영역에 있어서 상기 기판 표면을 덮는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극으로 이루어지고, 상기 부유 게이트 전극의 측벽면은 열 산화막으로 이루어지는 보호 절연막에 의해 덮여 있고, 상기 터널 절연막과 상기 부유 게이트 전극과의 계면에는 열 산화막으로 이루어져 상기 부유 게이트 전극의 측벽면에서부터 상기 계면을 따라서 상기 부유 게이트 전극의 내측에 침입하는 버즈 비크 구조가 형성되어 있고, 상기 게이트 절연막은 상기 기판 표면과 상기 게이트 전극 하면과의 사이에 실질적으로 똑같은 두께로 개재되는 것을 특징으로 하는 반도체 집적 회로 장치에 의해, 상기 과제를 해결한다.
본 발명은 또, 기판과, 상기 기판 상의 메모리 셀 영역에 형성된 불휘발성 메모리 장치와, 상기 기판 상의 소자 영역에 형성된 반도체 장치로 이루어지는 반 도체 집적 회로 장치로서, 상기 불휘발성 메모리 장치는 상기 메모리 셀 영역 중에 형성되어, 터널 절연막으로 덮인 제1 활성 영역과, 상기 메모리 셀 영역 중 상기 제1 활성 영역 근방에 형성되어 절연막에 의해 덮인 제2 활성 영역과, 상기 제2 활성 영역 중에 형성된 매립 확산 영역으로 이루어지는 컨트롤 게이트와, 상기 메모리 셀 영역 중에, 상기 제2 활성 영역과 상기 제1 활성 영역 사이를 가교하도록 연장되어, 상기 제2 활성 영역에 있어서 상기 매립 확산 영역과 상기 절연막을 통해 용량성 결합을 형성하여, 상기 제1 활성 영역에 있어서 상기 터널 절연막 위를 연장하는 제1 게이트 전극과, 상기 제1 활성 영역 중 상기 제1 게이트 전극의 양측에 형성된 1쌍의 확산 영역으로 이루어지고, 상기 반도체 장치는 상기 소자 영역에 있어서 상기 기판 표면을 덮는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 제2 게이트 전극으로 이루어지고, 상기 제1 게이트 전극의 측벽면은 열 산화막으로 이루어지는 보호 절연막에 의해 덮여 있고, 상기 터널 절연막과 상기 제1 게이트 전극의 계면에는 열 산화막으로 이루어져 상기 제1 게이트 전극의 측벽면에서부터 상기 계면을 따라서 상기 제1 게이트 전극의 내측에 침입하는 버즈 비크 구조가 형성되어 있고, 상기 게이트 절연막은 상기 기판 표면과 상기 제2 게이트 전극 하면과의 사이에 실질적으로 똑같은 두께로 개재되는 것을 특징으로 하는 반도체 집적 회로 장치에 의해, 해결한다.
또한 본 발명은, 메모리 셀 영역과 제1 소자 영역 및 제2 소자 영역을 구획하여 이루어진 기판 상에, 상기 메모리 셀 영역에 대응하여 불휘발성 메모리 장치를 형성하고, 상기 제1 소자 영역에 대응하여 제1 반도체 장치를 형성하고, 상기 제2 소자 영역에 대응하여 제2 반도체 장치를 형성하는 반도체 집적 회로 장치의 제조 방법으로서, 상기 기판 상에, 상기 메모리 셀 영역을 덮는 터널 절연막과, 상기 메모리 셀 영역에 있어서 상기 터널 절연막을 덮는 제1 실리콘막과, 상기 메모리 셀 영역에 있어서 상기 제1 실리콘막을 덮는 절연막과, 상기 제1 소자 영역을 덮는 제1 게이트 절연막과, 상기 제2 소자 영역을 덮는 상기 제1 게이트 절연막보다도 두꺼운 제2 게이트 절연막을 포함하는 반도체 구조를 형성하는 공정과, 상기 메모리 셀 영역의 상기 절연막을 덮도록, 또 상기 제1 소자 영역의 상기 제1 게이트 절연막을 덮도록, 또 상기 제2 소자 영역의 상기 제2 게이트 절연막을 덮도록 상기 반도체 구조 상에, 제2 실리콘막을 퇴적하는 공정과, 상기 제1 및 제2 소자 영역에 있어서 상기 제2 실리콘막을 남기고, 상기 메모리 셀 영역에 있어서 선택적으로 상기 제2 실리콘막과 상기 절연막과 상기 제1 실리콘막을 패터닝하여, 상기 메모리 셀 영역에 적층 게이트 전극 구조를 형성하는 공정과, 상기 메모리 셀 영역의 상기 적층 게이트 전극 구조를 덮도록, 또 상기 제1 및 제2 소자 영역의 상기 제2 실리콘막 표면을 덮도록, 보호 산화막을 형성하는 공정과, 상기 적층 게이트 전극 구조 및 상기 제2 실리콘막을 마스크로 하여 상기 기판 중에 불순물 원소의 이온을 주입하여, 상기 메모리 셀 영역에 있어서 상기 적층 게이트 전극 구조의 양측에 확산 영역을 형성하는 공정과, 상기 제1 및 제2 소자 영역에 있어서 상기 제2 실리콘막을 패터닝하여, 제1 및 제2 게이트 전극을 각각 형성하는 공정과, 상기 제1 및 제2 소자 영역에 있어서 상기 제1 및 제2 게이트 전극을 마스크로 하여 이온을 주입하여, 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법에 의해 상기 과제를 해결한다.
또 본 발명은, 메모리 셀 영역과 제1 소자 영역 및 제2 소자 영역을 구획하여 이루어진 기판 상에, 상기 메모리 셀 영역에 대응하여 불휘발성 메모리 장치를 형성하고, 상기 제1 소자 영역에 대응하여 제1 반도체 장치를 형성하고, 상기 제2 소자 영역에 대응하여 제2 반도체 장치를 형성하는 반도체 집적 회로 장치의 제조 방법으로서, 상기 기판 상에, 상기 메모리 셀 영역을 덮는 터널 절연막과, 상기 제1 소자 영역을 덮는 제1 게이트 절연막과, 상기 제2 소자 영역을 덮는 상기 제1 게이트 절연막보다도 두꺼운 제2 게이트 절연막을 포함하는 반도체 구조를 형성하는 공정과, 상기 반도체 구조 상에, 상기 메모리 셀 영역의 상기 터널 절연막을 덮도록, 또 상기 제1 소자 영역의 상기 제1 게이트 절연막을 덮도록, 또 상기 제2 소자 영역의 상기 제2 게이트 절연막을 덮도록 실리콘막을 퇴적하는 공정과, 상기 제1 및 제2 소자 영역에 있어서 상기 실리콘막을 남기고, 상기 메모리 셀 영역에 있어서 선택적으로 상기 실리콘막을 패터닝하여, 제3 게이트 전극을 형성하는 공정과, 상기 메모리 셀 영역의 상기 제3 게이트 전극을 덮도록, 또 상기 제1 및 제2 소자 영역의 상기 실리콘막 표면을 덮도록, 보호 산화막을 형성하는 공정과, 상기 제3 게이트 전극 및 상기 실리콘막을 마스크로 하여 상기 기판 중에 불순물 원소의 이온을 주입하여, 상기 메모리 셀 영역에 있어서 상기 제3 게이트 전극의 양측에 확산 영역을 형성하는 공정과, 상기 제1 및 제2 소자 영역에 있어서 상기 실리콘막을 패터닝하여, 제1 및 제2 게이트 전극을 각각 형성하는 공정과, 상기 제1 및 제2 소자 영역에 있어서, 상기 제1 및 제2 게이트 전극을 마스크로 하여 이온을 주입하 여, 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법에 의해, 상기 과제를 해결한다.
본 발명은 또, 메모리 셀 영역과 논리 소자 영역을 구획하여 이루어진 기판 상에, 상기 메모리 셀 영역에 대응하여 불휘발성 메모리 장치를 형성하고, 상기 논리 소자 영역에 대응하여 반도체 장치를 형성하는 반도체 집적 회로 장치의 제조 방법으로서, 상기 기판 상에, 상기 메모리 셀 영역을 덮는 터널 절연막과, 상기 메모리 셀 영역의 상기 터널 절연막을 덮는 제1 실리콘막과, 상기 메모리 셀 영역의 상기 제1 실리콘막을 덮는 절연막과, 상기 논리 소자 영역을 덮는 게이트 절연막을 포함하는 반도체 구조를 형성하는 공정과, 상기 반도체 구조 상에, 상기 메모리 셀 영역의 상기 절연막을 덮도록, 또 상기 논리 소자 영역의 상기 게이트 절연막을 덮도록 제2 실리콘막을 퇴적하는 공정과, 상기 논리 소자 영역에 있어서 상기 제2 실리콘막을 남기고, 상기 메모리 셀 영역에 있어서 선택적으로 컨트롤 게이트 전극이 되는 상기 제2 실리콘막과 상기 절연막과 상기 제1 실리콘막을 패터닝하고, 상기 메모리 셀 영역에 있어서 적층 게이트 전극 구조를 형성하는 공정과, 상기 메모리 셀 영역의 상기 적층 게이트 전극 구조를 덮도록, 또 상기 논리 소자 영역의 상기 제2 실리콘막 표면을 덮도록, 보호 산화막을 형성하는 공정과, 상기 적층 게이트 전극 구조 및 상기 제2 실리콘막을 마스크로 하여 상기 기판 중에 불순물 원소의 이온을 주입하여, 상기 메모리 셀 영역에 있어서 상기 적층 게이트 전극 구조의 양측에 확산 영역을 형성하는 공정과, 상기 논리 소자 영역에 있어서 상기 제2 실리콘막을 패터닝하여, 게이트 전극을 형성하는 공정과, 상기 논리 소자 영역에 있어 서, 상기 게이트 전극을 마스크로 하여 이온을 주입하여, 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법에 의해, 상기 과제를 해결한다.
또한 본 발명은, 메모리 셀 영역과 논리 소자 영역을 구획하여 이루어진 기판 상에, 상기 메모리 셀 영역에 대응하여 불휘발성 메모리 장치를 형성하고, 상기 논리 소자 영역에 대응하여 반도체 장치를 형성하는 반도체 집적 회로 장치의 제조 방법으로서, 상기 기판 상에, 상기 메모리 셀 영역을 덮는 터널 절연막과, 상기 논리 소자 영역을 덮는 게이트 절연막을 포함하는 반도체 구조를 형성하는 공정과, 상기 반도체 구조 상에 상기 메모리 셀 영역의 상기 터널 절연막을 덮도록, 또 상기 논리 소자 영역의 상기 게이트 절연막을 덮도록 실리콘막을 퇴적하는 공정과, 상기 논리 소자 영역에서 상기 실리콘막을 남기고, 상기 메모리 셀 영역에서 선택적으로 상기 실리콘막을 패터닝하여 제1 게이트 전극을 형성하는 공정과, 상기 메모리 셀 영역에서 상기 제1 게이트 전극을 덮도록, 또 상기 논리 소자 영역에서 상기 실리콘막 표면을 덮도록 보호 산화막을 형성하는 공정과, 상기 제1 게이트 전극 및 상기 실리콘막을 마스크로 하여 상기 기판 중에 불순물 원소의 이온을 주입하여 상기 메모리 셀 영역의 제1 게이트 전극의 양측에 확산 영역을 형성하는 공정과, 상기 논리 소자 영역의 실리콘막을 패터닝하여, 제2 게이트 전극을 형성하는 공정과, 상기 논리 소자 영역에서, 상기 제2 게이트 전극을 마스크로 하여 이온을 주입하여 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법에 의해, 상기 과제를 해결한다.
[작용]
본 발명에 따르면, 상기 제1 혹은 제2 소자 영역에 있어서 게이트 전극을 패터닝하기 전에, 불휘발성 메모리 셀 영역에서 적층 게이트 전극 구조 혹은 부유 게이트 전극을 덮도록 보호 산화막이 형성되기 때문에, 이러한 보호 산화막 형성에 따라 상기 소자 영역 중에서 게이트 전극 속으로 침입하는 버즈 비크 구조가 형성되는 일이 없고, 따라서 상기 소자 영역 중에 있어서의 반도체 장치의 임계치 특성이 변화되는 문제를 피할 수 있다. 또, 본 발명에 따르면, 상기 불휘발성 메모리 셀 중에서 이온 주입 공정에 의해 확산 영역을 형성할 때에, 상기 소자 영역이 실리콘막으로 덮인 상태이기 때문에, 이러한 실리콘막을 마스크로 함으로써, 레지스트 공정을 생략하는 것이 가능하게 된다.
[제1 실시예]
도 23의 (A)∼도 27의 (I)는 본 발명의 제1 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 도시한다. 단 도면에서, 먼저 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙이고 그 설명을 생략한다.
본 실시예에서는 맨 처음에 앞서 도 1의 (A)∼도 4의 (G)에서 설명한 공정이 실행되고, 도 23의 (A) 공정에서 도 4의 (G)에 대응하는 구조를 얻을 수 있다. 이 때, 상기 Si 기판으로서 SOI 기판을 사용하는 것도 가능하다. 또 터널 산화막 대신에 터널 질화막을 사용하는 것도 가능하다.
또 도 23의 (B) 공정에서는 도 4의 (H)에서 설명한 레지스트 패턴(17A)을 사용한 패터닝을 실행함으로써, 상기 플래시 메모리 셀 영역(A)에 있어서 적층 게이 트 전극 구조(16F)를 형성한다. 도 23의 (B) 공정에서는 상기 저전압 동작 트랜지스터 영역(B) 및 고전압 동작 트랜지스터 영역(C)은 상기 레지스트 패턴(17A)으로 덮여 있고, 패터닝은 이루어지지 않는다.
본 실시예에서는 이어서 도 24의 (C) 공정에서 상기 레지스트 패턴(17A)을 제거하고, 또한 800∼900℃의 온도에서 열 산화 처리를 행함으로써, 상기 적층 게이트 전극 구조(16F)를 덮도록 열 산화막으로 이루어지는 보호 절연막(18)을 형성한다. 동일한 열 산화막(18)은 상기 영역(B 및 C)에 있어서, 상기 비결정질 실리콘막(16) 표면에도 형성된다.
또한 본 실시예에서는 도 24의 (C) 공정에서, 상기 적층 게이트 전극 구조(16F)를 자기 정합 마스크로서 사용하면서 As+를(P+도 가능) 앞의 도 6의 (L) 공정과 동일한 조건으로 이온 주입함으로써, 상기 플래시 메모리 셀 영역(A)에 있어서 확산 영역(11c)을 형성한다. 상기 확산 영역(11b, 11a)측과 확산 영역(11c)측은 1쌍의 농도로 하여도 가능하다. 그 때, 상기 영역(B 및 C)은 비결정질 실리콘막(16)에 덮여 있기 때문에, 기판(11) 속으로의 이온 주입은 일어나지 않는다. 또한, 이 때 플래시 메모리 영역만 개구하는 레지스트 패턴을 사용하는 것도 가능하다.
또한 도 24의 (D) 공정에서 앞서 도 5의 (I) 공정에서 설명한 레지스트 패턴(17B)을 사용하여 상기 영역(B 및 C)에 있어서 상기 비결정질 실리콘막(16)을 패터닝하여, 저전압 동작 트랜지스터 영역(B)에 있어서 게이트 전극(16B)을, 또 고전압 동작 트랜지스터 영역(C)에 있어서 게이트 전극(16C)을 형성한다.
이어서 도 25의 (E) 공정에서 먼저 도 7의 (M) 공정에서 설명한 레지스트 패턴(19C)을 마스크로 상기 영역(B)에 있어서 n형 불순물 원소 혹은 p형 불순물 원소의 이온을 주입하여, Si 기판(11) 중 상기 영역(B)에 LDD 확산 영역(11d)을 형성한다.
또한 도 25의 (F) 공정에서 앞서 도 7의 (N) 공정에서 설명한 레지스트 패턴(19D)을 마스크로 상기 영역(C)에 있어서 n형 불순물 원소 혹은 p형 불순물 원소의 이온을 주입하여, Si 기판(11) 중 상기 영역(C)에 LDD 확산 영역(11e)을 형성한다. 또 도 25의 (E)와 도 25의 (F) 공정에서, 상기 확산 영역(11d)과 상기 확산 영역(11e)은 동일한 공정에서, 동일한 이온 주입 조건으로 형성하는 것도 가능하다.
또한 도 26의 (G) 공정에서, 앞서 설명한 도 8의 (O) 공정에 대응하여 상기 적층 게이트 전극 구조(16F), 게이트 전극(16B) 및 게이트 전극(16C)의 각각에 대하여 1쌍의 측벽 절연막(16s)이 형성되고, 또한 도 26의 (H) 공정에서 도 8의 (P) 공정에 대응하여 상기 플래시 메모리 셀 영역(A)을 레지스트 패턴(19E)으로 덮는다. 도 26의 (H) 공정에서는 또한 상기 영역(B 및 C)에 있어서 상기 게이트 전극(16B 혹은 16C)과 측벽 절연막(16s)을 자기 정합 마스크로 한 n형 불순물 원소 혹은 p형 불순물 원소의 이온 주입 공정을 행함으로써, Si 기판(11) 중에 확산 영역(11f)을 형성한다.
또한 도 26의 (H)의 구조에 대하여, 먼저 도 9의 (Q)에서 설명한 것과 같은 공정을 실행함으로써, 도 9의 (Q)에 대응하는 도 27의 (I) 구조의 반도체 집적 회 로 장치를 얻을 수 있다.
본 실시예에서는 도 24의 (C) 공정에서 열 산화 공정에 의해 보호 절연막(18)을 형성할 때에, 상기 영역(B 및 C)에서는 아직 비결정질 실리콘막(16)이 패터닝되어 있지 않고, 그 결과 열 산화막(18)은 상기 비결정질 실리콘막(16) 표면에는 형성되지만, 열 산화막(18)이 상기 비결정질 실리콘막(16)과 게이트 산화막(12B)의 계면에 형성되는 일은 없다. 또한 도 24의 (D)의 게이트 전극(16B 혹은 16C)의 패터닝 공정 후에는 이러한 열 산화 공정은 존재하지 않기 때문에, 도 28의 (A)에 도시한 바와 같이 상기 적층 게이트 구조(16F)를 덮도록 상기 보호 절연막(18)을 형성하더라도, 도 28의 (B)에 점선으로 둥글게 표시한 바와 같이, 상기 게이트 전극(16B)의 저면에 게이트 산화막(12B) 이외의 열 산화막이 성장되는 일이 없어, 상기 저전압 동작 트랜지스터의 임계치 특성이 변화되는 문제를 피할 수 있다.
도 28의 (A) 중에 점선으로 둥글게 표시한 바와 같이, 도 24의 (C) 공정에서는 상기 보호 절연막(18)의 형성에 따라 부유 게이트 전극(13A) 아래에는 버즈 비크가 형성되지만, 상기 영역(B, C)의 MOS 트랜지스터에서는 버즈 비크가 형성되었다고 하여도, 그 두께 혹은 침입 거리는 부유 게이트 전극(13A) 아래에 형성되는 버즈 비크보다도 훨씬 작은 것을 알 수 있다.
또한 본 실시예에서는 도 29의 (A), (B)에 도시한 바와 같이 도 24의 (C)의 이온 주입 공정시, 상기 저전압 동작 트랜지스터 영역(B) 및 고전압 동작 트랜지스터 영역(C)이 비결정질 실리콘막(16)에 의해 덮여 있기 때문에, 상기 영역(B 및 C) 에 레지스트 패턴을 설치할 필요가 없고, 그 결과 반도체 집적 회로 장치의 제조 공정이 간소화된다.
[제2 실시예]
도 30의 (A)∼도 34의 (I)는 본 발명의 제2 실시예에 의한 단층 게이트 전극 구조의 플래시 메모리 장치를 포함하는 반도체 집적 회로 장치의 제조 공정을 도시한다. 단 도면에서, 앞서 설명한 부분에는 동일한 참조 부호를 붙이고 그 설명을 생략한다.
본 실시예에서는 맨 처음에 앞서 도 15의 (A)∼도 16의 (D)에 대응하는 공정이 실행되고, 도 30의 (A) 공정에서 도 17의 (E)에 대응하는 구조를 얻을 수 있다. 또, 본 실시예에서도 Si 기판(11) 대신에 SOI 기판을 사용하는 것이 가능하다. 또한 터널 산화막(12A) 혹은 열 산화막(12B, 12C) 대신에 열 질화 산화막을 사용하는 것도 가능하다.
다음에 도 30의 (B) 공정에서, 도 30의 (A)의 구조 상에 도 17의 (F) 공정에 대응하여 비결정질 실리콘막(13)(폴리실리콘막도 가능, P+에 의한 도핑도 가능)을 100∼300 nm의 두께로 퇴적하고, 또한 도 31의 (C) 공정에서 상기 비결정질 실리콘막(13)을, 레지스트 패턴(271)을 마스크로 패터닝하여, 부유 게이트 전극(13A)을 형성한다. 상기 레지스트 패턴(271)은 상기 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)을 덮고, 그 결과, 도 30의 (B) 공정에서 상기 영역(B∼C)에서는 상기 비결정질 실리콘막(13)의 패터닝은 생기지 않는다.
이어서 도 31의 (D) 공정에서는 상기 레지스트 패턴(271)을 제거하고, 또한 800∼900℃의 온도에서 열 산화 처리 공정을 행함으로써, 부유 게이트 전극(13A)을 덮도록 상기 영역(A)상에, 열 산화막으로 이루어지는 보호 절연막(18)을 5∼10 nm의 두께로 형성한다. 이러한 열 산화 처리 공정의 결과, 상기 영역(B∼C)에서도 상기 비결정질 실리콘막(13) 표면에 열 산화막(18)이 형성된다.
다음 도 32의 (E) 공정에서는, 도 31의 (D)의 구조상에 도 19의 (I)의 레지스트 패턴(172)에 해당하는 레지스트 패턴(272)을 형성하고, 상기 레지스트 패턴(272)을 마스크로 하여 상기 Si 기판(11) 중에 P+(As+도 가능)를 30∼80 keV의 가속 전압하, 1 ×1014∼5 ×1014 cm-2의 도우즈량으로 이온 주입함으로써, 상기 플래시 메모리 셀 영역(A)에 있어서 상기 부유 게이트 전극(13A)에 인접하여 확산 영역(11a)을 형성한다. 또 도 32의 (E) 공정에서는 상기 P+의 이온 주입에 이어, 30∼50 keV의 가속 전압하, 1 ×1015∼6 × 1015 cm-2의 도우즈량으로 As+를 이온 주입하여, 상기 확산 영역(11a)의 저항치를 감소시킨다.
다음에 도 32의 (F) 공정에서는 상기 레지스트 패턴(272)을 제거하고, 상기 영역(A)에 있어서 상기 부유 게이트 전극(13A)을 마스크로 하여, 20∼60 keV의 가속 전압하, 5 ×1014∼3 ×1015 cm-2의 도우즈량으로 As+(P+도 가능)를 이온 주입함으로써, 상기 Si 기판(11) 중에 확산 영역(11b 및 11c)을 형성한다. 이 때, 도 32의 (E) 공정은 생략 가능하다. 또 플래시 메모리 영역만 개구하는 레지스트 패턴을 형 성하는 것도 가능하다.
이어서 도 33의 (G) 공정에서는 도 32의 (F)의 구조상에 상기 플래시 메모리 셀 영역(A)을 덮는 레지스트 패턴(273)을 형성하고, 상기 영역(B∼C)에 있어서 상기 레지스트 패턴(273)을 마스크로 하여 상기 비결정질 실리콘막(13)을 패터닝함으로써, 게이트 전극(13B, 13C)을 형성한다.
또한 도 33의 (H) 공정에서 상기 플래시 메모리 셀 영역(A)을 덮는 레지스트 패턴(274)을 형성하여, 상기 레지스트 패턴(274)을 마스크로 하여 n형 불순물 원소 혹은 p형 불순물 원소를 상기 Si 기판(11) 중에 이온 주입에 의해 도입함으로써, 상기 영역(B)에는 LDD 확산 영역(11d)이, 상기 영역(C)에는 LDD 확산 영역(11e)이 형성된다.
또한 도 34의 (I) 공정에서 상기 레지스트 패턴(274)을 제거하고, 이어서 CVD 산화막(16S)을 퇴적시킨다. 도 34의 (I) 공정에서는 또한 상기 플래시 메모리 셀 영역(A)에 있어서 상기 CVD 산화막(16S)을 레지스트 패턴(275)에 의해 보호하고, 상기 영역(B∼C)에 있어서 에치백을 행함으로써, 상기 게이트 전극(13B, 13C) 각각의 측벽면 상에 측벽 산화막(16s)을 형성한다.
또한 도 34의 (I)의 구조에 대하여 도 21의 (M)과 동일한 이온 주입 공정을 행하여, 상기 Si 기판(11) 중에 확산 영역(11f, 11g)을 형성한다. 또한, p형 혹은 n형의 게이트 전극을 형성하는 것도 가능하다.
도 35의 (A), (B)는 각각 본 실시예에 의해 형성된 플래시 메모리 장치 및 저전압 동작 트랜지스터의 구성을 상세히 도시한다.
도 35의 (A)로부터 알 수 있듯이, 본 실시예에서는 부유 게이트 전극(13A)의 양측 벽면뿐만 아니라 상면도 상기 보호 산화막(18)에 의해 똑같이 덮이기 때문에, 상기 부유 게이트 전극(13A) 중에 축적된 전자는 플래시 메모리 장치가 고온 환경하에 장기간에 걸쳐 방치될 지라도, 안정적으로 유지된다.
또 본 실시예에서는 도 31의 (D)의 열 산화 처리 공정시에 상기 영역(B∼C)에서 상기 비결정질 실리콘막(13)이 패터닝되지 않기 때문에 도 35의 (B)에 도시한 바와 같이, 게이트 전극(13B, 13C)의 저면에 산화막의 버즈 비크가 침입하는 일은 없다. 이 때문에, 본 실시예에서는 상기 플래시 메모리 장치와 함께, 동일한 Si 기판 상에 형성되는 MOS 트랜지스터의 임계치 특성이 안정되어, 동작 특성이 안정된다. 이 임계치 특성 및 동작 특성의 개선은 특히 게이트 길이가 짧고 게이트 산화막의 두께가 얇은 저전압 구동 트랜지스터에서 현저하다.
또, 본 실시예에서는 도 32의 (F)의 이온 주입 공정에서 레지스트 패턴을 형성할 필요가 없어, 제조 공정이 간소화된다.
또, 앞의 실시예에 의한 적층 게이트형 플래시 메모리 장치에서도 도 27의 (I)의 구성에 있어서 도 34의 (I)의 구성과 마찬가지로, 적층 게이트 구조(16F)의 측벽면 및 상면을 연속해서 보호 절연막(18)에 의해 덮는 것이 가능하다.
이상, 본 발명을 바람직한 실시예에 대해 설명했지만, 본 발명은 이러한 특정 실시예에 한정되는 것이 아니라, 특허청구범위에 기재한 요지 내에서 여러 가지 변형·변경이 가능하다.
(부기 1) 기판과,
상기 기판 상의 메모리 셀 영역에 형성된 불휘발성 메모리 장치와,
상기 기판 상의 소자 영역에 형성된 반도체 장치로 이루어지는 반도체 집적 회로 장치로서,
상기 불휘발성 메모리 장치는 상기 메모리 셀 영역의 상기 기판 표면을 덮는 터널 절연막과, 상기 터널 절연막 상에 형성된 부유 게이트 전극과, 상기 부유 게이트 전극 상에 형성된 절연막과, 상기 절연막 상에 형성된 컨트롤 게이트 전극으로 이루어지는 적층 게이트 전극 구조를 포함하고,
상기 반도체 장치는 상기 소자 영역의 상기 기판 표면을 덮는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극으로 이루어지고,
상기 부유 게이트 전극의 측벽면은 열 산화막으로 이루어지는 보호 절연막에 의해 덮여 있고,
상기 터널 절연막과 상기 부유 게이트 전극과의 계면에는 열 산화막으로 이루어져 상기 부유 게이트 전극의 측벽면에서부터 상기 계면을 따라서 상기 부유 게이트 전극의 내측으로 침입하는 버즈 비크 구조가 형성되어 있고,
상기 게이트 절연막은 상기 기판 표면과 상기 게이트 전극 하면 사이에 실질적으로 똑같은 두께로 개재되는 것을 특징으로 하는 반도체 집적 회로 장치.(1)
(부기 2) 기판과,
상기 기판 상의 메모리 셀 영역에 형성된 불휘발성 메모리 장치와,
상기 기판 상의 소자 영역에 형성된 반도체 장치로 이루어지는 반도체 집적 회로 장치로서,
상기 플래시 메모리 장치는 상기 메모리 셀 영역 중에 형성되어, 터널 절연막으로 덮인 제1 활성 영역과, 상기 메모리 셀 영역 중 상기 제1 활성 영역 근방에 형성되어, 절연막에 의해 덮인 제2 활성 영역과, 상기 제2 활성 영역 중에 형성된 매립 확산 영역으로 이루어지는 컨트롤 게이트와, 상기 메모리 셀 영역 중에, 상기 제2 활성 영역과 상기 제1 활성 영역 사이를 가교하도록 연장되어, 상기 제2 활성 영역에 있어서 상기 매립 확산 영역과 상기 절연막을 통해 용량성 결합을 형성하여, 상기 제1 활성 영역에 있어서 상기 터널 절연막 위를 연장하는 제1 게이트 전극과, 상기 제1 활성 영역 중 상기 제1 게이트 전극의 양측에 형성된 1쌍의 확산 영역으로 이루어지고,
상기 반도체 장치는 상기 소자 영역의 상기 기판 표면을 덮는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 제2 게이트 전극으로 이루어지고,
상기 제1 게이트 전극의 측벽면은 열 산화막으로 이루어지는 보호 절연막에 의해 덮여 있고,
상기 터널 절연막과 상기 제1 게이트 전극의 계면에는 열 산화막으로 이루어져 상기 제1 게이트 전극의 측벽면에서부터 상기 계면을 따라서 상기 제1 게이트 전극의 내측에 침입하는 버즈 비크 구조가 형성되어 있고,
상기 게이트 절연막은 상기 기판 표면과 상기 제2 게이트 전극 하면 사이에 실질적으로 똑같은 두께로 개재되는 것을 특징으로 하는 반도체 집적 회로 장치.
(부기 3) 상기 보호 절연막을 형성하는 열 산화막은 상기 버즈 비크 구조에 연속하는 것을 특징으로 하는 부기 1 또는 2에 기재한 반도체 집적 회로 장치.
(부기 4) 상기 보호 절연막은 또한 상기 제1 게이트 전극의 상면도, 연속적으로 덮는 것을 특징으로 하는 부기 1 또는 2에 기재한 반도체 집적 회로 장치.
(부기 5) 상기 게이트 전극 및 상기 컨트롤 게이트 전극은 n형 혹은 p형으로 도핑된 실리콘막을 포함하는 폴리사이드 혹은 폴리메탈 구조를 갖는 것을 특징으로 하는 부기 1 또는 3에 기재한 반도체 장치 집적 회로 장치.
(부기 6) 상기 제2 게이트 전극은 n형 혹은 p형으로 도핑된 실리콘막을 포함하는 폴리사이드 혹은 폴리메탈 구조를 갖는 것을 특징으로 하는 부기 2∼4 중 어느 하나에 기재한 반도체 집적 회로 장치.
(부기 7) 상기 기판은 SOI 기판을 이용하는 것을 특징으로 하는 부기 1∼6 중 어느 하나에 기재한 반도체 장치 집적 회로 장치.
(부기 8) 메모리 셀 영역과 제1 소자 영역 및 제2 소자 영역을 구획하여 이루어진 기판 상에, 상기 메모리 셀 영역에 대응하여 불휘발성 메모리 장치를 형성하고, 상기 제1 소자 영역에 대응하여 제1 반도체 장치를 형성하고, 상기 제2 소자 영역에 대응하여 제2 반도체 장치를 형성하는 반도체 집적 회로 장치의 제조 방법으로서,
상기 기판 상에, 상기 메모리 셀 영역을 덮는 터널 절연막과, 상기 메모리 셀 영역에 있어서 상기 터널 절연막을 덮는 제1 실리콘막과, 상기 메모리 셀 영역의 상기 제1 실리콘막을 덮는 절연막과, 상기 제1 소자 영역을 덮는 제1 게이트 절 연막과, 상기 제2 소자 영역을 덮는 상기 제1 게이트 절연막보다도 두꺼운 제2 게이트 절연막을 포함하는 반도체 구조를 형성하는 공정과,
상기 반도체 구조 상에, 상기 메모리 셀 영역의 상기 절연막을 덮도록, 또 상기 제1 소자 영역의 상기 제1 게이트 절연막을 덮도록, 또한 상기 제2 소자 영역의 상기 제2 게이트 절연막을 덮도록 제2 실리콘막을 퇴적하는 공정과,
상기 제1 및 제2 소자 영역에 있어서 상기 제2 실리콘막을 남기고, 상기 메모리 셀 영역에 있어서 선택적으로 컨트롤 게이트 전극이 되는 상기 제2 실리콘막과 상기 절연막과 상기 제1 실리콘막을 패터닝하여, 상기 메모리 셀 영역에 있어서 적층 게이트 전극 구조를 형성하는 공정과,
상기 메모리 셀 영역의 상기 적층 게이트 전극 구조를 덮도록, 또 상기 제1 및 제2 소자 영역의 상기 제2 실리콘막 표면을 덮도록, 보호 산화막을 형성하는 공정과,
상기 적층 게이트 전극 구조 및 상기 제2 실리콘막을 마스크로, 상기 기판 중에 불순물 원소의 이온을 주입하여, 상기 메모리 셀 영역의 상기 적층 게이트 전극 구조의 양측에 확산 영역을 형성하는 공정과,
상기 제1 및 제2 소자 영역에 있어서 상기 제2 실리콘막을 패터닝하여, 제1 및 제2 게이트 전극을 각각 형성하는 공정과,
상기 제1 및 제2 소자 영역에 있어서, 상기 제1 및 제2 게이트 전극을 마스크로 하여 이온을 주입하여, 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
(부기 9) 메모리 셀 영역과 논리 소자 영역을 구획하여 이루어진 기판 상에, 상기 메모리 셀 영역에 대응하여 불휘발성 메모리 장치를 형성하고, 상기 논리 소자 영역에 대응하여 반도체 장치를 형성하는 반도체 집적 회로 장치의 제조 방법으로서,
상기 기판 상에, 상기 메모리 셀 영역을 덮는 터널 산화막과, 상기 메모리 셀 영역의 상기 터널 절연막을 덮는 제1 실리콘막과, 상기 메모리 셀 영역의 상기 제1 실리콘막을 덮는 절연막과, 상기 논리 소자 영역을 덮는 게이트 절연막을 포함하는 반도체 구조를 형성하는 공정과,
상기 반도체 구조 상에, 상기 메모리 셀 영역의 상기 절연막을 덮도록, 또 상기 논리 소자 영역의 상기 게이트 절연막을 덮도록 제2 실리콘막을 퇴적하는 공정과,
상기 논리 소자 영역에 있어서 상기 제2 실리콘막을 남기고, 상기 메모리 셀 영역에 있어서 선택적으로 컨트롤 게이트 전극이 되는 상기 제2 실리콘막과 상기 절연막과 상기 제1 실리콘막을 패터닝하여, 상기 메모리 셀 영역에 적층 게이트 전극 구조를 형성하는 공정과,
상기 메모리 셀 영역의 상기 적층 게이트 전극 구조를 덮도록, 또 상기 논리 소자 영역의 상기 제2 실리콘막 표면을 덮도록 보호 산화막을 형성하는 공정과,
상기 적층 게이트 전극 구조 및 상기 제2 실리콘막을 마스크로, 상기 기판 중에 불순물 원소의 이온을 주입하여, 상기 메모리 셀 영역의 상기 적층 게이트 전극 구조의 양측에 확산 영역을 형성하는 공정과,
상기 논리 소자 영역에 있어서 상기 제2 실리콘막을 패터닝하여, 게이트 전극을 형성하는 공정과,
상기 논리 소자 영역에 있어서 상기 게이트 전극을 마스크로 하여 이온을 주입하여, 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
(부기 10) 상기 제2 실리콘막을 퇴적하는 공정은 상기 메모리 셀 영역 및 상기 제1 소자 영역 및 상기 제2 소자 영역에 있어서, 동시에 실행되는 것을 특징으로 하는 부기 8에 기재한 반도체 집적 회로 장치의 제조 방법.
(부기 11) 상기 제2 실리콘막을 퇴적하는 공정은 상기 메모리 셀 영역 및 상기 논리 소자 영역에 있어서, 동시에 실행되는 것을 특징으로 하는 부기 9에 기재한 반도체 집적 회로 장치의 제조 방법.
(부기 12) 상기 메모리 셀 영역에 있어서 상기 적층 게이트 전극 구조의 양측에 확산 영역을 형성하는 공정은 레지스트 마스크를 사용하지 않고서 실행되는 것을 특징으로 하는 부기 8∼11 중 어느 하나에 기재한 반도체 집적 회로 장치의 제조 방법.
(부기 13) 메모리 셀 영역과 제1 소자 영역 및 제2 소자 영역을 구획하여 이루어진 기판 상에, 상기 메모리 셀 영역에 대응하여 불휘발성 메모리 장치를 형성하고, 상기 제1 소자 영역에 대응하여 제1 반도체 장치를 형성하고, 상기 제2 소자 영역에 대응하여 제2 반도체 장치를 형성하는 반도체 집적 회로 장치의 제조 방법으로서, 상기 기판 상에, 상기 메모리 셀 영역을 덮는 터널 절연막과, 상기 제1 소 자 영역을 덮는 제1 게이트 절연막과, 상기 제2 소자 영역을 덮는 상기 제1 게이트 절연막보다도 두꺼운 제2 게이트 절연막을 포함하는 반도체 구조를 형성하는 공정과,
상기 반도체 구조 상에, 상기 메모리 셀 영역의 상기 터널 절연막을 덮도록, 또 상기 제1 소자 영역의 상기 제1 게이트 절연막을 덮도록, 또 상기 제2 소자 영역의 상기 제2 게이트 절연막을 덮도록 실리콘막을 퇴적하는 공정과,
상기 제1 및 제2 소자 영역에 있어서 상기 실리콘막을 남기고, 상기 메모리 셀 영역에 있어서 선택적으로 상기 실리콘막을 패터닝하여, 제3 게이트 전극을 형성하는 공정과,
상기 메모리 셀 영역의 상기 제3 게이트 전극을 덮도록, 또 상기 제1 및 제2 소자 영역의 상기 실리콘막 표면을 덮도록 보호 산화막을 형성하는 공정과,
상기 제3 게이트 전극 및 상기 실리콘막을 마스크로, 상기 기판 중에 불순물 원소의 이온을 주입하여, 상기 메모리 셀 영역의 상기 제3 게이트 전극의 양측에 확산 영역을 형성하는 공정과,
상기 제1 및 제2 소자 영역에 있어서 상기 실리콘막을 패터닝하여, 제1 및 제2 게이트 전극을 각각 형성하는 공정과,
상기 제1 및 제2 소자 영역에 있어서, 상기 제1 및 제2 게이트 전극을 마스크로 하여 이온을 주입하여, 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
(부기 14) 메모리 셀 영역과 논리 소자 영역을 구획하여 이루어진 기판 상 에, 상기 메모리 셀 영역에 대응하여 불휘발성 메모리 장치를 형성하고, 상기 논리 소자 영역에 대응하여 반도체 장치를 형성하는 반도체 집적 회로 장치의 제조 방법으로서,
상기 기판 상에, 상기 메모리 셀 영역을 덮는 터널 절연막과, 상기 논리 소자 영역을 덮는 게이트 절연막을 포함하는 반도체 구조를 형성하는 공정과,
상기 반도체 구조 상에, 상기 메모리 셀 영역의 상기 터널 절연막을 덮도록, 또 상기 논리 소자 영역의 상기 게이트 절연막을 덮도록 실리콘막을 퇴적하는 공정과,
상기 논리 소자 영역에 있어서 상기 실리콘막을 남기고, 상기 메모리 셀 영역에 있어서 선택적으로 상기 실리콘막을 패터닝하여, 제1 게이트 전극을 형성하는 공정과,
상기 메모리 셀 영역의 상기 제1 게이트 전극을 덮도록, 또 상기 논리 소자 영역의 상기 실리콘막 표면을 덮도록 보호 산화막을 형성하는 공정과,
상기 제1 게이트 전극 및 상기 실리콘막을 마스크로 하여 상기 기판 중에 불순물 원소의 이온을 주입하여, 상기 메모리 셀 영역의 상기 제1 게이트 전극의 양측에 확산 영역을 형성하는 공정과,
상기 논리 소자 영역에서 상기 실리콘막을 패터닝하여, 제2 게이트 전극을 형성하는 공정과,
상기 논리 소자 영역에서 상기 제2 게이트 전극을 마스크로 하여 이온을 주입하여 확산 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회 로 장치의 제조 방법.
(부기 15) 상기 비결정질 실리콘막을 퇴적하는 공정은 상기 메모리 셀 영역 및 상기 제1 소자 영역 및 상기 제2 소자 영역에서 동시에 실행되는 것을 특징으로 하는 부기 13에 기재한 반도체 집적 회로 장치의 제조 방법.
(부기 16) 상기 실리콘막을 퇴적하는 공정은 상기 메모리 셀 영역 및 상기 논리 소자 영역에서 동시에 실행되는 것을 특징으로 하는 부기 14에 기재한 반도체 장치 집적 회로 장치의 제조 방법.
(부기 17) 상기 보호 산화막을 형성하는 공정은 열 산화 처리 공정으로 이루어지고, 상기 보호 산화막은 열 산화막으로 이루어지는 것을 특징으로 하는 부기 8∼11 또는 13∼16 중 어느 하나에 기재한 반도체 집적 회로 장치의 제조 방법.
(부기 18) 상기 메모리 셀 영역의 상기 제3 게이트 전극의 양측에 확산 영역을 형성하는 공정은 레지스트 마스크를 사용하지 않고서 실행되는 것을 특징으로 하는 부기 13 또는 15 또는 17에 기재한 반도체 집적 회로 장치의 제조 방법.
(부기 19) 상기 제1 및 제2 소자 영역에 있어서의 이온 주입 공정은 상기 메모리 셀 영역을 레지스트 마스크에 의해 보호한 상태에서 실행되는 것을 특징으로 하는 부기 8∼18 중 어느 하나에 기재한 반도체 장치 집적 회로 장치의 제조 방법.
(부기 20) 상기 게이트 전극 및 상기 제1 게이트 전극 및 상기 제2 게이트 전극 및 상기 컨트롤 게이트 전극은 n형 혹은 p형으로 도핑된 실리콘막을 포함하는 폴리사이드 구조 혹은 폴리메탈 구조를 갖는 것을 특징으로 하는 부기 8∼19 중 어느 하나에 기재한 반도체 장치 집적 회로 장치의 제조 방법.
본 발명에 따르면, 상기 제1 혹은 제2 소자 영역에 있어서 게이트 전극을 패터닝하는 것보다도 전에, 플래시 메모리 셀 영역에 있어서 적층 게이트 전극 구조 혹은 부유 게이트 전극을 덮도록 보호 산화막이 형성되기 때문에, 이러한 보호 산화막 형성에 따라 상기 소자 영역 중에서 게이트 전극 속으로 침입하는 버즈 비크 구조가 형성되는 일이 없고, 따라서 상기 소자 영역 중에 있어서의 반도체 장치의 임계치 특성이 변화되는 문제를 피할 수 있다. 또한, 본 발명에 따르면, 상기 플래시 메모리 셀 중에서 이온 주입 공정에 의해 확산 영역을 형성할 때에, 상기 소자 영역이 비결정질 실리콘막으로 덮인 상태이기 때문에, 이러한 비결정질 실리콘막을 마스크로 하여 레지스트 공정을 생략하는 것이 가능하게 된다.

Claims (10)

  1. 기판과;
    상기 기판의 메모리 셀 영역에 형성된 불휘발성 메모리 장치로서, 상기 기판을 덮는 터널 절연막과, 상기 터널 절연막 상에 형성된 부유 게이트 전극을 포함하는 적층 게이트 전극 구조를 포함하고, 상기 적층 게이트 전극 구조의 측벽 표면은 열 산화막으로 이루어진 보호 절연막으로 덮여 있는 것인 불휘발성 메모리 장치와;
    상기 기판의 소자 영역에 형성되며, 상기 기판을 덮는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 반도체 장치
    를 포함하며,
    상기 터널 절연막과 상기 부유 게이트 전극의 계면에는 열 산화막으로 이루어진 버즈 비크(bird's beak) 구조가 형성되어 있고, 상기 버즈 비크 구조는 상기 부유 게이트 전극의 측벽면에서부터 상기 계면을 따라서 상기 부유 게이트 전극의 내측으로 침입하고,
    상기 게이트 절연막은 상기 기판과 상기 게이트 전극 사이에서, 상기 게이트 전극 아래의 영역에 실질적으로 균일한 두께로 개재되어 있으며,
    상기 버즈 비크 구조는 상기 보호 절연막과 동일한 열 산화막이고,
    상기 보호 절연막은 상기 적층 게이트 전극 구조의 상면과 측벽면을 연속으로 덮으며,
    상기 보호 절연막은 상기 적층 게이트 전극 구조를 균일하게 덮는 것인 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 적층 게이트 전극 구조는 상기 부유 게이트 전극 상에 형성된 절연막과, 상기 절연막 상에 형성된 컨트롤 게이트 전극을 더 포함하는 것인 반도체 집적 회로 장치.
  3. 제1항에 있어서, 상기 보호 절연막을 형성하는 열 산화막은 상기 버즈 비크 구조에 접속하는 것인 반도체 집적 회로 장치.
  4. 기판과;
    상기 기판의 메모리 셀 영역에 형성된 불휘발성 메모리 장치로서,
    터널 절연막으로 덮인 제1 활성 영역과;
    상기 제1 활성 영역 근방에 형성되어 절연막으로 덮인 제2 활성 영역과;
    상기 제1 활성 영역 내에 형성된 매립 확산 영역으로 이루어지는 컨트롤 게이트와;
    상기 제1 활성 영역 내의 상기 터널 절연막 상에서 연장하여 상기 제1 활성 영역과 상기 제2 활성 영역 사이에 가교를 형성하여, 상기 절연막을 통해 상기 제1 활성 영역의 매립 확산 영역에 용량성 결합되는 제1 게이트 전극으로서, 상기 제1 게이트 전극의 측벽면은 열 산화막으로 이루어진 보호 절연막으로 덮이는 것인 제1 게이트 전극과;
    상기 제1 활성 영역 내의 상기 제1 게이트 전극의 각 측에 형성된 확산 영역
    을 포함하는 불휘발성 메모리 장치와;
    상기 기판의 소자 영역에 형성된 반도체 장치
    를 포함하고,
    상기 반도체 장치는 상기 기판을 덮는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 제2 게이트 전극을 포함하며,
    상기 터널 절연막과 상기 제1 게이트 전극의 계면에는 열 산화막으로 이루어진 버즈 비크(bird' beak) 구조가 형성되어 있고, 상기 버즈 비크 구조는 상기 제1 게이트 전극의 측벽면에서부터 상기 계면을 따라서 상기 제1 게이트 전극의 내측으로 침입하며,
    상기 게이트 절연막은 상기 기판과 상기 제2 게이트 전극 사이에서, 상기 제2 게이트 전극 아래의 영역에 실질적으로 균일한 두께로 개재되어 있고,
    상기 버즈 비크 구조는 상기 보호 절연막과 동일한 열 산화막이며,
    상기 보호 절연막은 상기 제1 게이트 전극의 상면을 연속으로 덮고,
    상기 보호 절연막은 상기 제1 게이트 전극을 균일하게 덮는 것인 반도체 집적 회로 장치.
  5. 제4항에 있어서, 상기 보호 절연막을 형성하는 열 산화막은 상기 버즈 비크 구조에 접속되는 것인 반도체 집적 회로 장치.
  6. 반도체 집적 회로 장치를 제조하는 방법으로서,
    (a) 기판의 메모리 셀 영역을 덮는 터널 절연막과, 상기 터널 절연막을 덮는 제1 실리콘막과, 상기 제1 실리콘막을 덮는 절연막과, 상기 기판의 논리 소자 영역을 덮는 게이트 절연막을 포함하는 반도체 구조를 형성하는 공정과;
    (b) 상기 공정 (a)에 형성된 반도체 구조 상에서, 상기 메모리 셀 영역의 상기 절연막을 덮도록 또 상기 논리 소자 영역의 상기 게이트 절연막을 덮도록 제2 실리콘막을 퇴적하는 공정과;
    (c) 상기 논리 소자 영역에 있어서 상기 제2 실리콘막을 남기고, 상기 메모리 셀 영역에 있어서 컨트롤 게이트 전극으로서 역할하는 상기 제2 실리콘막과, 상기 절연막 및 상기 제1 실리콘막을 연속으로 패터닝하여 상기 메모리 셀 영역에 적층 게이트 전극 구조를 형성하는 공정과;
    (d) 상기 메모리 셀 영역의 상기 적층 게이트 전극 구조를 덮도록 또 상기 논리 소자 영역의 상기 제2 실리콘막을 덮도록 보호 산화막을 형성하는 공정과;
    (e) 상기 적층 게이트 전극 구조 및 상기 제2 실리콘막을 마스크로 채용하여 상기 기판 중에 불순물 원소를 이온 주입함으로써, 상기 메모리 셀 영역의 상기 적층 게이트 전극 구조의 양측에 확산 영역을 형성하는 공정과;
    (f) 상기 제2 실리콘막을 패터닝하여 상기 논리 소자 영역에 게이트 전극을 형성하는 공정과;
    (g) 상기 게이트 전극을 마스크로 채용하여 이온 주입함으로써 상기 논리 소자 영역에 확산 영역을 형성하는 공정
    을 포함하며,
    불휘발성 메모리 장치는 상기 메모리 셀 영역에 형성되고, 반도체 장치는 상기 논리 소자 영역에 형성되는 것인 반도체 집적 회로 장치의 제조 방법.
  7. 제6항에 있어서, 상기 논리 소자 영역은 제1 및 제2 소자 영역을 포함하고,
    상기 공정 (a)는 상기 제1 및 제2 소자 영역에 제1 및 제2 게이트 절연막을 각각 형성하며, 상기 제2 절연막은 상기 제1 절연막보다 더 두껍고,
    상기 공정 (f)는 상기 제2 실리콘막을 패터닝함으로써 상기 제1 및 제2 소자 영역에 제1 및 제2 게이트 전극을 각각 형성하며,
    상기 공정 (g)는 상기 제1 및 제2 게이트 전극을 마스크로 채용하여 상기 제1 및 제2 소자 영역에 확산 영역을 각각 형성하는 것인 반도체 집적 회로 장치의 제조 방법.
  8. 반도체 집적 회로 장치를 제조하는 방법으로서,
    (a) 기판의 메모리 셀 영역을 덮는 터널 절연막과, 상기 기판의 논리 소자 영역을 덮는 게이트 절연막을 포함하는 반도체 구조를 형성하는 공정과;
    (b) 상기 공정 (a)에 형성된 반도체 구조 상에서, 상기 메모리 셀 영역의 상기 터널 절연막을 덮도록 또 상기 논리 소자 영역의 상기 게이트 절연막을 덮도록 실리콘막을 퇴적하는 공정과;
    (c) 상기 논리 소자 영역에 있어서 상기 실리콘막을 남기고, 상기 실리콘막을 선택적으로 패터닝하여 상기 메모리 셀 영역에 제1 게이트 전극을 형성하는 공정과;
    (d) 상기 메모리 셀 영역의 상기 제1 게이트 전극을 덮도록 또 상기 논리 소자 영역의 상기 실리콘막 표면을 덮도록 보호 산화막을 형성하는 공정과;
    (e) 상기 제1 게이트 전극 및 상기 실리콘막을 마스크로 채용하여 상기 기판 중에 불순물 원소를 이온 주입함으로써 상기 메모리 셀 영역의 상기 제1 게이트 전극의 양측에 확산 영역을 형성하는 공정과;
    (f) 상기 실리콘막을 패터닝하여 상기 논리 소자 영역에 제2 게이트 전극을 형성하는 공정과;
    (g) 상기 제2 게이트 전극을 마스크로 채용하여 이온 주입함으로써 상기 논리 소자 영역에 확산 영역을 형성하는 공정
    을 포함하며,
    불휘발성 메모리 장치는 상기 메모리 셀 영역에 형성되고, 반도체 장치는 상기 논리 소자 영역에 형성되는 것인 반도체 집적 회로 장치의 제조 방법.
  9. 제8항에 있어서, 상기 논리 소자 영역은 제1 및 제2 소자 영역을 포함하고,
    상기 공정 (a)는 상기 제1 및 제2 소자 영역에 제1 및 제2 게이트 절연막을 각각 형성하며, 상기 제2 절연막은 상기 제1 절연막보다 더 두껍고,
    상기 공정 (f)는 상기 제2 실리콘막을 패터닝함으로써 상기 제1 및 제2 소자 영역에 제3 및 제4 게이트 전극을 각각 형성하며,
    상기 공정 (g)는 상기 제3 및 제4 게이트 전극을 마스크로 채용하여 상기 제1 및 제2 소자 영역에 확산 영역을 각각 형성하는 것인 반도체 집적 회로 장치의 제조 방법.
  10. 기판과;
    상기 기판의 메모리 셀 영역에 형성된 불휘발성 메모리 장치로서, 상기 기판을 덮는 터널 절연막과, 상기 터널 절연막 상에 형성된 부유 게이트 전극을 포함하는 적층 게이트 전극 구조를 포함하고, 상기 적층 게이트 전극 구조의 측벽 표면은 열 산화막으로 이루어진 보호 절연막으로 덮여 있는 것인 불휘발성 메모리 장치와;
    상기 기판의 소자 영역에 형성되며, 상기 기판을 덮는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 반도체 장치
    를 포함하고,
    상기 터널 절연막과 상기 부유 게이트 전극의 계면에는 열 산화막으로 이루어진 버즈 비크(bird's beak) 구조가 형성되어 있고, 상기 비즈 버크 구조는 상기 부유 게이트 전극의 측벽면에서부터 상기 계면을 따라서 상기 부유 게이트 전극의 내측으로 침입하며,
    상기 게이트 절연막은 상기 기판과 상기 게이트 전극 사이에서, 상기 게이트 전극 아래의 영역에 실질적으로 균일한 두께로 개재되어 있고,
    상기 적층 게이트 전극 구조는 상기 부유 게이트 전극 상에 형성된 절연막과 상기 절연막 상에 형성된 컨트롤 게이트 전극을 더 포함하고,
    상기 게이트 전극과 상기 컨트롤 게이트 전극은 각각 n형 또는 p형 도펀트로 도핑된 실리콘막을 포함하는 폴리사이드 구조 또는 폴리메탈 구조를 포함하며,
    상기 버즈 비크 구조는 상기 보호 절연막과 동일한 열 산화막이고,
    상기 보호 절연막은 상기 부유 게이트 전극의 상면을 연속으로 덮으며,
    상기 보호 절연막은 상기 부유 게이트 전극을 균일하게 덮는 것인 반도체 집적 회로 장치.
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