KR100372151B1 - 터널산화물영역에자기정렬된드레인확산영역을지니는eeprom셀및그제조방법 - Google Patents
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Abstract
단일의 개구가 자기 정렬 방식으로 얇은 산화물 터널링 영역 및 드레인 확산 영역을 한정하는데 사용되는 반도체 제조 방법은 전기적으로 소거가능하며 프로그램가능한 판독 전용 메모리 ( EEPROM ) 셀에 사용하기에 적합하다. 게이트 산화물을 성장시킨후에, 드레인 확산 영역내로의 이온 주입용 슬릿을 지니는 포토레지스트 마스크를 형성한다. 상기 슬릿에 내재하는 산화물을 에칭하여 제거하고, 이온 주입은 드레인 확산 영역을 형성한다. 상기 마스크를 벗겨낸 후에, 치유로 사이클은 주입 손상을 제거한다. 얇은 터널산화물 층을 드레인 확산 영역상에 성장시킨 다음에 폴리실리콘 부동 게이트를 형성함으로써, 상기 부동 게이트 하부에 터널 산화물의 작은 영역을 형성하도록 이러한 게이트의 한 에지가 터널 산화 영역의 일부와 교차한다. 그 후, 제조순서는 종래의 MOS 공정도로 복귀한다. 자기 정렬된 드레인 확산 영역 및 터널 산화물 영역은 다양한 EEPROM 셀 설계에 사용될 수 있다. 한 실시예는 3 개의 확산 영역이 EEPROM 셀을 형성하는데 사용되는 이중 폴리실리콘, 단일 금속 공정을 포함한다. 제 2 폴리실리콘 층은 상기 부동 게이트 상부에 놓이며 제어 게이트 워드라인을 형성한다. 상기 제어 게이트 및 상기 부동 게이트는 상기 드레인 확산 영역 및 공통 소오스 확산 영역 사이의 채널 상부에 놓인다. 또한, 제 1 폴리실리콘층은 상기 드레인 확산 영역 및 선택 드레인 확산 영역 사이의 채널 상부에 놓인 선택 게이트를 형성하는데 사용된다. 금속층이 상기 선택 드레인 확산 영역에 접점을 제공하며 비트라인을 형성한다.
Description
발명의 배경
1.발명의 분야
본 발명은 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 (EEPROM) 디바이스에 관한 것이며, 구체적으로 기술하면 자기 정렬 기술을 사용하여 제조되는 터널 윈도우 영역을 사용하는 EEPROM 셀 구조에 관한 것이다.
2.선행기술의 설명
부동 게이트 전자 터널링 MOS ( FETMOS ) 구조는 EEPROM 셀 구조에서의 부동 게이트로의 신뢰할수 있는 전하 이동을 달성하는데 성공적으로 사용되었다. C. Kuo 와 그의 동료가 1982 년 10 월호 IEEE Journal of Solid - State Circuits, Vol. SC - 17, No. 5, pp. 821 - 827 에 기고한 논문을 참조하기 바란다. 상기 FETMOS 디바이스는 프로그램 또는 소거동작을 위해 부동 게이트상에 전하를 축적하도록 부동 게이트 및 기판 사이의 전자의 파울러 -노르드하임 ( Fowler - Nordheim ) 터널링에 의존한다. FETMOS 디바이스는 부동 게이트를 절연하도록 부동 게이트 및 실리콘 디옥사이드 ( SiO2) 로서 분리된 폴리실리콘 노드를 사용한다.
제 1 도 내지 제 3도에는 종래의 FETMOS 셀이 도시되어 있다. 상기 부동 게이트 하부에 놓인 산화물 영역은, 전형적으로는 200Å 두께 이하인 단일층의 균일하고 얇은 터널 산화물로 이루어져 있다. 제어 게이트는, 전형적으로 산화물/질화물/산화물 (ON0) 로 이루어진, 보다 두꺼운 절연체에 의해 부동 게이트로부터 분리된다.
프로그램된 EEPROM 셀을 소거하기 위하여, 제어게이트에 고전압이 인가되며, 상기 FETMOS의 드레인 및 소오스 모두가 접지된다. 용량 결합을 통해 부동 게이트에 결합되는 전압은 기판으로부터 부동 게이트로 전자의 터널링을 위해 얇은 터널 산화물에서 전기장을 형성하는데 충분하다. 부동 게이트상에의 음(-) 전하의 결과적인 축적은 FETMOS 스레숄드 전압을 보다 양 (+) 의 값으로 이동시킨다.
그와는 반대로, 셀을 프로그램하기 위하여, 드레인에 고전압이 인가되며, 제어 게이트는 접지되고 소오스는 +5V로 바이어스되거나 부동상태를 이루게 된다. 상기 부동 게이트 및 중첩된 드레인 부분 사이의 얇은 터널 산화물에서 형성되는 전게장에 기인하여 전자는 부동 게이트로부터 드레인으로 터널링하게 된다. 이는 부동 게이트상에의 양(+) 전하의 축적 및 FETMOS 스레숄드 전압의 음(-)의 값의 이동을 초래시킨다.
부동 게이트로부터 전자를 제거하기 위하여, 선택된 셀의 N+ 드레인 확산 에지는 셀의 부동 게이트 중 적어도 한 에지의 하부에서 중첩된다. 이러한 하부중첩은 문제를 야기시킨다. T. Y. Chan과 그의 동료가 IEDM 1987, CH 2515 - 5/87/0000 - 0718, pp. 718 - 721 에 기고한 논문을 참조하기 바란다. 예를들면, 게이트-드레인 중첩 영역은 드레인에 중첩하는 터널 산화물 하부에 깊은 공핍 영역을 형성한다. 프로그래밍 동작시 존재하는 극히 높은 전기장이 존재하는 경우에, 대역간의 터널링은 드레인 누설 전류를 증가시킨다. 전자 - 홀 쌍은 전도대내로의 가전자대 전자의 터널링에 의해 발생되고 드레인 및 기판에 의해 수집된다. 이러한 메카니즘을 거쳐 기판내로 도피하는 홀은 바람직하지 못한 누설 전류를 나타낸다. 이러한 누설 전류는 셀이 차후에 프로그램될때마다 시간 경과에 따라 증가하는데, 그 이유는 그러한 누설 전류가 터널 산화물에서의 증가된 트랩 생성을 초래시키기 때문이다. 부동 게이트 및 드레인 사이의 터널 산화물에서의 전자 트랩의 형성은 소거 및 프로그램 동작시 전하 이동에 대한 메카니즘을 저해한다. 그러므로, 셀의 내구특성이 적어진다. 다시 말하면, 보다 적은 재 프로그램 사이클은 셀이 정확하게 프로그램되기전에 실행될 수 있다.
종래의 FETMOS EEPROM 과 연관된 또다른 문제점은 터널 산화물이 전계 산화물 경계면의 범위내에 연장되어 있다는 점이다. 전형적으로, 전계 산화물은 최소한 부분적으로 드레인 및/또는 소오스 영역을 덮어서, 그 경계 부분을 따라 " 새의 부리 ( bird's beak ) " 형태로 경사져 있다. 전계 산화물 새의 부리 영역의 에지를 따라 존재하는 스트레스 ( stress ) 는 이러한 영역에 성장되는 얇은 산화물의 특성을 열화시킨다. 상기 얇은 산화물 영역의 결함 또는 불연속성은 메모리 어레이에서의 결함 비트를 야기시키는 의도치않은 접속을 초래시킬 수 있다. 따라서, 결함 비트의 발생 빈도에 있어서의 증가 및 산율에 있어서의 감소는 드레인상에 및 전계 산화물과의 경계 부분에 이르는 터널 산화물의 연장으로부터 초래된다.
공지된 FLOTOX (부동 게이트 터널 산화물) EEPROM 셀은 상기에 기술된FETMOS 셀과 연관된 문제점들을 해결한다. W. S. Johnson 과 그의 동료가 1980 IEEE International Solid - State Circuits Conference, pp. 152 - 153 에 기고한 논문을 참조하기 바란다. 제 4도 및 제 5도는 종래의 FLOTOX 셀을 도시한 것이다. FLOTOX 셀의 부동 게이트 대부분은 보다 두꺼운 게이트 산화물 (전형적으로는 300 내지 400Å)상에 놓인다. 전류 누설과 연관된 FETMOS 셀의 문제점은 FLOTOX 셀에서 제거되는데, 그 이유는 드레인 확산 에지가, 보다 두꺼운 게이트 산화물 하부에서 끝남으로써, 프로그래밍시 산화물 양단의 전계가 낮아지며 대역간 터널링에 기인한 누설 전류의 발생 기회가 더 없어지기 때문이다. 드레인 확산 영역의 경계 부분이 터널 산화물로부터 멀리 이격되어 있기 때문에, 모든 누설 전류의 근원지는 정밀한 터널 산화물 영역으로부터 거리가 멀며, 전자 트랩의 발생에 기인한 열화는 최소화된다.
더군다나, FLOTOX 셀에서의 터널 윈도우가 작으며 보다 두꺼운 게이트 산화물에 의해 동일 평면에 내재하는 모든 측면상에 에워싸여 있기 때문에, 터널 산화물은 전계 산화물 에지 및 상기 에지를 수반하는 스트레스로부터 보호된다.
비록 FLOTOX 셀이 FETMOS 셀과 연루된 2 가지 주요 문제점을 치유하고는 있지만, FLOTOX 셀은 추가적인 문제점을 야기한다. 첫째로, FLOTOX 셀은 공정 순서에 대한 추가적인 마스킹 단계를 도입시킴으로써, 제조단가를 증가시키며 잠재적인 결함에 대한 근원을 증가시킨다. 둘째로, 터널 산화물 영역 및 매몰된 N+ 확산 영역의 형성은 자기 정렬 (self-align) 단계에 의하여 이루어지는 것이 아니다. 따라서, 메모리 셀의 크기가 증가된다. 예를 들면, 제 4 도에 도시된 바와 같이, 전형적인 FLOTOX 셀 레이아웃에 있어서, 매몰된 N+ 드레인 영역상의 부동 게이트의 상측 에지의 중첩은, λ 가 제조공정의 최소 설계 규칙 특성인 경우에, 3λ이다.
발명의 개요
본 발명은 단일의 개구 ( aperture )가 EEPROM 셀의 드레인 확산 영역 및 터널 산화물 영역 모두를 한정하는데 사용되는 집적회로 디바이스 구조를 제공한다.
본 발명의 바람직한 실시예에 의하면, 확산 구조는, 종래의 웰 형성 및 전계 산화물 성장을 이행한 다음에, 희생 게이트 산화물을 성장 및 벗겨내고 대략 400 옹스트롬의 셀 게이트 산화물 층을 형성하는 단계의 순서에 의해 반도체 기판 내에 제조된다. 다음에, 드레인 주입 영역을 한정하는 슬릿 ( slit )을 지니는 포토레지스트 마스크를 형성하고 상기 게이트 산화물 층을 이러한 영역에서 벗겨내어 본래의 기판을 노출시킨다. 그후, 포토레지스트 마스크내의 슬릿을 통해 도우펀트 이온을 이러한 드레인 주입 영역내로 주입하여, 드레인 확산 영역을 형성한다. 상기 포토레지스트 마스크를 벗겨내고 대략 920℃의 희석 산소 치유로 사이클 ( dilute oxygen healing furnace cycle ) 을 사용하여 주입 손상부위를 어닐처리하는데, 이는 대략 150 옹스트롬의 산화물을 성장시킨다. 습식 산화물 스트립은 새로 성장된 산화물을 제거한다. 이 다음에는 종래의 터널 산화물 예비 세척 사이클을 이행한다. 그후, 터널 산화물 층은 대략 83 옹스트롬의 두께로 성장되어 드레인 확산 영역상에 놓인다. 그후, 제 1 폴리실리콘 (폴리 1)층을 데포지트하고 이를 도우핑시킨다. 다음에는 상기 폴리 1 및 잠재적으로 노출된 산화물을 에칭하는데 사용되는 마스크를 형성하여서, 상기 폴리 1이 드레인 주입 영역을 이루는 터널 유전체 재료층의 일부상에 놓이게 하며 인접한 게이트 유전체 재료 부분상에 놓이게 한다. 이와같이 에칭된 폴리 1은 상기 구조의 부동 게이트를 형성한다.
물론, 당업자라면 보다 큰 주입 에너지를 사용하여 게이트 산화물을 제거하기 전에 도우펀트 원자가 드레인 주입 영역내로 주입될수 있다는 점을 인식할 것이다.
본 발명에 따라 제조된 결과적인 EEPROM 셀은, 전형적으로는 최소 설계 규칙 거리 (λ)의 2배 정도로 수직 피치가 감소된다는 점에서 FLOTOX 셀보다 우수하다. 이는 상기에 기술된 바와같이, 전형적인 FLOTOX 셀에서는 부동 게이트 및 드레인 확산 영역의 중첩이 3λ인 반면에, 본 발명에 따라 제조된 셀에 있어서는 이러한 중첩이 단지 1λ 인 것이 전형적이기 때문이다. 둘째로, 본 발명에 따라 제조된 EEPROM 셀은 한번 이하의 마스킹 단계를 필요로하는데, 그 이유는 FLOTOX 공정에서와 같이 터널 영역에 대해 개별 마스크를 필요로 하는 대신에, 터널 영역이 드레인 확산 영역에 자기 정렬되기 때문이다. 따라서, 본 발명의 EEPROM 제조 공정은 덜 복잡하며, 값싸고 결함에 덜 영향을 받는다.
본 발명의 특징 및 이점에 대한 보다 양호한 이해는 본 발명의 원리가 사용되어 있는 이하 본 발명의 상세한 설명 및 첨부된 도면을 참조하면 실현될 것이다.
제 1 도는 종래 FETMOS EEPROM 셀의 3 개의 확산 영역을 이등분한 평면이도록 FETMOS 셀을 예시하는 단면도이다.
제 2도는 제 1 도 FETMOS 셀의 레이아웃을 예시하는 평면도이다.
제 3도는 제 1 도 FETMOS 셀의 제어 게이트를 이등분한 평면이도록 FETMOS 셀을 예시하는 단면도이다.
제 4도는 종래의 FLOTOX 셀의 레이아웃을 예시하는 평면도이다.
제 5도는 제 4도 FLOTOX 셀의 3개의 확산 영역을 이등분한 평면이도록 FLOTOX 셀을 예시하는 단면도이다.
제 6A도는 본 발명에 따라 제조된 EEPROM 셀의 전계 산화물 및 셀 산화물 위치를 예시하는 평면도이다.
제 6B도는 본 발명에 따라 제조된 전계 산화물 및 셀 산화물 위치 및 상대적인 두께를 예시하는 단면도이다.
제 7A도는 본 발명에 따라 제조된 EEPROM 셀의 드레인 주입 영역 및 결과적인 드레인 확산 영역을 예시하는 평면도이다.
제 7B도는 본 발명에 따라 제조된 EEPROM 셀의 드레인 주입 영역 및 드레인 확산 영역을 형성하는데 사용되는 포토레지스트 마스크를 예시하는 단면도이다.
제 8A도는 본 발명에 따라 제조된 EEPROM 셀의 드레인 주입 영역상에 성장된 터널 산화물층을 예시하는 평면도이다.
제 8B도는 본 발명에 따라 제조된 EEPROM 셀의 드레인 주입 영역상에 성장된 터널 산화물층을 예시하는 단면도이다.
제 9 도는 본 발명에 따라 제조된 EEPROM 셀의 부동 게이트를 예시하는 평면도이다.
제 10도는 본 발명에 따라 제조된 EEPROM 셀의 부동 게이트를 예시하는 단면도이다.
제 11도는 본 발명에 따라 제조된 EEPROM 셀의 드레인 확산 영역 및 부동 게이트를 이등분한 평면이도록 EEPROM 셀의 부동 게이트를 예시하는 단면도이다.
제 12 도는 본 발명에 따른 이중 폴리 공정에서 제조된 EEPROM 셀의 부동 게이트상에 성장된 ON0 를 예시하는 단면도이다.
제 13도는 제 12도에 도시된 ON0/폴리 1 구조상에의 측벽 산화물의 형성을 예시하는 단면도이다.
제 14도는 제 13도 구조에 도시된 게이트 산화물의 에칭을 예시하는 단면도이다.
제 15도는 본 발명에 따른 이중 폴리 공정으로부터 초래되는 EEPROM 셀 구조를 예시하는 단면도이다.
제 16도는 본 발명에 따른 이중 폴리 공정으로부터 초래되는 EEPROM 셀 어레이의 일부에 대한 레이아웃을 예시하는 평면도이다.
제 17도는 제 16도에 도시된 EEPROM 셀 어레이의 부분에 해당하는 회로를 예시하는 회로도이다.
제 18A도는 본 발명에 따른 단일 폴리 공정으로부터 초래되는 EEPROM 셀 구조를 예시하는 평면도이다.
제 18B 도는 제 18A 도 셀을 예시하는 단면도이다.
본 발명은 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 (EEPROM )셀에 사용될 수 있으며 EEPROM 셀의 터널 산화물에 자기 정렬되는 드레인 확산 영역을 제조하는 방법을 제공한다.
제 6A도 및 제 6B도를 참조하면, 제조 공정은 P -형 도전성의 실리콘 기판 (10)으로부터 개시된다. 전형적으로는, P -형 기판 (10)은 궁극적으로 메모리 셀 어레이를 형성하는 N-형 디바이스용 분리 웰로서 개발되었다. 그러한 상황하에서, 다른 웰이 동일한 다이 ( die ) 상에 존재하고, 아마도 그들중 몇몇은 N -형 웰인 것처럼 보인다. 본 발명의 설명은 P - 웰 (10)의 형성후에 생기는 처리 공정에 한정된다.
종래의 공정기술은 전계 산화물의 형성을 위해 기판 (10)에 여러 영역을 한정하는데 사용된다. 즉, 패드 산화물이 우선 기판 (10)의 표면상에 성장된 다음에, 상부 질화물 층이 데포지트된다. 패드 산화물/질화물의 복합물은 포토레지스트로 마스킹되는데, 이는 그후 패터닝되어 궁극적으로 전계 산화물 영역 (11)을 한정하는 하부 질화물 영역을 노출시킨다. 그후, 질화물을 에칭하고, 포토 레지스트를 벗겨내며, 노출된 패드 산화물 영역을 통해 P -형 전계 주입을 이행한다. 그후, 상기 전계 주입 마스크를 벗겨내고, 제 6A도 및 제 6B도에 도시된 바와같이 전계 산화물 영역 (11) 을 형성한다.
제 6B도에 도시된 바와같이, 전계 산화물 영역 (11)의 형성시, 산화물 "새의 부리 (12) "는 질화물층 하부에서의 측면 산화에 기인하여 활성 실리콘 영역의 주변에 형성된다. 이러한 효과는 상기 새의 부리 (12)가 측면 공간을 점유하기 때문에 바람직스럽지 않다. 또한, 상기 새의 부리 (12)의 영역은 상부에 성장되는 어떠한 얇은 산화물의 특성을 열화시키는 높은 스트레스 영역이다. 그러므로, 이러한 구조는 메모리 어레이에서의 결함 비트의 발생 반도에 있어서의 증가를 야기시킬 수 있다.
상기 새의 부리 영역 (12)에서의 스트레스를 감소시키기 위하여, 희생 게이트 산화물층 (도시되지 않음)을 성장시킨 다음에, 이를 벗겨낸다. 그후, 대략 400 옹스트롬의 두께로 셀 게이트 산화물 (13)을 성장시킨다. 활성 디바이스 영역은 상기 게이트 산화물 층 (13) 하부에 한정된다.
제 7A도 및 제 7B도를 참조하면 셀 N+ 포토레지스트 마스크 (20) 는 그후 N-형 이온이 기판(10)내에 주입되어 N+ 드레인 확산 영역을 포함하는 EEPROM 셀의 여러 확산 영역을 형성하는 영역에 개구부를 형성하도록 한정된다. 드레인 확산 영역에 대한 개구부는 X 방향에서는 최소 설계 치수가 λ 이며 Y 방향에서는 최소 치수 (λ)의 대략 3배인 것이 바람직한 슬릿이다. X 방향에서의 최소 설계 치수는 X 방향에서의 셀의 피치를 최소화시키도록 선택된다.
셀 N+ 포토레지스트 마스크 (20)가 제위치에 배치된 경우, 주입 공정에 대한 산화물 장벽을 제거하기 위하여 드레인 주입 영역을 이루는 본래의 실리콘(10)으로 다시 셀 게이트 산화물 (13)을 에칭하도록 습식 에칭이 이행된다. 여전히 상기 포토레지스트 마스크 (20)가 제위치에 배치된 경우, N+ 드레인 영역 (22)을 한정하도록 셀 N+ 주입이 이행된다. 적절한 도우펀트는 80 KeV의 에너지에서 1014/cm2의 농도로 주입되는 비소이다. 변형적으로는, 인이 적합한 N-형 도우펀트이다. 차후에는, 포토레지스트 마스크(20)를 벗겨낸다.
당업자라면, 변형적으로 상기에 기술된 게이트 산화물 에칭/주입 단계가 반대로 될수있다는 점을 인식할 것이다. 즉, 비소는, 주입 영역상에서 게이트 산화물이 제위치에 배치된 경우 N+ 드레인 확산 부분 (22)을 형성하도록 주입될 수 있다. 물론, 산화물을 통해 비소 이온을 기판 (10)내의 바람직한 깊이로 확산시키는데에는 대략 160 KeV의 보다 높은 주입 에너지가 필요하다. 포토레지스트 및 산화물은 그후 상기에 기술된 바와같이 벗겨낸다.
이온 주입은 드레인 영역 (22)내의 기판에 손상을 입힘으로써, 주입한 후에는, 이러한 영역이 결정질이라기 보다는 오히려 비정질이 된다. 비정질 드레인 영역(22)은 어닐 처리단계를 사용하여 치유된다. 적합한 어닐 처리단계는 대략 920℃ 로 이행되는 희석 산소로 (oxygen furnace) 사이클이다. 분위기 산소 때문에, 이러한 어닐처리 단계시 산화가 이루어져서, 드레인 영역 (22)의 표면상에 대략 150 옹스트롬의 산화물을 성장시키고 셀 게이트 산화물 (13) 을 대략 500 옹스트롬으로 두껍게 한다. 변형적으로, 상기 어닐처리 단계는, 이후 개별 산화 단계가 이행될수도 있거나 그러하지 않을수도 있는 중성 분위기에서 이행될 수 있다.
드레인 영역 (22)의 표면상에의 산화물 층의 성장을 초래시키는 어닐처리/산화 공정이 사용되는 경우, 습식 산화물 스트립이 이행되어 새로 성장된 산화물을 제거한다. 그후, 전형적인 습식 터널 산화 예비 세척 사이클이 이행된다. 이와같은 2 번의 습식 화학적 단계는 전형적으로는 240 옹스트롬의 산화물을 제거하여 대략 260 옹스트롬의 셀 게이트 산화물 (13) 을 남겨둔다.
제 8A도 및 제 8B도를 참조하면, 터널 산화물이 예비 세척된 직후에, 터널 산화물 층(30)은 종래의 방식으로 성장된다. 이러한 사이클은 드레인 영역 (22)의 표면상에 대략 83 옹스트롬 두께의 터널 산화물층 (30)을 성장시키고 셀 게이트 산화물 (13)의 두께를 대략 300 옹스트롬으로 증가시킨다. 드레인 영역 (22)상의 터널 산화물 (30)의 성장 비율은 드레인 영역 (22)의 높은 도우핑 레벨때문에 셀 게이트 산화물 (13) 상의 산화물의 성장 비율보다 크다.
제 9 도를 참조하면, 제 1 폴리실리콘 (폴리 1) 층이 그후 대략 1500 옹스트롬의 두께로 데포지트되고 인과 같은 도우펀트로 도우핑된다. 이러한 폴리 1층은 궁극적으로 패터닝되어 어레이의 EEPROM 셀용 부동 게이트 (40)를 제공한다. 마스크를 한정하여 폴리 1층을 에칭함으로써 드레인 영역 (22)이 부동 게이트 (40)의 하부에서 하나의 최소 설계 치수(λ)만큼 일부 중첩된다. 그후, 습식 산화물 에칭이 이행되어 폴리실리콘 층에 의해 보호받지 않은 실리콘 기판(10)상의 산화물 모두를 제거할 수 있다. 제 10 도는 폴리실리콘 부동 게이트 (40) 의 단면을 도시한 것이다. 제 11 도는 부동 게이트 (40) 하부의 P - 기판 (10) 및 N+ 드레인 영역 (22)사이의 경계부분이 얇은 터널 산화물 (30) 하부에서라기 보다는 오히려 두꺼운 게이트 산화물 하부에서 생기는 것을 분명하게 하도록 다른 각도에서의 폴리실리콘 부동 게이트 (40) 의 단면을 도시한 것이다. 이는 제 1 도 내지 제 3도에 도시된 종래의 FETMOS 셀 구조에 비해 개시된 EEPROM 구조의 한가지 현저한 속성이다.
지금까지 상기에 기술한 드레인 및 부동 게이트를 형성한 경우, 공정 순서는 게이트 산화물 (이는 또한 양호한 전하 보유를 보장하도록 부동 게이트용 시일(seal ) 산화물로서 사용됨) 을 성장시키는 종래의 MOS공정도로 복귀한다.
제 18A도 및 제 18B도에 도시된 바와같이, 상기에 기술된 공정도에서, 단일 폴리층은 EEPROM 저장 셀의 부동 게이트로서 및 셀의 직렬 선택 트랜지스터의 게이트로서 사용된다.
본 발명은 또한 이중 폴리실리콘 공정에서 EEPROM 셀을 제조하는데에도 사용 될수 있다. 이중 폴리, 단일 금속 공정에서의 바람직한 실시예는 제 12도 내지 제 17도와 관련지어 하기에 기술되어 있다.
이중 폴리 공정도는 폴리 1층의 데포지션을 통한 단일 폴리 공정도와 동일하다.
제 12 도에 도시된 바와같이, 폴리 1층의 도우핑 이후에, 복합 ON0 층이 성장된다 (예컨대, 150 옹스트롬의 산화물, 300 옹스트롬의 질화물 및 60 옹스트롬의 재산화), ON0/폴리 1층은 그 후 마스킹되고, 폴리 1부동 게이트 (40)의 일부가 셀 N+ 영역(22) 의 일부와 1λ ( λ는 제조공정의 최소 설계 규칙 특성) 만큼 중첩하도록 에칭된다.
폴리 1 부동 게이트 (40)의 측벽을 시일링하고 양호한 데이타 보유를 보장하기 위하여, 제 13도에 도시된 바와같이 폴리 측벽상에 대략 700 옹스트롬의 측벽 산화물 (41)을 성장시키도록 산화가 이행된다. 물론, 이는 노출된 활성 영역상의 산화물의 두께를 더한 것이다. 이러한 공정 시점에서, 주변 트랜지스터용 스레숄드 Vt 주입이 필요한 경우 이행될 수 있다.
그후, 마스크를 한정하여 부동 게이트 영역을 보호하고 산화물 에칭을 이행하여 제 14도에 도시된 바와같이 활성 영역상의 모든 산화물을 제거한다. 부동 게이트 보호 마스크는 부동 게이트 폴리 측벽 산화물이 제거되는 것을 방지한다. 그후, 게이트 산화물을 성장시키고 제 2폴리실리콘(폴리 2)층을 데포지트시켜 POCl3로 도우핑시킨다.
그후, 상기 폴리 2층을 마스킹하고 이를 에칭함으로써 제 15도에 도시된 바와같은 직렬 선택 트랜지스터의 게이트 및 저장 셀의 제어 게이트뿐만 아니라, 회로에 필요한 다른 활성 트랜지스터의 게이트를 한정한다.
그후, 공정은 소오스/드레인 영역을 한정하는 종래의 이중 폴리공정으로 복귀한다.
제 16도는 본 발명에 따른 이중 폴리공정을 사용하여 제조된 EEPROM 어레이의 일부에 대한 평면도를 도시한 것이다.
제 17 도는 제 16도에 도시된 이중 폴리 EEPROM 어레이의 섹션에 해당하는 회로도이다.
본 발명에 따라 구성된 메모리 어레이는 음 (-)의 논리를 사용하여 2진 데이타를 저장함으로써, " 소거된 " 워드는 모두 1 이며 기록된 워드는 그들중 몇몇개의 1을 0으로 바꾼다. 제 16도 및 제 17 도에 도시된 어레이의 동작을 예시하기 위하여, 판독, 기록 및 소거동작의 이행이 하기에 기술되어 있다.
메모리 워드의 소거동작은 상기 워드에 해당하는 행내의 매 셀의 부동 게이트를 음 (-)으로 충전시킴으로써 이행된다. 이는 한 행에 대한 워드라인 및 선택라인 모두를 고전압 ( Vpp ) (예컨대, 20 볼트)으로 상승시킴과 동시에 모든 비트라인을 접지시켜 상기 행을 선택함으로써 달성된다. 이는 선택된 워드를 이루는 부동 게이트에 전자를 유인한다. 선택되지 않은 워드에 대한 선택라인 및 워드라인은 접지로 유지된다.
한 워드를 기록하는 것은 이전에 소거된 워드내에서 선택된 비트상에 유지된 음(-)전하를 제거함으로써 달성된다. 이는 선택라인을 Vpp로 상승시키지만, 워드라인을 접지로 유지하여 한 행을 선택함으로써 이행된다. 선택된 비트라인은 Vpp로 상승되지만 선택되지 않은 비트라인은 접지로 유지된다. 그리하여, 전자는 선택된 셀의 부동 게이트로부터 제거된다. 다수의 이전에 소거된 워드는 한 기록 사이클동안 동일 데이타로써 기록될수 있다. 선택되지 않은 워드에 대한 선택라인 및 워드라인은 접지로 유지된다.
한 워드를 판독하는 것은 상기 워드에 대한 워드라인 및 선택라인 모두를 보통의 고전압 (예컨대, 5 볼트)으로 단정하고, 표준 감지 증폭기 기술을 사용하여 비트 라인상의 출력을 검출함으로써 달성된다.
본 명세서에 기술된 본 발명의 실시예에 대한 여러가지 변형예는 본 발명을 실시하는데 사용될 수 있다는 점을 이해하여야 한다. 첨부된 특허청구의 범위는 본 발명의 범위를 한정하며 이들 청구범위 및 그의 등가범위에 속하는 방법 및 구조는 본 발명에 포함하고자 의도된 것이다.
Claims (7)
- 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM) 셀에 사용하기 위한, 터널 유전체 영역에 자기 정렬되는, P- 형 도전성의 반도체 기판 내에 형성되는 N+ 드레인 확산 영역 및 전기 전도성 부동 게이트를 포함하는 드레인 구조에 있어서,(a) 상기 드레인 확산 영역 및 상기 기판 내에 형성된 N+ 소오스 확산 영역 사이의 기판 채널 영역, 및 상기 드레인 확산 영역의 일부분 위의 기판 상에 형성된 게이트 유전체 재료층:(b) 상기 게이트 유전체 재료층에 인접하고, 상기 드레인 확산 영역의 일부분 위에 형성된 터널 유전체 재료층으로서, 상기 터널 유전체 재료의 두께가 상기 게이트 유전체 재료의 두께보다 작으며, 상기 터널 유전체 재료층이 3개의 측면에서 상기 게이트 유전체 재료층에 의하여 둘러싸인 터널 유전체 재료층; 및(c) 상기 터널 유전체 재료층의 상부에 그리고 상기 게이트 유전체 재료의 인접하는 부분 위에 형성된 도전성 재료층으로서, EEPROM 셀의 부동 게이트를 형성하는 도전성 재료층을 포함하며,상기 드레인 확산 영역의 측면 부분의 에지가, EEPROM 셀의 부동 게이트의 하부에 놓인 상기 게이트 유전체 재료층의 하부의 기판에서 종단되는 것을 특징으로 하는 드레인 구조.
- 제1항에 있어서, 상기 게이트 유전체 재료 및 상기 터널 유전체 재료는 실리콘 디옥사이드를 포함하는 드레인 구조.
- 제2항에 있어서, 상기 도전성 재료는 폴리 실리콘을 포함하는 드레인 구조.
- 제3항에 있어서, 상기 드레인 확산 영역은 비소 또는 인으로 도우핑되는 드레인 구조.
- P-형 기판 내에 제조되는 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 ( EEPROM ) 에 있어서,상기 기판 내에 형성된 N+ 드레인 확산 영역;상기 기판 내에 형성된 공통 N+ 소오스 확산 영역으로서, 상기 N+ 드레인 확산 영역 및 공통 N+ 소오스 확산 영역이 이들 사이에 제 1 기판 채널 영역을 형성하도록 이격되어 있는 공통 N+ 소오스 확산 영역;상기 기판 내에 형성된 선택 N+ 드레인 확산 영역으로서, 상기 N+ 드레인 확산 영역 및 선택 N+ 드레인 확산 영역이 이들 사이에 제 2 기판 채널 영역을 형성하도록 이격되어 있는 선택 N+ 드레인 확산 영역;상기 기판 상에 형성된 게이트 산화물 층으로서,상기 N+ 드레인 확산 영역의 제 1 부분 및 상기 제 1 기판 채널 영역 위에 형성된 제 1 게이트 산화물 영역, 및상기 N+ 드레인 확산 영역의 제 2 부분 및 상기 제 2 기판 채널 영역 위에 형성된 제 2 게이트 산화물 영역을 포함하는 게이트 산화물 층:상기 제 1 게이트 산화물 영역에 인접하고, 상기 N+ 드레인 확산 영역의 제 3 부분 위에 형성된 터널 산화물 층으로서, 터널 산화물 층의 두께가 상기 게이트 산화물 층의 두께 보다 작으며, 상기 제 2 게이트 산화물 영역 및 터널 산화물 층이 이들 사이에 상기 N+ 드레인 확산 영역의 제 4부분을 형성하도록 이격되어 있는, 터널 산화물 층:제 1 폴리실리콘 층으로부터 형성되며 상기 제 1 게이트 산화물 영역 및 상기 터널 산화물 층의 위에 놓인 제 1 폴리실리콘 영역으로서, 상기 N+ 드레인 확산 영역의 제 1 부분 및 상기 N+ 드레인 확산 영역의 제 2 부분 만이 상기 제 1 폴리실리콘 영역에 의하여 덮여져서, EEPROM 셀의 부동 게이트를 형성하는 제 1 폴리실리콘 영역, 및제 2 폴리실리콘 층으로부터 형성되며 상기 제 2 기판 채널 영역 위의 제 2 게이트 산화물 영역 위에 놓인 제 2 폴리실리콘 영역;상기 제 1 폴리실리콘 영역 상부에 형성된 중간 유전체 재료 층:상기 제 2 폴리실리콘 층으로부터 형성되며 상기 중간 유전체 재료 층 위에 놓여서 EEPROM 셀의 제어 게이트를 형성하는 제 3 폴리실리콘 층;상기에 언급된 모든 층의 위에 놓이며 상기 N+ 드레인 확산 영역의 제 3 부분의 위에서 접점 윈도우 개구가 내부에 형성된 절연 재료 층; 및상기 절연 재료 층 중 최소한 일부 위에 놓이며 상기 접점 윈도우 개구를 사용하여 EEPROM 셀의 선택 라인을 형성하는 도전 재료 층을 포함하는 것을 특징으로 하는 EEPROM 셀.
- 제5항에 있어서, 상기 중간 유전체 재료는 산화물/질화물/산화물의 복합물을 포함하는 EEPROM 셀.
- 제6항에 있어서, 상기 절연재료는 실리콘 디옥사이드를 포함하는 EEPROM 셀.
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