JP2610709B2 - 不揮発性半導体記憶装置の製造法 - Google Patents
不揮発性半導体記憶装置の製造法Info
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- JP2610709B2 JP2610709B2 JP31344590A JP31344590A JP2610709B2 JP 2610709 B2 JP2610709 B2 JP 2610709B2 JP 31344590 A JP31344590 A JP 31344590A JP 31344590 A JP31344590 A JP 31344590A JP 2610709 B2 JP2610709 B2 JP 2610709B2
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- oxide film
- semiconductor substrate
- ion implantation
- gate
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、不揮発性半導体記憶装置の製造法に関す
る。さらに詳しくは、記憶内容を電気的に書込み／消去
可能な不揮発性半導体記憶装置（EEPROM）に関する。
る。さらに詳しくは、記憶内容を電気的に書込み／消去
可能な不揮発性半導体記憶装置（EEPROM）に関する。
（ロ）従来の技術 従来から上記のごとき不揮発性半導体記憶装置とし
て、第４図に示すごとく、フローティングゲートとコン
トロールゲートを有するFLOTOX型のEEPROMが知られてい
る。図中、１はシリコン半導体基板、２はトンネル酸化
膜、３はフローティングゲート、４はコントロールゲー
ト、５はセレクトゲート、６はゲート酸化膜、７及び11
は不純物拡散領域を各々示すものである。かかるEEPROM
においては、ゲート絶縁膜として極薄のトンネル酸化膜
を部分的に有するものが用いられ、このトンネル酸化膜
を通じて上記フローティングゲート内へ電子を注入する
か注入しないかによって、ビットやワード単位等の記憶
がなされる。
て、第４図に示すごとく、フローティングゲートとコン
トロールゲートを有するFLOTOX型のEEPROMが知られてい
る。図中、１はシリコン半導体基板、２はトンネル酸化
膜、３はフローティングゲート、４はコントロールゲー
ト、５はセレクトゲート、６はゲート酸化膜、７及び11
は不純物拡散領域を各々示すものである。かかるEEPROM
においては、ゲート絶縁膜として極薄のトンネル酸化膜
を部分的に有するものが用いられ、このトンネル酸化膜
を通じて上記フローティングゲート内へ電子を注入する
か注入しないかによって、ビットやワード単位等の記憶
がなされる。
（ハ）発明が解決しようとする課題 上記FLOTOX型EEPROMの等価回路を第３図に示した。こ
こでトンネル酸化膜への印加電圧Vox、はプログラム電
圧Vpに対して下記の関係を有する。
こでトンネル酸化膜への印加電圧Vox、はプログラム電
圧Vpに対して下記の関係を有する。
すなわち、トンネル酸化膜に付加される電圧は、カッ
プリングレシオRc＝C1/（C1＋C2）で決定され、C2はト
ンネル領域の面積に大きく依存し、Rcが大きい程、素子
のサイズの縮小に適合する。そしてRcを増加させるため
には、書込み／消去用窓の面積、すなわちトンネル酸化
膜部の面積が小さい程有利である。
プリングレシオRc＝C1/（C1＋C2）で決定され、C2はト
ンネル領域の面積に大きく依存し、Rcが大きい程、素子
のサイズの縮小に適合する。そしてRcを増加させるため
には、書込み／消去用窓の面積、すなわちトンネル酸化
膜部の面積が小さい程有利である。
しかしながら、上記トンネル酸化膜の面積は、フォト
エッチングにより微細加工技術の精度に委ねられている
ため、縮小化に限界があった。さらに、従来の方法では
トンネル酸化膜領域と不純物拡散領域のアライメントず
れが生じ、セルサイズが大きくなる問題があった。
エッチングにより微細加工技術の精度に委ねられている
ため、縮小化に限界があった。さらに、従来の方法では
トンネル酸化膜領域と不純物拡散領域のアライメントず
れが生じ、セルサイズが大きくなる問題があった。
この発明は、かかる状況下なされたものであり、こと
に微小面積のトンネル酸化膜を有するEEPROMを、アライ
メントずれなく簡便かつ効率良く製造する方法を提供し
ようとするものである。
に微小面積のトンネル酸化膜を有するEEPROMを、アライ
メントずれなく簡便かつ効率良く製造する方法を提供し
ようとするものである。
（ニ）課題を解決するための手段 かくしてこの発明によれば、半導体基板上に、トンネ
ル酸化膜を有するフローティングゲートを備えてなる書
込み／消去可能な不揮発性半導体記憶装置を製造するこ
とからなり、上記トンネル酸化膜が、（ａ）ゲート酸化
膜を有する半導体基板上にイオン注入用窓を有するイオ
ン注入用マスクを形成する工程、（ｂ）上記イオン注入
用窓及びゲート酸化膜を通じて、該窓領域下方の半導体
基板表層に不純物イオンを注入する工程、（ｃ）上記イ
オン注入用窓を通じてエッチングすることにより半導体
基板のゲート酸化膜をエッチング除去して上記窓よりも
幅広の開口状の基板露出部を形成する工程、（ｄ）上記
基板露出部を酸化処理に付すことにより、上記不純物イ
オン注入領域に対応する中央部が酸化されその周辺部が
実質的に非酸化の選択酸化層を形成する工程、（ｅ）上
記半導体基板を熱処理して、トンネル領域を覆うように
不純物拡散領域を形成する工程、（ｆ）上記選択酸化層
の非酸化部位を洗浄した後、当該非酸化部位を酸化処理
してトンネル酸化膜を得る工程、により形成されること
からなる不揮発性半導体記憶装置の製造法が提供され
る。
ル酸化膜を有するフローティングゲートを備えてなる書
込み／消去可能な不揮発性半導体記憶装置を製造するこ
とからなり、上記トンネル酸化膜が、（ａ）ゲート酸化
膜を有する半導体基板上にイオン注入用窓を有するイオ
ン注入用マスクを形成する工程、（ｂ）上記イオン注入
用窓及びゲート酸化膜を通じて、該窓領域下方の半導体
基板表層に不純物イオンを注入する工程、（ｃ）上記イ
オン注入用窓を通じてエッチングすることにより半導体
基板のゲート酸化膜をエッチング除去して上記窓よりも
幅広の開口状の基板露出部を形成する工程、（ｄ）上記
基板露出部を酸化処理に付すことにより、上記不純物イ
オン注入領域に対応する中央部が酸化されその周辺部が
実質的に非酸化の選択酸化層を形成する工程、（ｅ）上
記半導体基板を熱処理して、トンネル領域を覆うように
不純物拡散領域を形成する工程、（ｆ）上記選択酸化層
の非酸化部位を洗浄した後、当該非酸化部位を酸化処理
してトンネル酸化膜を得る工程、により形成されること
からなる不揮発性半導体記憶装置の製造法が提供され
る。
この発明は、前記目的を達成すべく、熱酸化時に不純
物ドープされた半導体部位に酸化膜が選択的に形成され
る点を利用して、薄いトンネル酸化膜の形成が自己整合
的に行えるように構成したものである。
物ドープされた半導体部位に酸化膜が選択的に形成され
る点を利用して、薄いトンネル酸化膜の形成が自己整合
的に行えるように構成したものである。
（ホ）作用 不純物ドープ後に、等方性エッチング技術等によって
形成された広幅開口状の基板露出部は、中央部に不純物
ドープされた部位とその周辺の未ドープの部位とからな
る。ここで不純物ドープされた部位上には熱酸化によ
り、比較的肉厚の酸化層が形成されるが、その周辺（未
ドープ部位）には実質的に酸化層は形成されない（20Å
以下）。かかる非酸化部位の幅は、イオン注入用窓のパ
ターンから僅かに広がった部位に対応するため、非常に
狭くその面積も小さい。従って、この部位をトンネル酸
化膜形成条件に付すことにより、面積が著しく縮小化さ
れたトンネル酸化膜が自己整合的に正確に形成されるこ
ととなる。
形成された広幅開口状の基板露出部は、中央部に不純物
ドープされた部位とその周辺の未ドープの部位とからな
る。ここで不純物ドープされた部位上には熱酸化によ
り、比較的肉厚の酸化層が形成されるが、その周辺（未
ドープ部位）には実質的に酸化層は形成されない（20Å
以下）。かかる非酸化部位の幅は、イオン注入用窓のパ
ターンから僅かに広がった部位に対応するため、非常に
狭くその面積も小さい。従って、この部位をトンネル酸
化膜形成条件に付すことにより、面積が著しく縮小化さ
れたトンネル酸化膜が自己整合的に正確に形成されるこ
ととなる。
（ヘ）実施例 第１図は、この発明の方法によって作製された一実施
例のEEPROMの要部を示す構成説明図である。図に示すご
とく、このEEPROMは、シリコン半導体基板１上にトンネ
ル酸化膜２を有するゲート絶縁膜６を介してポリシリコ
ンからなるフローティングゲート３及びコントロールゲ
ート４を備えてなる。なお、図中７は不純物拡散領域を
各々示すものである。
例のEEPROMの要部を示す構成説明図である。図に示すご
とく、このEEPROMは、シリコン半導体基板１上にトンネ
ル酸化膜２を有するゲート絶縁膜６を介してポリシリコ
ンからなるフローティングゲート３及びコントロールゲ
ート４を備えてなる。なお、図中７は不純物拡散領域を
各々示すものである。
かかるEEPROMの製造工程について第２図を参照して以
下、詳述する。
下、詳述する。
まず、第２図（Ａ）に示すごとくＰ型シリコン半導体
基板１上にゲート酸化膜６（膜厚約300μｍ）が形成さ
れ、その上にレジスタ８が形成され、このレジスタ８の
所定の部位に、フォトリソグラフィによって所定の大き
さのイオン注入用窓（Ｈ）が形成される。
基板１上にゲート酸化膜６（膜厚約300μｍ）が形成さ
れ、その上にレジスタ８が形成され、このレジスタ８の
所定の部位に、フォトリソグラフィによって所定の大き
さのイオン注入用窓（Ｈ）が形成される。
次いでこのレジスト８をマスクとして、窓（Ｈ）並び
にゲート絶縁膜６を介してイオン注入により、基板１の
表面に不純物イオン（例えば、B+イオン）がドープされ
る。この不純物イオンは、Ｎ型でもＰ型でもよく基板の
導電型を考慮して決定される。このようにして形成され
たドープ部位の幅は、窓（Ｈ）の開口幅と略同程度であ
る。
にゲート絶縁膜６を介してイオン注入により、基板１の
表面に不純物イオン（例えば、B+イオン）がドープされ
る。この不純物イオンは、Ｎ型でもＰ型でもよく基板の
導電型を考慮して決定される。このようにして形成され
たドープ部位の幅は、窓（Ｈ）の開口幅と略同程度であ
る。
次いでこの窓（Ｈ）を通じてまず、異方性エッチング
（イオンエッチング）、続いて等方性エッチング（RI
E）によってゲート酸化膜６のエッチングがなされる
（第２図（Ｂ））。これにより、ゲート酸化膜６には、
窓（Ｈ）の開口寸法よりも幅広の基板露出部９が形成さ
れる。この実施例においては、増加幅（Ｘ）は、約0.1
μｍである。
（イオンエッチング）、続いて等方性エッチング（RI
E）によってゲート酸化膜６のエッチングがなされる
（第２図（Ｂ））。これにより、ゲート酸化膜６には、
窓（Ｈ）の開口寸法よりも幅広の基板露出部９が形成さ
れる。この実施例においては、増加幅（Ｘ）は、約0.1
μｍである。
このようにして、基板露出部９を形成した後、基板を
熱酸化条件に付す。熱酸化は、例えば、低温ドライ酸化
法により700℃以下の温度下で行うことができる。かか
る熱酸化により、基板表面、ことに露出部に熱酸化層が
形成されるが、その形成は中央の不純物ドープ部上に選
択的になされ、周辺部101上は実質的に酸化層は形成さ
れない（第２図（Ｃ））。この実施例においては、中央
部には厚み約200Åの酸化層10が形成されており、周辺
部にはせいぜい測定限界以下（20Å以下）の酸化分子層
が形成される程度である。
熱酸化条件に付す。熱酸化は、例えば、低温ドライ酸化
法により700℃以下の温度下で行うことができる。かか
る熱酸化により、基板表面、ことに露出部に熱酸化層が
形成されるが、その形成は中央の不純物ドープ部上に選
択的になされ、周辺部101上は実質的に酸化層は形成さ
れない（第２図（Ｃ））。この実施例においては、中央
部には厚み約200Åの酸化層10が形成されており、周辺
部にはせいぜい測定限界以下（20Å以下）の酸化分子層
が形成される程度である。
次いで、上記周辺部101をエッチング洗浄した後、ア
ニーリング用の熱処理（約900℃）を行うことにより、
不純物ドープの不純物を熱拡散させて不純物拡散領域７
を形成する（第２図（Ｄ））。この後、基板を再び熱酸
化条件に付すことにより、第２図（Ｅ）に示すごとく、
厚み約80Åのトンネル酸化膜２を形成する。かかるトン
ネル酸化膜２は、第２図（Ｂ）の幅（Ｘ）と同程度の細
幅で小面積のものである。
ニーリング用の熱処理（約900℃）を行うことにより、
不純物ドープの不純物を熱拡散させて不純物拡散領域７
を形成する（第２図（Ｄ））。この後、基板を再び熱酸
化条件に付すことにより、第２図（Ｅ）に示すごとく、
厚み約80Åのトンネル酸化膜２を形成する。かかるトン
ネル酸化膜２は、第２図（Ｂ）の幅（Ｘ）と同程度の細
幅で小面積のものである。
このようにして、トンネル酸化膜２を自己整合的に形
成した後、公知の方法によって、ポリシリコンからなる
フローティングゲート３、コントロールゲート４、セレ
クトゲート５及びセレクトゲート用拡散領域11等の形成
がなされ、第４図に示すごときEEPROMが得られる。
成した後、公知の方法によって、ポリシリコンからなる
フローティングゲート３、コントロールゲート４、セレ
クトゲート５及びセレクトゲート用拡散領域11等の形成
がなされ、第４図に示すごときEEPROMが得られる。
（ト）発明の効果 この発明の製造法によれば、小面積のトンネル酸化膜
を有し、より高集積化可能な不揮発性半導体記憶装置を
簡便かつ効率良く製造することができる。さらにこのト
ンネル酸化膜は自己整合的に形成されるためアライメン
トずれも解消される。従って、この発明の当該分野での
有用性は極めて大なるものである。
を有し、より高集積化可能な不揮発性半導体記憶装置を
簡便かつ効率良く製造することができる。さらにこのト
ンネル酸化膜は自己整合的に形成されるためアライメン
トずれも解消される。従って、この発明の当該分野での
有用性は極めて大なるものである。
第１図は、この発明の製造方法により得られるEEPROMを
例示する要部構成説明図、第２図（Ａ）−（Ｅ）は、こ
の発明の製造方法の工程説明図、第３図及び第４図は、
各々、EEPROMの等価回路図及び構成説明図である。 １……シリコン半導体基板、 ２……トンネル酸化膜、 ３……フローティングゲート、 ４……コントロールゲート、 ５……セレクトゲート、 ６……ゲート絶縁膜、８……レジスト、 7,11……不純物拡散領域、 Ｈ……イオン注入用窓、９……基板露出部、 10……選択酸化層。
例示する要部構成説明図、第２図（Ａ）−（Ｅ）は、こ
の発明の製造方法の工程説明図、第３図及び第４図は、
各々、EEPROMの等価回路図及び構成説明図である。 １……シリコン半導体基板、 ２……トンネル酸化膜、 ３……フローティングゲート、 ４……コントロールゲート、 ５……セレクトゲート、 ６……ゲート絶縁膜、８……レジスト、 7,11……不純物拡散領域、 Ｈ……イオン注入用窓、９……基板露出部、 10……選択酸化層。
Claims (1)
- 【請求項１】半導体基板上に、トンル酸化膜を有するフ
ローティングゲートを備えてなる書込み／消去可能な不
揮発性半導体記憶装置を製造することからなり、上記ト
ンネル酸化膜が、 （ａ）ゲート酸化膜を有する半導体基板上にイオン注入
用窓を有するイオン注入用マスクを形成する工程、 （ｂ）上記イオン注入用窓及びゲート酸化膜を通じて、
該窓領域下方の半導体基板表面に不純物イオンを注入す
る工程、 （ｃ）上記イオン注入用窓を通じてエッチングすること
により半導体基板のゲート酸化膜をエッチング除去して
上記窓よりも幅広の開口状の基板露出部を形成する工
程、 （ｄ）上記基板露出部を酸化処理に付すことにより、上
記不純物イオン注入領域に対応する中央部が酸化されそ
の周辺部が実質的に非酸化の選択酸化層を形成する工
程、 （ｅ）上記半導体基板を熱処理して、トンネル領域を覆
うように不純物拡散領域を形成する工程、 （ｆ）上記選択酸化層の非酸化部位を洗浄した後、当該
非酸化部位を酸化処理してトンネル酸化膜を得る工程、 により形成されることからなる不揮発性半導体記憶装置
の製造法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31344590A JP2610709B2 (ja) | 1990-11-19 | 1990-11-19 | 不揮発性半導体記憶装置の製造法 |
| US08/231,740 US5411904A (en) | 1990-11-19 | 1994-04-25 | Process for fabricating nonvolatile random access memory having a tunnel oxide film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31344590A JP2610709B2 (ja) | 1990-11-19 | 1990-11-19 | 不揮発性半導体記憶装置の製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04188675A JPH04188675A (ja) | 1992-07-07 |
| JP2610709B2 true JP2610709B2 (ja) | 1997-05-14 |
Family
ID=18041391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31344590A Expired - Lifetime JP2610709B2 (ja) | 1990-11-19 | 1990-11-19 | 不揮発性半導体記憶装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2610709B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5404037A (en) * | 1994-03-17 | 1995-04-04 | National Semiconductor Corporation | EEPROM cell with the drain diffusion region self-aligned to the tunnel oxide region |
-
1990
- 1990-11-19 JP JP31344590A patent/JP2610709B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04188675A (ja) | 1992-07-07 |
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Legal Events
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